KR20210139064A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것으로, 메모리 장치는 스탠바이 모드에서 스탠바이 기준 전압을 생성하고, 액티브 모드에서 액티브 기준 전압을 생성하여 출력하는 기준 전압 생성 회로; 및 상기 기준 전압 생성 회로로부터 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 수신하여 내부 전압을 생성하기 위한 내부 전압 생성 회로를 포함하며, 상기 기준 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압의 오류가 검출될 경우, 상기 액티브 기준 전압을 생성하여 출력한다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND OPERATING METHOD OF THE MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 시스템(memory system)을 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다.
고속의 프로세서나 멀티 코어를 이용한 병렬화뿐만 아니라 다양한 어플리케이션들의 등장으로 인해 반도체 메모리 시스템에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.
메모리 시스템은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 시스템은 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
메모리 시스템을 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 스탠바이 모드 및 액티브 모드에서 내부 전압을 생성하여 메모리 장치의 동작을 안정적으로 수행할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 스탠바이 모드에서 스탠바이 기준 전압을 생성하고, 액티브 모드에서 액티브 기준 전압을 생성하여 출력하는 기준 전압 생성 회로; 및 상기 기준 전압 생성 회로로부터 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 수신하여 내부 전압을 생성하기 위한 내부 전압 생성 회로를 포함하며, 상기 기준 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압의 오류가 검출될 경우, 상기 액티브 기준 전압을 생성하여 출력한다.
본 발명의 실시 예에 따른 메모리 장치는 스탠바이 모드에서 스탠바이 기준 전압을 생성하고, 액티브 모드에서 액티브 기준 전압을 생성하여 출력하는 기준 전압 생성 회로; 상기 기준 전압 생성 회로로부터 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 수신하여 내부 전압을 생성하기 위한 내부 전압 생성 회로; 및 상기 내부 전압을 이용하여 구동되어 프로그램 동작, 리드 동작, 소거 동작 및 테스트 동작을 수행하는 내부 회로를 포함하며, 상기 기준 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압의 오류가 검출될 경우 자동적으로 상기 스탠바이 모드에서 상기 액티브 기준 전압을 생성한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 스탠바이 모드 시 스탠바이 모드 기준 전압을 생성하는 단계; 상기 스탠바이 모드 기준 전압을 이용하여 내부 전압을 생성하는 단계; 상기 내부 전압과 비교 전압을 비교하여 상기 내부 전압의 오류를 검출하는 단계; 상기 내부 전압의 상기 오류가 검출될 경우, 상기 스탠바이 모드 기준 전압을 생성하는 동작을 비활성화시키고, 상기 액티브 모드 기준 전압을 생성하는 단계; 및 상기 액티브 모드 기준 전압을 이용하여 상기 내부 전압을 생성하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치의 스탠바이 모드 시 스탠바이 기준 전압을 이용하여 내부 전압을 생성하되, 내부 전압에 오류가 검출될 경우 액티브 기준 전압을 이용하여 내부 전압을 생성함으로써, 메모리 장치의 내부 동작을 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 4는 도 3의 비교 전압 생성 회로의 일 실시 예를 설명하기 위한 회로도이다.
도 5는 도 3의 비교 전압 생성 회로의 다른 실시 예를 설명하기 위한 회로도이다.
도 6은 도 3의 인에이블 신호 생성 회로를 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 응답하여 동작한다. 실시 예로서, 메모리 장치(1100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다. 예를 들어 메모리 장치(1100)는 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 데이터(DATA)에 응답하여 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 또한 메모리 장치(1100)는 리드 동작에 대응하는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 선택된 메모리 블록에 대한 리드 동작을 수행하고, 리드된 데이터(DATA)는 메모리 컨트롤러(1200)로 출력될 수 있다. 또한, 메모리 장치(1100)는 테스트 동작에 대응하는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 장치(1100)의 테스트 동작을 수행할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청(request)에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램하거나 리드하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 각 제반 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)를 메모리 장치(1100)로 출력할 수 있으며, 메모리 장치(1100)로부터 데이터(DATA)를 수신하여 호스트(2000)로 출력할 수 있다.
메모리 장치(1100) 및 메모리 컨트롤러(1200)는 외부 전원 전압(VCCE)을 공급받아 동작할 수 있다. 예를 들어 메모리 장치(1100)는 외부 전원 전압(VCCE)을 공급받아 적어도 하나 이상의 내부 전압을 생성하고, 적어도 하나 이상의 내부 전압을 이용하여 제반 동작을 수행한다.
본 발명의 실시 예에서는 메모리 시스템(1000)이 하나의 메모리 장치(1100)를 포함하는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)은 복수의 메모리 장치(1100)들을 포함하여 구성될 수 있다. 메모리 장치(1100)는 파워 업(Power up) 구간에서 전력 소비를 감소시키기 위하여 스탠바이 모드로 동작한다. 일예로 메모리 장치(1100)는 파워 업 구간에서 스탠바이 모드 기준 전압을 생성하고, 스탠바이 모드 기준 전압을 이용하여 내부 전압을 생성한다. 또한 메모리 장치(1100)는 파워 업 구간 이후의 제반 동작 시 액티브 모드로 동작한다. 일예로 메모리 장치(1100)는 액티브 모드 기준 전압을 생성하고, 액티브 모드 기준 전압을 이용하여 내부 전압을 생성한다.
메모리 장치(1100)의 파워 업 구간에서 스탠바이 모드 기준 전압을 생성하는 동작에서 에러가 발생할 경우, 내부 전압이 정상적으로 생성되지 않을 수 있으며 이로 인하여 메모리 장치(1100)를 제어하기 위한 커맨드(CMD)의 수신 동작 및 메모리 장치(1100)의 제반 동작이 정상적으로 동작하지 않는 문제점이 발생할 수 있다.
본 발명의 실시 예에서 메모리 장치(1100)는 파워 업 구간에서 스탠바이 모드로 동작하여 스탠바이 모드 기준 전압을 생성하고, 스탠바이 모드 기준 전압을 이용하여 내부 전압을 생성한다. 이때 생성된 내부 전압이 타겟 레벨에 도달하지 못할 경우 스탠바이 모드에서 스탠바이 모드 기준 전압 대신 액티브 모드 기준 전압을 생성하고, 액티브 모드 기준 전압을 이용하여 내부 전압을 생성한다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(1100)는 파워 온 리셋 회로(100), 기준 전압 생성 회로(200), 내부 전압 생성 회로(300), 및 내부 회로(400)를 포함하여 구성될 수 있다.
파워 온 리셋 회로(100)는 외부 전원 전압(VCCE)의 전위 레벨을 검출하여 파워 온 리셋 신호(POR) 및 반전 파워 온 리셋 신호(POR_B)를 생성하여 출력한다. 예를 들어 파워 온 리셋 회로(100)는 메모리 시스템의 파워 업 동작 시 외부 전원 전압(VCCE)의 전위 레벨이 설정 레벨 이상으로 상승할 경우 토글하는 파워 온 리셋 신호(POR)를 생성하여 출력한다.
기준 전압 생성 회로(200)는 외부 전원 전압(VCCE)을 공급받아 기준 전압(VCCI_REF)을 생성한다. 예를 들어, 기준 전압 생성 회로(200)는 파워 업 구간에서 반전 파워 온 리셋 신호(POR_B)에 응답하여 스탠바이 모드로 동작하며, 스탠바이 모드 시 스탠바이 모드 기준 전압을 생성하여 이를 기준 전압(VCCI_REF)으로 출력한다. 기준 전압 생성 회로(200)는 액티브 신호(ACT_EN)에 응답하여 액티브 모드로 동작하며, 액티브 모드 시 액티브 모드 기준 전압을 생성하여 이를 기준 전압(VCCI_REF)으로 출력한다.
기준 전압 생성 회로(200)는 스탠바이 모드 시 내부 전압 생성 회로(300)에서 생성된 내부 전압(VCCI)과 타겟 레벨을 가지는 비교 전압을 비교하며, 내부 전압(VCCI)이 비교 전압보다 낮을 경우 액티브 모드로 동작하여 액티브 모드 기준 전압을 생성하고, 액티브 모드 기준 전압을 기준 전압(VCCI_REF)으로 출력한다.
내부 전압 생성 회로(300)는 외부 전원 전압(VCCE) 및 기준 전압(VCCI_REF)을 공급받아 내부 전압(VCCI)을 생성하여 기준 전압 생성 회로(200) 및 내부 회로(400)로 출력한다.
내부 회로(400)는 파워 온 리셋 회로(100)에서 출력되는 파워 온 리셋 신호(POR)에 응답하여 초기화된다. 또한 내부 회로(400)는 내부 전압 생성 회로(300)에서 생성된 내부 전압(VCCI)을 공급 전원으로 사용하여 동작하며, 도 1의 메모리 컨트롤러(1200)로부터 수신되는 커맨드, 어드레스, 데이터들에 응답하여 데이터를 저장하는 프로그램 동작, 저장된 데이터를 리드하는 리드 동작, 저장된 데이터를 소거하는 소거 동작, 메모리 장치에 대한 테스트 동작 등과 같은 제반 동작을 수행한다.
도 3은 도 2의 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 내부 전압 생성 회로(200)는 비교 전압 생성 회로(210), 인에이블 신호 생성 회로(220), 스탠바이 모드 기준 전압 생성 회로(230), 액티브 모드 기준 전압 생성 회로(240) 및 선택 회로(250)를 포함하여 구성될 수 있다.
비교 전압 생성 회로(210)는 리셋 래치 신호(RESET_LAT)에 응답하여 활성화되며, 외부 전원 전압(VCCE)을 수신하여 비교 전압(VCCE_REF)을 생성한다. 리셋 래치 신호(RESET_LAT)는 메모리 장치의 파워 업 구간에서 활성화되며, 파워 업 구간 이 후 메모리 장치의 리셋 동작을 위해 메모리 장치의 외부에서 수신되는 리셋 신호에 응답하여 비활성화되는 신호일 수 있다.
인에이블 신호 생성 회로(220)는 스탠바이 모드 시 반전 파워 온 리셋 신호(POR_B)에 응답하여 스탠바이 모드 인에이블 신호(EN_S)를 생성하여 출력한다. 또한, 인에이블 신호 생성 회로(220)는 액티브 모드 시 액티브 신호(ACT_EN)에 응답하여 액티브 모드 인에이블 신호(EN_A)를 생성하여 출력한다. 인에이블 신호 생성 회로(220)는 스탠바이 모드 시 제1 리셋 신호(RESET_1st)에 응답하여 비교 전압(VCCE_REF)과 내부 전압(VCCI)을 비교하고, 비교 결과에 따라 스탠바이 모드 인에이블 신호(EN_S)를 계속적으로 생성하여 출력하거나, 스탠바이 모드 인에이블 신호(EN_S)를 비활성화시키고 액티브 모드 인에이블 신호(EN_A)를 생성하여 출력할 수 있다. 예를 들어, 인에이블 신호 생성 회로(220)는 스탠바이 모드 시 생성된 내부 전압(VCCI)이 비교 전압(VCCE_REF)과 같거나 높을 경우, 스탠바이 모드 인에이블 신호(EN_S)를 계속적으로 활성화시켜 출력한다. 또한, 인에이블 신호 생성 회로(220)는 스탠바이 모드 시 생성된 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 낮을 경우, 스탠바이 모드 인에이블 신호(EN_S)를 비활성화시키고 액티브 모드 인에이블 신호(EN_A)를 활성화시켜 출력한다.
스탠바이 모드 기준 전압 생성 회로(230)는 스탠바이 모드 인에이블 신호(EN_S)에 응답하여 스탠바이 모드 기준 전압(VCCI_REF_S)을 생성하여 출력한다.
액티브 모드 기준 전압 생성 회로(240)는 액티브 모드 인에이블 신호(EN_A)에 응답하여 액티브 모드 기준 전압(VCCI_REF_A)을 생성하여 출력한다.
선택 회로(250)는 스탠바이 모드 인에이블 신호(EN_S)에 응답하여 스탠바이 모드 기준 전압 생성 회로(230)에서 생성된 스탠바이 모드 기준 전압(VCCI_REF_S)을 기준 전압(VCCI_REF)으로 출력하거나, 액티브 모드 기준 전압 생성 회로(240)에서 생성된 액티브 모드 기준 전압(VCCI_REF_A)을 기준 전압(VCCI_REF)으로 출력한다. 예를 들어, 선택 회로(250)는 스탠바이 모드 인에이블 신호(EN_S)가 활성화될 경우 스탠바이 모드 기준 전압(VCCI_REF_S)을 기준 전압(VCCI_REF)으로 출력하고, 스탠바이 모드 인에이블 신호(EN_S)가 비활성화될 경우 액티브 모드 기준 전압(VCCI_REF_A)을 기준 전압(VCCI_REF)으로 출력한다.
도 4는 도 3의 비교 전압 생성 회로의 일 실시 예를 설명하기 위한 회로도이다.
도 4를 참조하면, 비교 전압 생성 회로(210)는 PMOS 트랜지스터(P1), 제1 저항단(211) 및 제2 저항단(212)을 포함하여 구성될 수 있다.
PMOS 트랜지스터(P1)는 외부 전원 전압(VCCE)이 인가되는 단자와 제1 저항단(211)의 일단 사이에 연결되며, 리셋 래치 신호(RESET_LAT)에 응답하여 외부 전원 전압(VCCE)을 제1 저항단(211)에 공급한다.
제1 저항단(211)은 PMOS 트랜지스터(P1)와 출력 노드(NA) 사이에 연결되며, 적어도 하나 이상의 저항(R1, R2)을 포함하여 구성될 수 있다.
제2 저항단(212)은 출력 노드(NA)와 접지 전원 단자(VSS) 사이에 연결되며, 적어도 하나 이상의 저항(R11 내지 R13)을 포함하여 구성될 수 있다.
비교 전압 생성 회로(210)는 리셋 래치 신호(RESET_LAT)가 로직 로우 레벨로 활성화될 때 외부 전원 전압(VCCE)을 공급받아 활성화되며, 제1 저항단(211)의 저항값과 제2 저항단(212)의 저항값 비에 따라 공급받은 외부 전원 전압(VCCE)을 전압 분배하여 비교 전압(VCCE_REF)을 출력한다.
상술한 비교 전압 생성 회로(210)는 공급되는 외부 전원 전압(VCCE)의 전위 레벨에 따라 비교 전압(VCCE_REF)의 전위 레벨이 변화될 수 있다.
도 5는 도 3의 비교 전압 생성 회로의 다른 실시 예를 설명하기 위한 회로도이다.
도 5를 참조하면, 비교 전압 생성 회로(210)는 PMOS 트랜지스터(P2), 제1 저항단(213) 및 제2 저항단(214)을 포함하여 구성될 수 있다.
PMOS 트랜지스터(P2)는 외부 전원 전압(VCCE)이 인가되는 단자와 제1 저항단(213)의 일단 사이에 연결되며, 리셋 래치 신호(RESET_LAT)에 응답하여 외부 전원 전압(VCCE)을 제1 저항단(213)에 공급한다.
제1 저항단(213)은 PMOS 트랜지스터(P2)와 출력 노드(NB) 사이에 연결되며, 적어도 하나 이상의 저항(R21, R22)을 포함하여 구성될 수 있다.
제2 저항단(214)은 출력 노드(NB)와 접지 전원 단자(VSS) 사이에 연결되며, 적어도 하나 이상의 다이오드 연결 트랜지스터(D1, D2)를 포함하여 구성될 수 있다.
비교 전압 생성 회로(210)는 리셋 래치 신호(RESET_LAT)가 로직 로우 레벨로 활성화될 때 외부 전원 전압(VCCE)을 공급받아 활성화되며, 제1 저항단(213)의 저항값과 제2 저항단(214)의 저항값 비에 따라 공급받은 외부 전원 전압(VCCE)을 전압 분배하여 비교 전압(VCCE_REF)을 출력한다. 이때, 제2 저항단(214)의 저항값은 출력 노드(NB)의 전위 레벨에 따라 변화한다. 예를 들어 출력 노드(NB)의 전위 레벨이 상대적으로 높을수록 제2 저항단(214)의 저항값은 상대적으로 낮아지고, 출력 노드(NB)의 전위 레벨이 상대적으로 낮을수록 제2 저항단(214)의 저항값은 상대적으로 높아진다. 이로 인하여 외부 전원 전압(VCCE)의 전위 레벨이 변화하여도 비교 전압 생성 회로(210)는 출력 노드(NB)의 전위 레벨을 일정하게 유지시킬 수 있어 일정한 전위 레벨을 가지는 비교 전압(VCCE_REF)을 출력할 수 있다.
도 6은 도 3의 인에이블 신호 생성 회로를 설명하기 위한 회로도이다.
도 6을 참조하면, 인에이블 신호 생성 회로(220)는 모드 변경부(221) 및 인에이블 신호 생성부(222)를 포함하여 구성될 수 있다.
모드 변경부(221)는 비교기(221_A), 래치(221_B), 복수의 PMOS 트랜지스터(P11, P12)를 포함하여 구성될 수 있다.
비교기(221_A)는 제1 리셋 신호(RESET_1st)에 응답하여 활성화되고, 제1 입력 단자(-)로 비교 전압(VCCE_REF)을 수신하고 제2 입력 단자(+)로 내부 전압(VCCI)을 수신한다. 비교기(221_A)는 비교 전압(VCCE_REF)과 내부 전압(VCCI)을 비교하여 비교 신호(CS1)를 제1 내부 노드(NC)로 출력한다. 예를 들어, 비교기(221_A)는 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 전위 레벨이 높을 경우, 로직 하이 레벨의 비교 신호(CS1)를 생성하여 출력하고, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 전위 레벨이 낮을 경우, 로직 로우 레벨의 비교 신호(CS1)를 생성하여 출력한다.
래치(221_B)는 제1 리셋 신호(RESET_1st)에 응답하여 활성화되고, 비교 신호(CS1)를 수신하여 임시 저장한 후 비교 신호(CS2)를 제2 내부 노드(ND)로 출력한다.
PMOS 트랜지스터(P11)는 외부 전원 전압(VCCE)의 단자와 제1 내부 노드(NC) 사이에 연결되며, 반전 파워 온 리셋 신호(POR_B)에 응답하여 제1 내부 노드(NC)에 외부 전원 전압(VCCE)을 공급하여 초기화시킨다.
PMOS 트랜지스터(P12)는 외부 전원 전압(VCCE)의 단자와 제2 내부 노드(ND) 사이에 연결되며, 반전 파워 온 리셋 신호(POR_B)에 응답하여 제2 내부 노드(ND)에 외부 전원 전압(VCCE)을 공급하여 초기화시킨다.
모드 변경부(221)는 스탠바이 모드 시 반전 파워 온 리셋 신호(POR_B)에 응답하여 제1 내부 노드(NC) 및 제2 내부 노드(ND)를 로직 하이 레벨로 초기화시켜 로직 하이 레벨의 비교 신호(CS2)를 출력한다.
또한 모드 변경부(221)는 스탠바이 모드 중 제1 리셋 신호(RESET_1st)가 로직 하이 레벨로 활성화되어 수신되는 구간에서 비교 전압(VCCE_REF)과 내부 전압(VCCI)을 비교하고, 비교 결과에 따라 비교 신호(CS2)를 생성하여 출력한다. 예를 들어, 모드 변경부(221)는 스탠바이 모드 중 제1 리셋 신호(RESET_1st)가 로직 하이 레벨로 활성화되어 수신되는 구간에서 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 전위 레벨이 높을 경우, 로직 하이 레벨의 비교 신호(CS2)를 생성하여 출력하고, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 전위 레벨이 낮을 경우, 로직 로우 레벨의 비교 신호(CS2)를 생성하여 출력한다.
인에이블 신호 생성부(222)는 적어도 2개의 인버터(IV1, IV2) 및 논리 게이트(OR)를 포함하여 구성될 수 있다.
적어도 2개의 인버터(IV1, IV2)는 제2 내부 노드(ND)에 직렬 연결되며, 비교 신호(CS2)를 버퍼링하여 스탠바이 모드 인에이블 신호(EN_S)로 출력한다. 예를 들어, 적어도 2개의 인버터(IV1, IV2)는 로직 하이 레벨의 비교 신호(CS2)를 수신한 경우, 로직 하이 레벨의 비교 신호(CS2)를 버퍼링하여 로직 하이 레벨로 활성화되는 스탠바이 모드 인에이블 신호(EN_S)를 출력한다. 또한, 적어도 2개의 인버터(IV1, IV2)는 로직 로우 레벨의 비교 신호(CS2)를 수신한 경우, 로직 로우 레벨의 비교 신호(CS2)를 버퍼링하여 로직 로우 레벨로 비활성화되는 스탠바이 모드 인에이블 신호(EN_S)를 출력한다.
논리 게이트(OR)는 인버터(IV1)의 출력 신호(EN_S_b) 또는 액티브 신호(ACT_EN)에 응답하여 액티브 모드 인에이블 신호(EN_A)를 생성하여 출력한다. 예를 들어, 논리 게이트(OR)는 로직 하이 레벨의 출력 신호(EN_S_b)가 수신되거나, 로직 하이 레벨의 액티브 신호(ACT_EN)가 수신될 경우, 로직 하이 레벨로 활성화되는 액티브 모드 인에이블 신호(EN_A)를 생성하여 출력한다.
인에이블 신호 생성 회로(220)는 스탠바이 모드 시 반전 파워 온 리셋 신호(POR_B)에 응답하여 로직 하이 레벨로 활성화되는 스탠바이 모드 인에이블 신호(EN_S)를 출력한다. 이 후, 제1 리셋 신호(RESET_1st)가 로직 하이 레벨로 활성화되어 수신되는 구간에서 내부 전압(VCCI)과 비교 전압(VCCE_REF)을 비교하고, 비교 결과 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 전위 레벨이 높을 경우 로직 하이 레벨로 활성화되는 스탠바이 모드 인에이블 신호(EN_S)를 계속적으로 출력한다. 반면, 내부 전압(VCCI)과 비교 전압(VCCE_REF)의 비교 결과, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 낮을 경우 스탠바이 모드 인에이블 신호(EN_S)를 로직 로우 레벨로 비활성화시키고, 액티브 모드 인에이블 신호(EN_A)를 로직 하이 레벨로 활성화시켜 출력한다.
또한 인에이블 신호 생성 회로(220)는 액티브 모드 시 액티브 신호(ACT_EN)에 응답하여 액티브 모드 인에이블 신호(EN_A)를 로직 하이 레벨로 활성화시켜 출력한다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 8을 참조하여 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 파워 업 구간에서 스탠바이 모드로 내부 전압을 생성하고, 생성된 내부 전압을 이용하여 메모리 장치의 내부 회로를 구동시켜 테스트 동작을 수행하는 경우를 일예로 설명한다.
단계 S710에서, 외부 전원 전압(VCCE)이 메모리 시스템(1000)으로 공급되며, 메모리 장치(1100)는 외부 전원 전압(VCCE)을 공급받아 파워 온 동작을 수행한다.
파워 온 리셋 회로(100)는 파워 업 동작 시 외부 전원 전압(VCCE)이 설정 레벨 이상으로 상승할 경우 토글하는 파워 온 리셋 신호(POR)를 생성하여 출력한다. 즉, 파워 온 리셋 신호(POR)는 외부 전원 전압(VCCE)의 상승과 함께 상승하다가 외부 전원 전압(VCCE)이 설정 레벨 이상으로 상승할 경우 로우 레벨로 천이하게 된다. 또한, 파워 온 리셋 회로(100)는 파워 온 리셋 신호(POR)와 반전 로직 신호를 가지는 반전 파워 온 리셋 신호(POR_B)를 생성하여 출력한다.
단계 S720에서, 기준 전압 생성 회로(200)는 반전 파워 온 리셋 신호(POR_B)에 응답하여 스탠바이 모드 기준 전압(VCCI_REF_S)을 생성한다.
예를 들어 인에이블 신호 생성 회로(220)의 모드 변경부(221)는 반전 파워 온 리셋 신호(POR_B)에 응답하여 로직 하이 레벨의 비교 신호(CS2)를 출력하고, 인에이블 신호 생성부(222)는 로직 하이 레벨의 비교 신호(CS2)에 응답하여 스탠바이 모드 인에이블 신호(EN_S)를 생성하여 출력한다. 스탠바이 모드 기준 전압 생성 회로(230)는 스탠바이 모드 인에이블 신호(EN_S)에 응답하여 스탠바이 모드 기준 전압(VCCI_REF_S)을 생성하여 출력한다.
단계 S730에서, 내부 전압 생성 회로(300)는 스탠바이 모드에서 생성된 기준 전압(VCCI_REF)을 이용하여 내부 전압(VCCI)을 생성한다. 내부 회로(400)는 내부 전압(VCCI)을 이용하여 스탠바이 모드로 구동된다. 예를 들어 스탠바이 모드는 메모리 컨트롤러(1200)로부터 커맨드(CMD)를 수신하기 위한 대기 모드일 수 있다.
예를 들어, 기준 전압 생성 회로(200)의 선택 회로(250)는 스탠바이 모드 기준 전압(VCCI_REF_S)을 기준 전압(VCCI_REF)으로 출력하고, 내부 전압 생성 회로(300)는 스탠바이 모드 기준 전압(VCCI_REF_S)을 기준 전압(VCCI_REF)으로 수신하여 내부 전압(VCCI)을 생성한다.
단계 S740에서, 기준 전압 생성 회로(200)는 내부 전압 생성 회로(300)에서 생성된 내부 전압(VCCI)의 오류 여부를 검출한다.
예를 들어 비교 전압 생성 회로(210)의 비교 전압 생성 회로(210)는 리셋 래치 신호(RESET_LAT)에 응답하여 활성화되며, 외부 전원 전압(VCCE)을 수신하여 비교 전압(VCCE_REF)을 생성한다. 리셋 래치 신호(RESET_LAT)는 메모리 장치(1100)의 파워 업 구간에서 활성화되며, 파워 업 구간 이 후 메모리 장치(1100)의 리셋 동작을 위해 메모리 장치(1100)의 외부, 예를 들어 메모리 컨트롤러(1200)에서 수신되는 리셋 신호(RESET) 중 첫 번째로 수신되는 제1 리셋 신호(RESET_1st)에 응답하여 비활성화되는 신호일 수 있다.
인에이블 신호 생성 회로(220)는 제1 리셋 신호(RESET_1st)에 응답하여 활성화되며, 비교 전압(VCCE_REF)과 내부 전압(VCCI)을 비교하고, 비교 결과 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 높을 경우 정상으로 판단하고, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 낮을 경우 내부 전압(VCCI)에 오류가 발생한 것으로 판단하여 검출한다.
단계 S740의 검출 결과, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 낮아 내부 전압(VCCI)에 오류가 발생한 것으로 검출될 경우(Y), 단계 S750에서 액티브 모드 기준 전압(VCCI_REF_A)을 생성한다.
예를 들어, 인에이블 신호 생성 회로(220)는 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 낮을 경우 스탠바이 모드 인에이블 신호(EN_S)를 비활성화시키고 액티브 모드 인에이블 신호(EN_A)를 활성화시켜 출력한다.
액티브 모드 기준 전압 생성 회로(240)는 액티브 모드 인에이블 신호(EN_A)에 응답하여 액티브 모드 기준 전압(VCCI_REF_A)을 생성하여 출력한다.
단계 S760에서, 내부 전압 생성 회로(300)는 액티브 모드에서 생성된 기준 전압(VCCI_REF)을 이용하여 내부 전압(VCCI)을 생성한다. 내부 회로(400)는 내부 전압(VCCI)을 이용하여 스탠바이 모드로 구동된다.
예를 들어, 기준 전압 생성 회로(200)의 선택 회로(250)는 액티브 모드 기준 전압(VCCI_REF_A)을 기준 전압(VCCI_REF)으로 출력하고, 내부 전압 생성 회로(300)는 액티브 모드 기준 전압(VCCI_REF_A)을 기준 전압(VCCI_REF)으로 수신하여 내부 전압(VCCI)을 생성한다. 이로 인하여 내부 회로(400)는 액티브 모드 기준 전압(VCCI_REF_A)을 이용하여 생성된 내부 전압(VCCI)을 이용하여 스탠바이 모드로 구동될 수 있다.
이 후, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 테스트 동작에 대응하는 커맨드(CMD)가 수신될 경우, 커맨드(CMD)에 응답하여 스탠바이 모드에서 액티브 모드로 동작 모드가 변경될 수 있으며, 기준 전압 생성 회로(200)는 액티브 신호(ACT_EN)에 응답하여 액티브 모드로 동작하며, 내부 전압 생성 회로(300)는 액티브 모드 기준 전압(VCCI_REF_A)을 기준 전압(VCCI_REF)으로 수신하여 내부 전압(VCCI)을 생성하여 출력하고, 내부 회로(400)는 내부 전압(VCCI)을 이용하여 제반 동작 예를 들어 테스트 동작을 수행할 수 있다.
단계 S740의 검출 결과, 내부 전압(VCCI)이 비교 전압(VCCE_REF)보다 높을 경우 내부 전압(VCCI)에 오류가 없는 것으로 판단될 경우(N), 단계 S770에서, 액티브 모드가 활성화되었는지 판단한다.
예를 들어, 메모리 장치(1100)는 스탠바이 모드 상태에서 메모리 컨트롤러(1200)로부터 커맨드(CMD)가 수신될 경우, 수신되는 커맨드(CMD)에 응답하여 액티브 모드가 활성화될 수 있으며, 액티브 모드가 활성화될 경우 액티브 신호(ACT_EN)가 활성화되어 생성될 수 있다.
상술한 단계 S770에서 액티브 모드가 활성화되었다고 판단될 경우(Y) 상술한 단계 S750부터 수행한다.
하고, 액티브 모드가 활성화되지 않았다고 판단될 경우(N) 상술한 단계 S730부터 수행한다.
상술한 단계 S770에서 액티브 모드가 활서화되지 않았다고 판단될 경우(N), 단계 S780에서 내부 전압 생성 회로(300)는 스탠바이 모드 기준 전압(VCCI_REF_S)을 기준 전압(VCCI_REF)으로 수신하여 내부 전압(VCCI)을 생성한다. 이에 따라, 내부 회로(400)는 내부 전압(VCCI)을 이용하여 스탠바이 모드로 구동된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 스탠바이 모드에서 생성된 내부 전압에 오류가 있을 경우, 기준 전압 생성 회로를 자동적으로 액티브 모드로 변경하여 기준 전압을 생성하고, 액티브 모드에서 생성된 기준 전압을 이용하여 내부 전압을 생성함으로써, 메모리 장치의 스탠바이 모드가 안정적으로 동작할 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : 메모리 시스템 1100 : 메모리 장치
1200 : 메모리 컨트롤러 100 : 파워 온 리셋 회로
200 : 기준 전압 생성 회로 300 : 내부 전압 생성 회로
210 : 비교 전압 생성 회로 220 : 인에이블 신호 생성 회로
230 : 스탠바이 모드 기준 전압 생성 회로
240 : 액티브 모드 기준 전압 생성 회로
250 : 선택 회로

Claims (20)

  1. 스탠바이 모드에서 스탠바이 기준 전압을 생성하고, 액티브 모드에서 액티브 기준 전압을 생성하여 출력하는 기준 전압 생성 회로; 및
    상기 기준 전압 생성 회로로부터 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 수신하여 내부 전압을 생성하기 위한 내부 전압 생성 회로를 포함하며,
    상기 기준 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압의 오류가 검출될 경우, 상기 액티브 기준 전압을 생성하여 출력하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압이 비교 전압보다 낮을 경우, 상기 스탠바이 모드에서 상기 액티브 기준 전압을 생성하여 상기 내부 전압 생성 회로로 출력하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 기준 전압 생성 회로는 상기 비교 전압을 생성하기 위한 비교 전압 생성 회로;
    상기 스탠바이 모드 시 반전 파워 온 리셋 신호에 응답하여 스탠바이 모드 인에이블 신호를 생성하고, 상기 액티브 모드 시 액티브 신호에 응답하여 액티브 모드 인에이블 신호를 생성하는 인에이블 신호 생성 회로;
    상기 스탠바이 모드 인에이블 신호에 응답하여 상기 스탠바이 기준 전압을 생성하는 스탠바이 모드 기준 전압 생성 회로; 및
    상기 액티브 모드 인에이블 신호에 응답하여 상기 액티브 기준 전압을 생성하는 액티브 모드 기준 전압 생성 회로를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 인에이블 신호 생성 회로는 상기 스탠바이 모드 시 상기 비교 전압과 상기 내부 전압을 수신하여 비교하고, 상기 비교 전압과 상기 내부 전압의 비교 결과에 기초하여 상기 스탠바이 모드 인에이블 신호를 계속적으로 활성화시켜 출력하거나, 상기 스탠바이 모드 인에이블 신호를 비활성화시키고 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 인에이블 신호 생성 회로는 상기 내부 전압이 상기 비교 전압보다 높을 경우 상기 스탠바이 모드 인에이블 신호를 계속적으로 활성화시켜 출력하고,
    상기 내부 전압이 상기 비교 전압보다 낮을 경우 상기 스탠바이 모드 인에이블 신호를 비활성화시키고 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 기준 전압 생성 회로는 상기 스탠바이 모드 인에이블 신호에 응답하여 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 상기 내부 전압 생성 회로로 출력하기 위한 선택 회로를 더 포함하는 메모리 장치.
  7. 제 3 항에 있어서,
    상기 인에이블 신호 생성 회로는 상기 스탠바이 모드 시 상기 반전 파워 온 리셋 신호에 응답하여 제1 로직 레벨의 비교 신호를 생성하는 모드 변경부; 및
    상기 비교 신호에 응답하여 상기 스탠바이 모드 인에이블 신호를 활성화시켜 출력하거나, 상기 액티브 신호에 응답하여 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 인에이블 신호 생성부를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 모드 변경부는 상기 스탠바이 모드 시 상기 비교 전압과 상기 내부 전압을 비교하고, 비교 결과에 따라 상기 비교 신호의 로직 레벨을 상기 제1 로직 레벨로 유지하거나 제2 로직 레벨로 변경시키는 메모리 장치.
  9. 제 7 항에 있어서,
    상기 모드 변경부는 상기 비교 전압과 상기 내부 전압을 비교하고, 비교 결과에 기초하여 출력 신호를 제1 노드로 출력하기 위한 비교기;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 출력 신호를 래치하여 상기 비교 신호를 상기 제2 노드로 출력하기 위한 래치; 및
    외부 전원 전압 단자와 상기 제2 노드 사이에 연결되며, 상기 반전 파워 온 리셋 신호에 응답하여 상기 비교 신호의 로직 레벨을 상기 제1 로직 레벨로 설정하는 트랜지스터를 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 비교기 및 상기 래치는 상기 스탠바이 모드 시 일정 시간 동안 활성화되는 리셋 신호에 응답하여 활성화되는 메모리 장치.
  11. 제 7 항에 있어서,
    상기 인에이블 신호 생성부는 상기 비교 신호를 버퍼링하여 상기 스탠바이 모드 인에이블 신호를 출력하기 위한 복수의 인버터들; 및
    상기 스탠바이 모드 인에이블 신호의 반전 신호 및 상기 액티브 신호에 응답하여 상기 액티브 모드 인에이블 신호를 생성하여 출력하기 위한 논리 게이트를 포함하는 메모리 장치.
  12. 스탠바이 모드에서 스탠바이 기준 전압을 생성하고, 액티브 모드에서 액티브 기준 전압을 생성하여 출력하는 기준 전압 생성 회로;
    상기 기준 전압 생성 회로로부터 상기 스탠바이 기준 전압 또는 상기 액티브 기준 전압을 수신하여 내부 전압을 생성하기 위한 내부 전압 생성 회로; 및
    상기 내부 전압을 이용하여 구동되어 프로그램 동작, 리드 동작, 소거 동작 및 테스트 동작을 수행하는 내부 회로를 포함하며,
    상기 기준 전압 생성 회로는 상기 스탠바이 모드에서 생성된 상기 내부 전압의 오류가 검출될 경우 자동적으로 상기 스탠바이 모드에서 상기 액티브 기준 전압을 생성하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 기준 전압 생성 회로는 비교 전압을 생성하기 위한 비교 전압 생성 회로;
    상기 스탠바이 모드 시 반전 파워 온 리셋 신호에 응답하여 스탠바이 모드 인에이블 신호를 생성하고, 상기 액티브 모드 시 액티브 신호에 응답하여 액티브 모드 인에이블 신호를 생성하고, 상기 비교 전압과 상기 내부 전압의 비교 결과에 기초하여 상기 스탠바이 모드 인에이블 신호를 계속적으로 활성화시켜 출력하거나, 상기 스탠바이 모드 인에이블 신호를 비활성화시키고 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 인에이블 신호 생성 회로;
    상기 스탠바이 모드 인에이블 신호에 응답하여 상기 스탠바이 기준 전압을 생성하는 스탠바이 모드 기준 전압 생성 회로; 및
    상기 액티브 모드 인에이블 신호에 응답하여 상기 액티브 기준 전압을 생성하는 액티브 모드 기준 전압 생성 회로를 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 인에이블 신호 생성 회로는 상기 내부 전압이 상기 비교 전압보다 높을 경우 상기 스탠바이 모드 인에이블 신호를 계속적으로 활성화시켜 출력하고,
    상기 내부 전압이 상기 비교 전압보다 낮을 경우 상기 스탠바이 모드 인에이블 신호를 비활성화시키고 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 메모리 장치.
  15. 제 13 항에 있어서,
    상기 인에이블 신호 생성 회로는 상기 스탠바이 모드 시 상기 반전 파워 온 리셋 신호에 응답하여 제1 로직 레벨의 비교 신호를 생성하거나, 상기 내부 전압과 상기 비교 전압의 비교 결과에 따라 제2 로직 레벨의 상기 비교 신호를 생성하는 모드 변경부; 및
    상기 비교 신호에 응답하여 상기 스탠바이 모드 인에이블 신호를 활성화시켜 출력하거나, 상기 액티브 신호에 응답하여 상기 액티브 모드 인에이블 신호를 활성화시켜 출력하는 인에이블 신호 생성부를 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 모드 변경부는 상기 비교 전압과 상기 내부 전압을 비교하고, 비교 결과에 기초하여 출력 신호를 제1 노드로 출력하기 위한 비교기;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 출력 신호를 래치하여 상기 비교 신호를 상기 제2 노드로 출력하기 위한 래치; 및
    외부 전원 전압 단자와 상기 제2 노드 사이에 연결되며, 상기 반전 파워 온 리셋 신호에 응답하여 상기 비교 신호의 로직 레벨을 상기 제1 로직 레벨로 설정하는 트랜지스터를 포함하는 메모리 장치.
  17. 제 7 항에 있어서,
    상기 인에이블 신호 생성부는 상기 비교 신호를 버퍼링하여 상기 스탠바이 모드 인에이블 신호를 출력하기 위한 복수의 인버터들; 및
    상기 스탠바이 모드 인에이블 신호의 반전 신호 및 상기 액티브 신호에 응답하여 상기 액티브 모드 인에이블 신호를 생성하여 출력하기 위한 논리 게이트를 포함하는 메모리 장치.
  18. 스탠바이 모드 시 스탠바이 모드 기준 전압을 생성하는 단계;
    상기 스탠바이 모드 기준 전압을 이용하여 내부 전압을 생성하는 단계;
    상기 내부 전압과 비교 전압을 비교하여 상기 내부 전압의 오류를 검출하는 단계;
    상기 내부 전압의 상기 오류가 검출될 경우, 상기 스탠바이 모드 기준 전압을 생성하는 동작을 비활성화시키고, 상기 액티브 모드 기준 전압을 생성하는 단계; 및
    상기 액티브 모드 기준 전압을 이용하여 상기 내부 전압을 생성하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 내부 전압의 오류를 검출하는 단계에서 상기 오류가 검출되지 않을 경우, 액티브 모드가 활성화되었는지를 판단하는 단계; 및
    상기 액티브 모드가 활성화된 경우 상기 액티브 모드 기준 전압을 이용하여 상기 내부 전압을 생성하는 단계를 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 스탠바이 모드 시 상기 생성된 내부 전압을 이용하여 외부에서 입력되는 커맨드를 수신하기 위한 대기 모드로 구동하는 메모리 장치의 동작 방법.




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