CN113674788A - 存储器装置及操作该存储器装置的方法 - Google Patents

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Abstract

存储器装置及操作该存储器装置的方法。本文提供一种存储器装置及操作该存储器装置的方法。该存储器装置包括：参考电压生成电路，其被配置为在待机模式下生成待机模式参考电压，并且在激活模式下生成并输出激活模式参考电压；以及内部电压生成电路，其被配置为从参考电压生成电路接收待机模式参考电压或激活模式参考电压，并生成内部电压。当从待机模式下生成的内部电压中检测到错误时，参考电压生成电路可以生成并输出激活模式参考电压。

Description

存储器装置及操作该存储器装置的方法
技术领域
本公开的各种实施方式涉及一种电子装置，并且更具体地，涉及存储器装置以及操作存储器装置的方法。
背景技术
随着使用存储器系统作为储存介质的移动信息装置(特别是智能电话、平板电脑等)的使用增加，对存储器装置的兴趣和重要性日益增长。
不仅由于使用高速处理器或多核的并行化，而且由于各种应用的开发，半导体存储器系统的所需水平在可靠性以及性能方面日益增加。
存储器系统是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体实现的存储器装置。存储器系统分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是在断电时其内所存储的数据丢失的存储器装置。易失性存储器装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置是即使在断电时也保持其内所存储的数据的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存被分类为NOR型存储器和NAND型存储器。
使用存储器系统的数据储存装置提供的优点在于：由于不存在机械驱动部，因此稳定性和耐久性优异，信息访问速度提高，并且功耗降低。作为具有这种优点的存储器系统而提出的数据储存装置的示例可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本公开的实施方式可以提供一种存储器装置，其包括：参考电压生成电路，其被配置为在待机模式下生成待机模式参考电压，并在激活模式下生成并输出激活模式参考电压；以及内部电压生成电路，其被配置为从参考电压生成电路接收待机模式参考电压或激活模式参考电压，并生成内部电压。当从待机模式下生成的内部电压中检测到错误时，参考电压生成电路可以生成并输出激活模式参考电压。
本公开的实施方式可以提供一种存储器装置，其包括：参考电压生成电路，其被配置为在待机模式下生成待机模式参考电压，并在激活模式下生成并输出激活模式参考电压；内部电压生成电路，其被配置为从参考电压生成电路接收待机模式参考电压或激活模式参考电压，并生成内部电压；以及内部电路，其被配置为使用内部电压而被驱动并执行编程操作、读取操作、擦除操作和测试操作。当从待机模式下生成的内部电压中检测到错误时，参考电压生成电路可以在待机模式下自动生成激活模式参考电压。
本公开的实施方式可以提供一种操作存储器装置的方法，其包括：当处于待机模式时，生成待机模式参考电压；使用待机模式参考电压生成内部电压；通过比较内部电压和比较电压来检测内部电压中是否存在错误；当从内部电压中检测到错误时，禁用生成待机模式参考电压的操作，并且生成激活模式参考电压；以及使用激活模式参考电压生成内部电压。
附图说明
图1是例示了根据本公开的实施方式的存储器系统的框图。
图2是例示了根据本公开的实施方式的存储器装置的框图。
图3是例示了图2的参考电压生成电路的框图。
图4是用于描述图3的比较电压生成电路的实施方式的电路图。
图5是用于描述图3的比较电压生成电路的实施方式的电路图。
图6是用于描述图3的使能信号生成电路的电路图。
图7是例示了根据本公开的实施方式的操作存储器装置的方法的流程图。
图8是用于描述根据本公开的实施方式的操作存储器装置的方法的信号的波形图。
图9是例示了根据本公开的实施方式的存储器系统的图。
图10是例示了根据本公开的实施方式的存储器系统的图。
图11是例示了根据本公开的实施方式的存储器系统的图。
图12是例示了根据本公开的实施方式的存储器系统的图。
具体实施方式
在本说明书或申请中引入的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。该描述不应被解释为限制说明书或申请中所描述的实施方式。
在以下实施方式的描述中，当参数被称为“预定”时，其可以旨在表示当在过程或算法中使用该参数时该参数的值被提前确定。可以在过程或算法开始时设置参数的值，或者可以在执行过程或算法的时段期间设置参数的值。
本公开的各种实施方式可以涉及一种存储器装置及操作该存储器装置的方法，在该存储器装置中在待机模式和激活模式下生成内部电压以使得能够可靠地执行存储器装置的操作。
图1是例示了根据本公开的实施方式的存储器系统1000的框图。
参照图1，存储器系统1000可以包括被配置为存储数据的存储器装置1100以及被配置为在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如PCI-E(快速外围组件互连)、ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)或SAS(串行附接SCSI)之类的接口协议与存储器系统1000通信。另外，出于主机2000与存储器系统1000之间的数据通信的目的而提供的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的接口协议中的任何一种。
存储器装置1100可以在存储器控制器1200的控制下操作。在实施方式中，存储器装置1100可以是闪存装置。
存储器装置1100可以通过通道从存储器控制器1200接收命令CMD和地址ADD，并且访问存储器单元阵列的由地址ADD选择的区域。换句话说，存储器装置1100可以对由地址ADD选择的区域执行与命令CMD相对应的内部操作。例如，存储器装置1100可以响应于与编程操作相对应的命令CMD、地址ADD和数据DATA而对被选存储器块执行编程操作。此外，存储器装置1100可以响应于与读取操作相对应的命令CMD和地址ADD而对被选存储器块执行读取操作。读取数据DATA可以被输出到存储器控制器1200。存储器装置1100可以响应于与测试操作相对应的命令CMD和地址ADD而执行存储器装置1100的测试操作。
存储器控制器1200可以控制存储器系统1000的整体操作以及主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求而控制存储器装置1100以编程或读取数据或者擦除已编程数据。例如，存储器控制器1200可以响应于来自主机2000的请求而向存储器装置1100输出与每个总体操作相对应的命令CMD、地址ADD和数据DATA，并且可以从存储器装置1100接收数据DATA并将数据DATA输出到主机2000。
存储器装置1100和存储器控制器1200可以被提供有外部电源电压VCCE，并且可以使用外部电源电压VCCE来操作。例如，存储器装置1100可以接收外部电源电压VCCE并生成至少一个或更多个内部电压，并且可以使用至少一个或更多个内部电压来执行整体操作。
尽管在本公开的实施方式中，存储器系统1000被图示和描述为包括一个存储器装置1100，但是存储器系统1000可以包括多个存储器装置1100。存储器装置1100可以以待机模式操作来降低上电时段中的功耗。例如，存储器装置1100可以在上电时段期间生成待机模式参考电压，并且可以使用待机模式参考电压来生成内部电压。此外，在上电时段之后的总体操作期间，存储器装置1100可以以激活模式操作。例如，存储器装置1100可以生成激活模式参考电压，并使用激活模式参考电压生成内部电压。
在存储器装置1100的上电时段中生成待机模式参考电压的操作期间发生错误的情况下，可能无法正常地生成内部电压。因此，接收用于控制存储器装置1100的命令CMD的操作和存储器装置1100的整体操作可能无法正常进行。
在本公开的实施方式中，存储器装置1100可以在上电时段期间以待机模式操作并且生成待机模式参考电压，并且可以使用待机模式参考电压来生成内部电压。如果所生成的内部电压未达到目标电平，则存储器装置1100可以在待机模式下生成代替待机模式参考电压的激活模式参考电压，并使用激活模式参考电压来生成内部电压。
图2是例示了根据本公开的实施方式的存储器装置1100的框图。
参照图2，存储器装置1100可以包括通电复位电路100、参考电压生成电路200、内部电压生成电路300和内部电路400。
通电复位电路100可以检测外部电源电压VCCE的电位电平，然后生成并输出通电复位信号POR和反相的通电复位信号POR_B。例如，通电复位电路100可以生成并输出通电复位信号POR，该通电复位信号POR在存储器系统的上电操作期间在外部电源电压VCCE的电位电平增加到设定电平以上时翻转(toggle)。
参考电压生成电路200可以接收外部电源电压VCCE并生成参考电压VCCI_REF。例如，参考电压生成电路200可以在上电时段中响应于反相的通电复位信号PRO_B而以待机模式操作，并且可以在处于待机模式时生成待机模式参考电压并输出待机模式参考电压作为参考电压VCCI_REF。参考电压生成电路200可以响应于激活信号ACT_EN而以激活模式操作，并且在处于激活模式时生成激活参考模式电压，并且输出激活模式参考电压作为参考电压VCCI_REF。
参考电压生成电路200可以在处于待机模式时将从内部电压生成电路300生成的内部电压VCCI与具有目标电平的比较电压进行比较。当内部电压VCCI低于比较电压时，参考电压生成电路200可以以激活模式操作，以生成激活模式参考电压，并且输出激活模式参考电压作为参考电压VCCI_REF。
内部电压生成电路300可以接收外部电源电压VCCE和参考电压VCCI_REF并生成内部电压VCCI，然后将内部电压VCCI输出给参考电压生成电路200和内部电路400。
内部电路400可以响应于从通电复位电路100输出的通电复位信号POR而被初始化。此外，内部电路400可以使用从内部电压生成电路300生成的内部电压VCCI作为电源来操作，并响应于从图1的存储器控制器1200接收的命令、地址以及多条数据而执行诸如存储数据的编程操作、读取所存储数据的读取操作、擦除所存储数据的擦除操作以及存储器装置的测试操作之类的整体操作。
图3是例示了图2的参考电压生成电路200的框图。
参照图3，参考电压生成电路200可以包括比较电压生成电路210、使能信号生成电路220、待机模式参考电压生成电路230、激活模式参考电压生成电路240和选择电路250。
比较电压生成电路210可以响应于复位锁存信号RESET_LAT而被使能，并且接收外部电源电压VCCE并生成比较电压VCCE_REF。复位锁存信号RESET_LAT可以是在存储器装置的上电时段中被使能并且在上电时段之后响应于从存储器装置的外部装置接收到的复位信号而被禁用以执行存储器装置的复位操作的信号。
使能信号生成电路220在处于待机模式时，可以响应于反相的通电复位信号POR_B而生成并输出待机模式使能信号EN_S。此外，使能信号生成电路220在处于激活模式时，可以响应于激活信号ACT_EN而生成并输出激活模式使能信号EN_A。使能信号生成电路220可以在处于待机模式时响应于第一复位信号RESET_1st而将比较电压VCCE_REF与内部电压VCCI进行比较，并且基于比较结果，持续生成并输出待机模式使能信号EN_S，或者禁用待机模式使能信号EN_S并且生成并输出激活模式使能信号EN_A。例如，当在待机模式下生成的内部电压VCCI等于或高于比较电压VCCE_REF时，使能信号生成电路220可以持续使能并输出待机模式使能信号EN_S。当在待机模式下生成的内部电压VCCI低于比较电压VCCE_REF时，使能信号生成电路220可以禁用待机模式使能信号EN_S，并且使能并输出激活模式使能信号EN_A。
待机模式参考电压生成电路230可以响应于待机模式使能信号EN_S而生成并输出待机模式参考电压VCCI_REF_S。
激活模式参考电压生成电路240可以响应于激活模式使能信号EN_A而生成并输出激活模式参考电压VCCI_REF_A。
选择电路250可以响应于待机模式使能信号EN_S而输出从待机模式参考电压生成电路230生成的待机模式参考电压VCCI_REF_S作为参考电压VCCI_REF，或者输出从激活模式参考电压生成电路240生成的激活模式参考电压VCCI_REF_A作为参考电压VCCI_REF。例如，选择电路250可以在待机模式使能信号EN_S被使能时输出待机模式参考电压VCCI_REF_S作为参考电压VCCI_REF，并且在待机模式使能信号EN_S被禁用时输出激活模式参考电压VCCI_REF_A作为参考电压VCCI_REF。
图4是用于描述图3的比较电压生成电路210的实施方式的电路图。
参照图4，比较电压生成电路210可以包括PMOS晶体管P1、第一电阻级211和第二电阻级212。
PMOS晶体管P1可以联接在被施加外部电源电压VCCE的端子与第一电阻级211的一端之间，并且响应于复位锁存信号RESET_LAT而将外部电源电压VCCE提供给第一电阻级211。
第一电阻级211可以联接在PMOS晶体管P1和输出节点NA之间，并且包括至少一个或更多个电阻器R1和R2。
第二电阻级212可以联接在输出节点NA与接地电源端子VSS之间，并且包括至少一个或更多个电阻器R11至R13。
当复位锁存信号RESET_LAT被使能为逻辑低电平时，比较电压生成电路210可以被提供有外部电源电压VCCE并且因此被使能。比较电压生成电路210可以通过基于第一电阻级211的电阻值与第二电阻级212的电阻值之比对接收的外部电源电压VCCE进行电压分配来输出比较电压VCCE_REF。
在比较电压生成电路210中，可以依据外部电源电压VCCE的电位电平来改变比较电压VCCE_REF的电位电平。
图5是用于描述图3的比较电压生成电路210的实施方式的电路图。
参照图5，比较电压生成电路210可以包括PMOS晶体管P2、第一电阻级213和第二电阻级214。
PMOS晶体管P2可以联接在被施加外部电源电压VCCE的端子与第一电阻级213的一端之间，并且响应于复位锁存信号RESET_LAT而将外部电源电压VCCE提供给第一电阻级213。
第一电阻级213可以联接在PMOS晶体管P2和输出节点NB之间，并且包括至少一个或更多个电阻器R21和R22。
第二电阻级214可以联接在输出节点NB和接地电源端子VSS之间，并且包括至少一个或更多个二极管连接晶体管D1和D2。
当复位锁存信号RESET_LAT被使能为逻辑低电平时，比较电压生成电路210可以被提供有外部电源电压VCCE并且因此被使能。比较电压生成电路210可以通过基于第一电阻级214的电阻值和第二电阻级214的电阻值之比对接收的外部电源电压VCCE进行电压分配，来输出比较电压VCCE_REF。可以依据输出节点NB的电位电平来改变第二电阻级214的电阻值。例如，当输出节点NB的电位水平相对增大时，相对减小第二电阻级214的电阻值。当输出节点NB的电位电平相对降低时，相对增大第二电阻级214的电阻值。因此，即使当外部电源电压VCCE的电位电平改变时，比较电压生成电路210也可以保持输出节点NB的恒定电位电平，并且因此输出具有恒定电位电平的比较电压VCCE_REF。
图6是用于描述图3的使能信号生成电路220的电路图。
参照图6，使能信号生成电路220可以包括模式改变器221和使能信号发生器222。
模式改变器221可以包括比较器221_A、锁存器221_B以及多个PMOS晶体管P11和P12。
比较器221_A可以响应于第一复位信号RESET_1st而被使能，并且包括被配置为接收比较电压VCCE_REF的第一输入端子(-)和被配置为接收内部电压VCCI的第二输入端子(+)。比较器221_A可以将比较电压VCCE_REF与内部电压VCCI进行比较并且将比较信号CS1(即，输出信号)输出到第一内部节点NC。例如，当内部电压VCCI的电位电平高于比较电压VCCE_REF的电位电平时，比较器221_A可以生成并输出具有逻辑高电平的比较信号CS1。当内部电压VCCI的电位电平低于比较电压VCCE_REF的电位电平时，比较器221_A可以生成并输出具有逻辑低电平的比较信号CS1。
锁存器221_B可以响应于第一复位信号RESET_1st而被使能，并且接收并临时存储比较信号CS1，然后向第二内部节点ND输出比较信号CS2。
PMOS晶体管P11联接在外部电源电压VCCE的端子与第一内部节点NC之间，并且可以通过响应于反相的通电复位信号POR_B而将外部电源电压VCCE提供到第一内部节点NC，来初始化第一内部节点NC。
PMOS晶体管P12联接在外部电源电压VCCE的端子与第二内部节点ND之间，并且可以通过响应于反相的通电复位信号POR_B而将外部电源电压VCCE提供到第二内部节点ND，来初始化第二内部节点ND。
模式改变器221可以在待机模式下响应于反相的通电复位信号POR_B而将第一内部节点NC和第二内部节点ND初始化为逻辑高电平，并且因此输出具有逻辑高电平的比较信号CS2。
此外，模式改变器221可以在第一复位信号RESET_1st被使能为逻辑高电平的待机模式的时段期间，将比较电压VCCE_REF与内部电压VCCI进行比较，并且基于比较结果生成并输出比较信号CS2。例如，当在第一复位信号RESET_1st被使能为逻辑高电平并被接收的待机模式的时段期间，内部电压VCCI的电位电平高于比较电压VCCE_REF的电位电平时，模式改变器221可以生成并输出具有逻辑高电平的比较信号CS2。当内部电压VCCI的电位电平低于比较电压VCCE_REF的电位电平时，模式改变器221可以生成并输出具有逻辑低电平的比较信号CS2。
使能信号发生器222可以包括至少两个反相器IV1和IV2以及逻辑门OR。
至少两个反相器IV1和IV2串联联接到第二内部节点ND，并且可以缓冲比较信号CS2并输出待机模式使能信号EN_S。例如，在接收到具有逻辑高电平的比较信号CS2的情况下，至少两个反相器IV1和IV2可以缓冲具有逻辑高电平的比较信号CS2，并输出被使能为逻辑高电平的待机模式使能信号EN_S。此外，在接收到具有逻辑低电平的比较信号CS2的情况下，至少两个反相器IV1和IV2可以缓冲具有逻辑低电平的比较信号CS2，并且输出被禁用为逻辑低电平的待机模式使能信号EN_S。
逻辑门OR可以响应于反相器IV1的输出信号EN_S_b或激活信号ACT_EN而生成并输出激活模式使能信号EN_A。例如，当接收到具有逻辑高电平的输出信号EN_S_b(即，待机模式使能信号的反相信号)或具有逻辑高电平的激活信号ACT_EN时，逻辑门OR可以生成并输出被使能为逻辑高电平的激活模式使能信号EN_A。
使能信号生成电路220可以在待机模式下响应于反相的通电复位信号POR_B而输出被使能为逻辑高电平的待机模式使能信号EN_S。之后，在第一复位信号RESET_1st被使能为逻辑高电平并被接收的时段中，可以将内部电压VCCI与比较电压VCCE_REF进行比较。作为比较的结果，如果内部电压VCCI的电位电平高于比较电压VCCE_REF的电位电平，则可以持续输出被使能为逻辑高电平的待机模式使能信号EN_S。作为内部电压VCCI与比较电压VCCE_REF的比较的结果，如果内部电压VCCI低于比较电压VCCE_REF，则待机模式使能信号EN_S可以被禁用为逻辑低电平，并且激活模式使能信号EN_A可以被使能为逻辑高电平并被输出。
此外，当处于激活模式时，使能信号生成电路220可以响应于激活信号ACT_EN而将激活模式使能信号EN_A使能为逻辑高电平，然后输出使能的激活模式使能信号EN_A。
图7是例示了根据本公开的实施方式的操作存储器装置的方法的流程图。
图8是用于描述根据本公开的实施方式的操作存储器装置的方法的信号的波形图。
将参照图1至图8描述根据本公开的实施方式的操作存储器系统的方法。
在本公开的实施方式中，将描述这样的示例，其中在上电时段期间在待机模式下生成内部电压，并且通过使用所生成的内部电压来驱动存储器装置的内部电路来执行测试操作。
在步骤S710，外部电源电压VCCE可以被提供给存储器系统1000。存储器装置1100可以接收外部电源电压VCCE并执行通电操作。
通电复位电路100可以生成并输出通电复位信号POR，该通电复位信号POR在上电操作期间在外部电源电压VCCE增加到设定电平以上时翻转。换句话说，通电复位信号POR可以随着外部电源电压VCCE的增加而增加，并且当外部电源电压VCCE增加到设定电平以上时转换到低电平。此外，通电复位电路100可以生成并输出具有与通电复位信号POR反相的逻辑信号的反相通电复位信号POR_B。
在步骤S720，参考电压生成电路200可以响应于反相的通电复位信号POR_B而生成待机模式参考电压VCCI_REF_S。
例如，使能信号生成电路220的模式改变器221可以响应于反相的通电复位信号POR_B而输出具有逻辑高电平的比较信号CS2。使能信号发生器222可以响应于具有逻辑高电平的比较信号CS2而生成并输出待机模式使能信号EN_S。待机模式参考电压生成电路230可以响应于待机模式使能信号EN_S而生成并输出待机模式参考电压VCCI_REF_S。
在步骤S730，内部电压生成电路300可以在待机模式下使用生成的参考电压VCCI_REF来生成内部电压VCCI。内部电路400可以使用内部电压VCCI以待机模式操作。例如，待机模式可以是用于从存储器控制器1200接收命令CMD的等待模式。
例如，参考电压生成电路200的选择电路250可以输出待机模式参考电压VCCI_REF_S作为参考电压VCCI_REF。内部电压生成电路300可以接收作为参考电压VCCI_REF的待机模式参考电压VCCI_REF_S，并且生成内部电压VCCI。
在步骤S740，参考电压生成电路200可以检测从内部电压生成电路300生成的内部电压VCCI中是否存在错误。
例如，比较电压生成电路210可以响应于复位锁存信号RESET_LAT而被使能，并且接收外部电源电压VCCE并生成比较电压VCCE_REF。复位锁存信号RESET_LAT可以是在存储器装置1100的上电时段中被使能并且在上电时段之后响应于第一复位信号RESET_1st而被禁用以执行存储器装置1100的复位操作的信号，第一复位信号RESET_1st是从存储器装置1100的外部装置(例如，存储器控制器1200)接收的复位信号RESET当中的首先被接收的信号。
使能信号生成电路220可以响应于第一复位信号RESET_1st而被使能，并且将比较电压VCCE_REF与内部电压VCCI进行比较。作为比较的结果，如果内部电压VCCI高于比较电压VCCE_REF，则使能信号生成电路220可以确定内部电压VCC是正常的。如果内部电压VCCI低于比较电压VCCE_REF，则使能信号生成电路220可以确定在内部电压VCCI中存在错误，并检测该错误。
作为步骤S740的检测结果，如果内部电压VCCI低于比较电压VCCE_REF并且确定出在内部电压VCCI中已经出现了错误(参见“是”)，则在步骤S750中生成激活模式参考电压VCCI_REF_A。
例如，如果内部电压VCCI低于比较电压VCCE_REF，则使能信号生成电路220可以禁用待机模式使能信号EN_S，并且使能并输出激活模式使能信号EN_A。
激活模式参考电压生成电路240可以响应于激活模式使能信号EN_A而生成并输出激活模式参考电压VCCI_REF_A。
在步骤S760，内部电压生成电路300可以在激活模式下使用生成的参考电压VCCI_REF来生成内部电压VCCI。内部电路400可以使用内部电压VCCI以待机模式操作。
例如，参考电压生成电路200的选择电路250可以输出激活模式参考电压VCCI_REF_A作为参考电压VCCI_REF。内部电压生成电路300可以接收作为参考电压VCCI_REF的激活模式参考电压VCCI_REF_A，并且生成内部电压VCCI。因此，内部电路400可以使用利用激活模式参考电压VCCI_REF_A生成的内部电压VCCI以待机模式操作。
此后，当从存储器控制器1200接收到与测试操作相对应的命令CMD时，存储器装置1100的模式可以响应于命令CMD而从待机模式改变为激活模式。参考电压生成电路200可以响应于激活信号ACT_EN而以激活模式操作。内部电压生成电路300可以接收作为参考电压VCCI_REF的激活模式参考电压VCCI_REF_A，并且生成并输出内部电压VCCI。内部电路400可以使用内部电压VCCI执行整体操作，例如，测试操作。
作为步骤S740的检测结果，如果内部电压VCCI高于比较电压VCCE_REF并且确定出在内部电压VCCI中没有错误(参见“否”)，则在步骤S770确定激活模式是否已被使能。
例如，在存储器装置1100处于待机模式时从存储器控制器1200接收到命令CMD的情况下，激活模式可以响应于接收到的命令CMD而被使能。如果使能了激活模式，则使能并生成激活信号ACT_EN。
如果在步骤S770中确定出已经使能了激活模式(参见“是”)，则执行步骤S750的上述操作。
如果在步骤S770中确定出未使能激活模式(参见“否”)，则在步骤S780中，内部电压生成电路300可以接收作为参考电压VCCI_REF的待机模式参考电压VCCI_REF_S，并且生成内部电压VCCI。因此，内部电路400可以使用该内部电压VCCI以待机模式操作。
如上所述，根据本公开的实施方式，如果在待机模式下生成的内部电压中存在错误，则参考电压生成电路可以将模式自动改变为激活模式并生成参考电压，并在激活模式下使用生成的参考电压生成内部电压。因此，可以可靠地操作存储器装置的待机模式。
图9是例示了根据本公开的实施方式的存储器系统30000的图。
参照图9，存储器系统30000可以体现在蜂窝电话、智能电话、平板电脑、个人数字助理(PDA)或无线通信装置中。存储器系统30000可以包括存储器装置1100和被配置为控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。
可以在存储器控制器1200的控制下通过显示器3200输出存储器装置1100中所编程的数据。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为能够在处理器3100中进行处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且将经处理的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入装置3400可以体现在诸如触摸板和计算机鼠标之类的定点装置、小键盘或键盘中。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或从输入装置3400输出的数据通过显示器3200输出。
在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以体现为处理器3100的一部分或与处理器3100分开提供的芯片。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器的示例。存储器装置1100可以被实现为图1所示的存储器装置的示例。
图10是例示了根据本公开的实施方式的存储器系统40000的图。
参照图10，存储器系统40000可以体现在个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器中。
存储器系统40000可以包括存储器装置1100以及被配置为控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储器装置1100中存储的数据。例如，输入装置4200可以体现在诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘中。
处理器4100可以控制存储器系统40000的整体操作并控制存储器控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以体现为处理器的一部分或与处理器4100分开提供的芯片。此外，存储器控制器1200可以实现为图1所示的存储器控制器的示例。存储器装置1100可以被实现为图1所示的存储器装置的示例。
图11是例示了根据本公开的实施方式的存储器系统50000的图。
参照图11，存储器系统50000可以体现在图像处理装置中，例如，数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话、或配备有数码相机的平板电脑。
存储器系统50000可以包括存储器装置1100以及能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。转换后的数字信号可以被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出或通过存储器控制器1200存储在存储器装置1100中。可以在处理器5100或存储器控制器1200的控制下，通过显示器5300输出存储器装置1100中存储的数据。
在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被体现为处理器5100的一部分或与处理器5100分开提供的芯片。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器的示例。存储器装置1100可以被实现为图1所示的存储器装置的示例。
图12是例示了根据本公开的实施方式的存储器系统70000的图。
参照图12，存储器系统70000可以体现在存储卡或智能卡中。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。
卡接口7100可以根据主机60000的协议来进行主机60000和存储器控制器1200之间的接口数据交换。在实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。在此，卡接口可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方案。
当存储器系统70000连接到诸如PC、平板电脑、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器的示例。存储器装置1100可以被实现为图1中所示的存储器装置的示例。
在本公开的各种实施方式中，当处于待机模式时，存储器装置可以使用待机参考电压来生成内部电压。当从内部电压检测到错误时，使用激活模式参考电压生成内部电压，从而能够可靠地执行存储器装置的内部操作。
尽管出于示例性目的已经公开了本公开的实施方式的示例，但是本领域技术人员将理解，可以有各种修改、添加和替换。因此，本公开的范围必须由所附权利要求书及权利要求书的等同物来限定，而不是由以上描述来限定。
相关申请的交叉引用
本申请要求于2020年5月13日向韩国知识产权厅提交的韩国专利申请No.10-2020-0057338的优先权，该韩国专利申请的全部公开内容通过引用合并于本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
参考电压生成电路，该参考电压生成电路被配置为在待机模式下生成待机模式参考电压，并在激活模式下生成并输出激活模式参考电压；以及
内部电压生成电路，该内部电压生成电路被配置为从所述参考电压生成电路接收所述待机模式参考电压和所述激活模式参考电压中的一个，并生成内部电压，
其中，当从所述待机模式下生成的所述内部电压中检测到错误时，所述参考电压生成电路生成并输出所述激活模式参考电压。
2.根据权利要求1所述的存储器装置，其中，当在所述待机模式下生成的内部电压小于比较电压时，所述参考电压生成电路在所述待机模式下生成所述激活模式参考电压并将所述激活模式参考电压输出到所述内部电压生成电路。
3.根据权利要求2所述的存储器装置，其中，所述参考电压生成电路包括：
比较电压生成电路，该比较电压生成电路被配置为生成所述比较电压；
使能信号生成电路，该使能信号生成电路被配置为在处于所述待机模式时响应于反相的通电复位信号而生成待机模式使能信号，并且在处于所述激活模式时响应于激活信号而生成激活模式使能信号；
待机模式参考电压生成电路，该待机模式参考电压生成电路被配置为响应于所述待机模式使能信号而生成所述待机模式参考电压；以及
激活模式参考电压生成电路，该激活模式参考电压生成电路被配置为响应于所述激活模式使能信号而生成所述激活模式参考电压。
4.根据权利要求3所述的存储器装置，其中，所述使能信号生成电路在处于所述待机模式时接收并比较所述比较电压和所述内部电压，并且基于所述比较电压和所述内部电压之间的比较的结果，持续使能并输出所述待机模式使能信号，或者禁用所述待机模式使能信号并且使能并输出所述激活模式使能信号。
5.根据权利要求4所述的存储器装置，其中，
其中，当所述内部电压大于所述比较电压时，所述使能信号生成电路持续使能并输出所述待机模式使能信号，并且
其中，当所述内部电压小于所述比较电压时，所述使能信号生成电路禁用所述待机模式使能信号，并且使能并输出所述激活模式使能信号。
6.根据权利要求3所述的存储器装置，其中，所述参考电压生成电路还包括选择电路，该选择电路被配置为响应于所述待机模式使能信号而将所述待机模式参考电压和所述激活模式参考电压中的一个输出到所述内部电压生成电路。
7.根据权利要求3所述的存储器装置，其中，所述使能信号生成电路包括：
模式改变器，该模式改变器被配置为当处于所述待机模式时，响应于所述反相的通电复位信号而生成具有第一逻辑电平的比较信号；以及
使能信号发生器，该使能信号发生器被配置为响应于所述比较信号而使能并输出所述待机模式使能信号，或者响应于所述激活信号而使能并输出所述激活模式使能信号。
8.根据权利要求7所述的存储器装置，其中，所述模式改变器在处于所述待机模式时将所述比较电压和所述内部电压进行比较，并且依据所述比较的结果，将所述比较信号的逻辑电平保持在所述第一逻辑电平或者将所述逻辑电平改变为第二逻辑电平。
9.根据权利要求7所述的存储器装置，其中，所述模式改变器包括：
比较器，该比较器被配置为比较所述比较电压和所述内部电压，并基于所述比较的结果将输出信号输出到第一内部节点；
锁存器，该锁存器联接在所述第一内部节点和第二内部节点之间，并且被配置为锁存所述输出信号并将比较信号输出到所述第二内部节点；以及
晶体管，该晶体管联接在外部电源电压端子与所述第二内部节点之间，并被配置为响应于所述反相的通电复位信号而将所述比较信号的逻辑电平设置为所述第一逻辑电平。
10.根据权利要求9所述的存储器装置，其中，所述比较器和所述锁存器在处于所述待机模式时，响应于被使能达预定时间的复位信号而被使能。
11.根据权利要求7所述的存储器装置，其中，所述使能信号发生器包括：
多个反相器，所述多个反相器被配置为缓冲所述比较信号并输出所述待机模式使能信号；以及
逻辑门，该逻辑门被配置为响应于所述待机模式使能信号的反相信号和所述激活信号而生成并输出所述激活模式使能信号。
12.一种存储器装置，该存储器装置包括：
参考电压生成电路，该参考电压生成电路被配置为在待机模式下生成待机模式参考电压，并且在激活模式下生成并输出激活模式参考电压；
内部电压生成电路，该内部电压生成电路被配置为从所述参考电压生成电路接收所述待机模式参考电压和所述激活模式参考电压中的一个，并生成内部电压；以及
内部电路，该内部电路被配置为使用所述内部电压进行驱动并执行编程操作、读取操作、擦除操作和测试操作，
其中，当从所述待机模式下生成的所述内部电压中检测到错误时，所述参考电压生成电路在所述待机模式下自动生成所述激活模式参考电压。
13.根据权利要求12所述的存储器装置，其中，所述参考电压生成电路包括：
比较电压生成电路，该比较电压生成电路被配置为生成比较电压；
使能信号生成电路，该使能信号生成电路被配置为在处于所述待机模式时响应于反相的通电复位信号而生成待机模式使能信号，并且在处于所述激活模式时响应于激活信号而生成激活模式使能信号，并且基于所述比较电压和所述内部电压的比较的结果，持续使能并输出所述待机模式使能信号，或者禁用所述待机模式使能信号并且使能和输出所述激活模式使能信号；
待机模式参考电压生成电路，该待机模式参考电压生成电路被配置为响应于所述待机模式使能信号而生成所述待机模式参考电压；以及
激活模式参考电压生成电路，该激活模式参考电压生成电路被配置为响应于所述激活模式使能信号而生成所述激活模式参考电压。
14.根据权利要求13所述的存储器装置，
其中，当所述内部电压大于所述比较电压时，所述使能信号生成电路持续使能并输出所述待机模式使能信号，并且
其中，当所述内部电压小于所述比较电压时，所述使能信号生成电路禁用所述待机模式使能信号，并且使能并输出所述激活模式使能信号。
15.根据权利要求13所述的存储器装置，其中，所述使能信号生成电路包括：
模式改变器，该模式改变器被配置为在处于所述待机模式时响应于所述反相的通电复位信号而生成具有第一逻辑电平的比较信号，或者基于所述内部电压和所述比较电压的比较的结果而生成具有第二逻辑电平的比较信号；以及
使能信号发生器，该使能信号发生器被配置为响应于所述比较信号而使能并输出所述待机模式使能信号，或者响应于所述激活信号而使能并输出所述激活模式使能信号。
16.根据权利要求15所述的存储器装置，其中，所述模式改变器包括：
比较器，该比较器被配置为比较所述比较电压和所述内部电压，并基于所述比较的结果将输出信号输出到第一内部节点；
锁存器，该锁存器联接在所述第一内部节点和第二内部节点之间，并且被配置为锁存所述输出信号并将比较信号输出到所述第二内部节点；以及
晶体管，该晶体管联接在外部电源电压端子与所述第二内部节点之间，并且被配置为响应于所述反相的通电复位信号而将所述比较信号的逻辑电平设置为所述第一逻辑电平。
17.根据权利要求15所述的存储器装置，其中，所述使能信号发生器包括：
多个反相器，所述多个反相器被配置为缓冲所述比较信号并输出所述待机模式使能信号；以及
逻辑门，该逻辑门被配置为响应于所述待机模式使能信号的反相信号和所述激活信号而生成并输出所述激活模式使能信号。
18.一种操作存储器装置的方法，该方法包括以下步骤：
在处于待机模式时生成待机模式参考电压；
使用所述待机模式参考电压生成内部电压；
通过比较所述内部电压和比较电压来检测在所述内部电压中是否存在错误；
当从所述内部电压中检测到错误时，禁用生成所述待机模式参考电压的操作并且生成激活模式参考电压；以及
使用所述激活模式参考电压生成所述内部电压。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
当在从所述内部电压中检测错误的步骤中未检测到错误时，确定是否使能了激活模式；以及
当使能了所述激活模式时，使用所述激活模式参考电压生成所述内部电压。
20.根据权利要求18所述的方法，其中，所述存储器装置使用在处于所述待机模式时生成的所述内部电压，在用于接收从外部装置输入的命令的等待模式下进行驱动。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116760417A (zh) * 2023-08-21 2023-09-15 北京紫光芯能科技有限公司 比较器、用于比较器的控制方法及装置、存储介质

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI828382B (zh) * 2022-10-21 2024-01-01 大陸商星宸科技股份有限公司 電壓偵測裝置與防止系統故障的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004133800A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置
KR100623616B1 (ko) * 2004-12-28 2006-09-14 주식회사 하이닉스반도체 반도체메모리소자
KR100943115B1 (ko) * 2007-07-25 2010-02-18 주식회사 하이닉스반도체 전압 변환 회로 및 이를 구비한 플래시 메모리 소자
KR100902054B1 (ko) 2007-11-12 2009-06-12 주식회사 하이닉스반도체 반도체 메모리 장치의 기준 전압 공급 회로 및 방법
KR20120036435A (ko) 2010-10-08 2012-04-18 에스케이하이닉스 주식회사 내부전압 생성회로
KR20120109730A (ko) 2011-03-25 2012-10-09 에스케이하이닉스 주식회사 반도체 장치의 내부 기준전압 구동 회로
KR20130043476A (ko) * 2011-10-20 2013-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치의 전압 생성 회로
KR20140122567A (ko) * 2013-04-10 2014-10-20 에스케이하이닉스 주식회사 파워 온 리셋 회로를 포함하는 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116760417A (zh) * 2023-08-21 2023-09-15 北京紫光芯能科技有限公司 比较器、用于比较器的控制方法及装置、存储介质
CN116760417B (zh) * 2023-08-21 2024-01-02 北京紫光芯能科技有限公司 比较器、用于比较器的控制方法及装置、存储介质

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