CN110556135A - 数据输出电路 - Google Patents

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Abstract

数据输出电路。一种数据输出电路包括：电压发生电路，其被配置为生成电位电平比第一电源电压和第二电源电压的电平高的操作电压；预驱动器电路，其被配置为根据校准码信号和操作电压生成上拉代码信号和下拉代码信号；数据预驱动器电路，其被配置为根据数据信号和第一电源电压生成并输出内部数据；以及主驱动器电路，其被配置为根据内部数据和第二电源电压生成输出数据，其中，所述主驱动器电路的驱动强度根据上拉代码信号和下拉代码信号来调整。

Description

数据输出电路
技术领域
本公开的各种实施方式总体涉及电子装置。具体地，实施方式涉及一种其驱动强度被调节的数据输出电路。
背景技术
随着使用存储器系统作为存储介质的移动信息设备(特别是，智能手机、平板个人电脑(PC)等)的使用的不断增加，对存储器装置的兴趣和重视已经进一步增加。
由于除了使用高速处理器或多核的并行化之外还出现了各种应用，所以半导体存储器系统的需求水平不仅在性能方面而且在可靠性方面也不断增加。
存储器系统是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体实现的存储器装置。储存装置或存储器装置通常可分类为易失性存储器装置和非易失性存储器装置。在易失性存储器装置中，当电源中断时所存储的数据丢失。易失性存储器装置的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。在非易失性存储器装置中，即使在电源中断时所存储的数据也被保持。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)，电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存通常被分类为NOR型闪存和NAND型闪存。
存储器系统可以包括用于存储数据的存储器装置和用于控制存储器装置的存储器控制器。存储器装置和存储器控制器各自使用数据输出电路通过数据焊盘输出内部数据，从而在存储器装置和存储器控制器之间执行数据传输操作。
发明内容
实施方式提供了一种以根据在输出数据的操作中设置的ZQ校准码值所设置的驱动强度来驱动的数据输出电路。
根据本公开的一方面，提供了一种数据输出电路，该数据输出电路包括：电压发生电路，所述电压发生电路被配置为生成电位电平比第一电源电压和第二电源电压的电平高的操作电压；预驱动器电路，所述预驱动器电路被配置为根据校准码信号和所述操作电压生成上拉代码信号和下拉代码信号；数据预驱动器电路，所述数据预驱动器电路被配置为根据数据信号和所述第一电源电压生成并输出内部数据；以及主驱动器电路，所述主驱动器电路被配置为根据所述内部数据和所述第二电源电压生成输出数据，其中，所述主驱动器电路的驱动强度根据所述上拉代码信号和所述下拉代码信号来调整。
根据本公开的另一方面，提供了一种数据输出电路，该数据输出电路包括：电压发生电路，所述电压发生电路被配置为生成电平比电源电压的电平高的操作电压；预驱动器电路，所述预驱动器电路被配置为根据所述操作电压生成上拉代码信号和下拉代码信号，其中，所述上拉代码信号和所述下拉代码信号被生成为具有接地电压的电平或所述操作电压的电平；以及主驱动器电路，所述主驱动器电路被配置为根据内部数据生成与所述电源电压的电平或所述接地电压的电平对应的输出数据，其中，所述主驱动器电路的驱动强度根据所述上拉代码信号和所述下拉代码信号来调节。
根据本公开的一方面，提供了一种数据输出电路，该数据输出电路包括：电压发生电路，所述电压发生电路可操作地联接到第一电源电压并且被配置为生成电平比所述第一电源电压的电平高的操作电压；校准码生成电路，所述校准码生成电路被配置为基于温度变化和固定的电源电压生成校准码信号；预驱动器电路，所述预驱动器电路被配置为接收所述操作电压并且基于所述校准码信号生成上拉代码信号和下拉代码信号；数据预驱动器电路，所述数据预驱动器电路可操作地联接到所述第一电源电压，并且被配置为接收输入数据并将所述输入数据反相，并且输出反相后的输入数据作为内部数据；以及主驱动器电路，所述主驱动器电路可操作地联接到小于所述操作电压的第二电源电压，并且被配置为接收所述内部数据并生成输出数据，其中，所述输出数据的电平根据所述上拉代码信号或者所述下拉代码信号来调整。
附图说明
现在将参照附图更详细地描述各种实施方式；然而，本发明的元件和特征可以被配置或布置成与本文所公开的不同。因此，本发明不限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开变得彻底和完整，并且向本领域技术人员充分地传达实施方式的范围。另外，在整个说明书中，对“一个实施方式”等的引用并不一定仅涉及一个实施方式，而对任何这种短语的不同引用并不一定涉及相同实施方式。
在附图中，为了清楚地图示，可能夸大了附图的尺寸。应当理解，当一个元件被称为在两个元件“之间”时，所述一个元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的一个实施方式的存储器系统的图。
图2是示出根据本公开的一个实施方式的数据输出电路的框图。
图3是示出根据本公开的一个实施方式的主驱动器电路的电路图。
图4是示出根据本公开的一个实施方式的存储器系统的图。
图5是示出根据本公开的一个实施方式的存储器系统的图。
图6是示出根据本公开的一个实施方式的存储器系统的图。
图7是示出根据本公开的一个实施方式的存储器系统的图。
具体实施方式
本文中的对具体结构和功能的描述是为了描述本发明的各种实施方式的目的。然而，如本领域技术人员根据本公开将显而易见的，本发明的各个方面能够以各种其它形式来实现。因此，本发明不限于本文所阐述的实施方式。
详细描述和例示了所公开的实施方式。然而，不论是这些实施方式还是本发明通常都不限于所公开的具体细节。而是，本发明旨在包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然可以使用诸如“第一”和“第二”之类的术语来标识各种组件，但是这些组件不受上述术语的限制。上述术语仅用于将一个组件与另一组件区分开，否则将具有相同或相似的名称。例如，在不限制本公开的权利范围的情况下，一种实例中的第一组件可以在另一实例中被称为第二组件，反之亦然。
应当理解，当一个元件被称为“连接”或“联接”到另一元件时，它能够直接连接或联接到另一元件，或者也可能存在一个或更多个中间元件。相反，当一个元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。诸如“在…之间”、“紧接在…之间”或“与…相邻”和“与…直接相邻”之类的描述组件之间的关系的其它表述可以进行类似地解释。
本申请中使用的术语仅用于描述特定实施方式，而并非旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在包括复数形式，反之亦然。将进一步理解，诸如“包括”或“具有”之类的术语以及其它开放式术语旨在表示存在所述特征、数字、操作、动作、组件、部分或其组合，并非旨在排除可以存在或可以添加一个或更多个其它特征、数字、操作、动作、组件、部分或其组合的可能性。
只要未被不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有如字典中所定义的含义的术语应该被理解为具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，就不应以理想或过于正式的方式来理解术语。
在描述这些实施方式时，省略了可应用于本公开且与本公开不直接相关的已知技术的描述。因此，本发明不会被不必要地模糊。
将参照附图详细描述本公开的各种实施方式，以便使本领域技术人员能够容易地实施本发明。
图1是示出根据本公开的一个实施方式的存储器系统1000的图。
参照图1，存储器系统1000可以包括用于存储数据的存储器装置1100和用于在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000通过使用诸如快速外围组件互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)之类的接口协议与存储器系统1000通信。主机2000和存储器系统1000之间的接口协议不限于上述示例；还可以使用诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子(IDE)之类的接口协议中的任何一种。
存储器装置1100在存储器控制器1200的控制下操作。在实施方式中，存储器装置1100可以是闪存装置。存储器装置1100可以包括具有多个存储块的存储器单元阵列。
存储器装置1100通过通道从存储器控制器1200接收命令CMD和地址ADD，并访问由地址ADD选择的存储器单元阵列的区域。也就是说，存储器装置1100对由地址ADD所选择的区域执行与命令CMD对应的内部操作。例如，存储器装置1100响应于与编程操作对应的命令CMD、地址ADD和数据DATA而对所选存储块执行编程操作。另外，存储器装置1100响应于与读取操作对应的命令CMD和地址ADD而对所选存储块执行读取操作，并且可以将读取数据DATA输出到存储器控制器1200。
在实施方式中，存储器装置1100可以包括内部电路400和数据输出电路500。内部电路400在编程操作中响应于命令CMD、地址ADD和数据DATA而对所选存储块执行编程操作。另外，内部电路400在读取操作中响应于命令CMD和地址ADD而对所选存储块执行读取操作。数据输出电路500可以接收在读取操作中由内部电路400所读取的数据，并将所接收的数据输出到存储器控制器1200。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100编程数据、读取数据或擦除已编程的数据。例如，存储器控制器1200可以响应于来自主机2000的请求而输出与整体操作中的每一个对应的命令CMD、地址ADD和数据DATA。存储器控制器1200可以接收数据DATA并将所接收的数据DATA输出到主机2000。
存储器控制器1200可以包括处理器100、存储器200和数据输出电路300。
处理器100控制存储器装置1100的读取操作、编程操作、擦除操作和后台操作。处理器100驱动用于控制存储器装置1100的固件。
当从主机2000接收到请求时，处理器100生成与从主机2000接收的请求相对应的命令，并且通过将从主机2000接收到的逻辑块地址转换为物理块地址来生成地址。在实施方式中，处理器100执行闪存转换层(FTL)的功能。
存储器200在处理器100的控制下操作。存储器200可以用作处理器100的工作存储器、高速缓冲存储器或缓冲存储器。存储器200可以存储由处理器100执行的代码和命令。存储器200可以存储由处理器100处理的数据。存储器200可以是静态RAM(SRAM)或动态RAM(DRAM)。
数据输出电路300接收由处理器100生成的命令和地址以及从存储器200输出的数据。此外，数据输出电路300通过将所接收到的命令、地址和数据的信号电平转换为适于存储器装置1100的信号电平来输出命令CMD、地址ADD和数据DATA。
作为示例，示出并描述了存储器控制器1200包括用于将命令CMD、地址ADD和数据DATA输出到存储器装置1100的数据输出电路300的情况。然而，本公开不限于该布置。存储器控制器1200还可以包括用于将从存储器装置1100接收的数据输出到主机2000的数据输出电路。
图2是示出根据本公开的一个实施方式的数据输出电路(例如，图1的数据输出电路300)的框图。
图1的存储器控制器1200中的数据输出电路300的配置和操作与图1的存储器装置1100中的数据输出电路500的配置和操作相似。因此，作为示例，将详细描述数据输出电路300。
参照图2，数据输出电路300可以包括电压发生电路310、ZQ校准码生成电路320、预驱动器电路330、数据预驱动器电路340和主驱动器电路350。
电压发生电路310响应于第一电源电压VDD和时钟信号CLK而生成并输出被调节为具有恒定电平的操作电压VDDCP。不管第一电源电压VDD的电位电平(其由于外部环境变化而可能变化)如何，电压发生电路310都生成并输出具有恒定电位电平的操作电压VDDCP。操作电压VDDCP可以根据从主驱动器电路350输出的输出数据DATA_out的电位(即，DATA_out的电位是否与第一逻辑电平或高逻辑电平对应)来调整。
电压发生电路310包括：电荷泵311，其用于生成高电压VPP；调节器312，其用于通过调节高电压VPP来输出操作电压VDDCP；以及复制电路313，其用于输出电位电平与从主驱动器电路350输出的输出数据DATA_out的第一逻辑电平对应的复制电压Vreplica。
电荷泵311通过响应于具有恒定周期的时钟信号CLK而使用第一电源电压VDD执行泵送操作来生成并输出高电压VPP。
调节器312从电荷泵311接收高电压VPP，并且通过将复制电压Vreplica与参考电压Vref进行比较来生成并输出使能控制信号EN_CS。电荷泵311可以响应于使能控制信号EN_CS而执行泵送操作或使正在执行的泵送操作停止。也就是说，调节器312通过将从复制电路313接收的复制电压Vreplica与参考电压Vref进行比较来生成用于控制泵送操作的使能控制信号EN_CS，并且通过使电荷泵311响应于使能控制信号EN_CS而执行泵送操作或停止正在执行的泵送操作，来调整并输出特定电平的操作电压VDDCP。操作电压VDDCP可以优选地具有比第一电源电压VDD的电位电平高的电位电平。
例如，当复制电压Vreplica的电位电平高于参考电压Vref的电位电平时，调节器312可以通过使使能控制信号EN_CS无效并停止电荷泵331的泵送操作来降低操作电压VDDCP的电位电平。当复制电压Vreplica的电位电平低于参考电压Vref的电位电平时，调节器312可以通过激活使能控制信号EN_CS并执行电荷泵311的泵送操作来增加操作电压VDDCP的电位电平。
复制电路313可以与预驱动器电路330和主驱动器电路350相同地配置。换句话说，复制电路313优选地包括被设计为具有与预驱动器电路330和主驱动器电路350相同的电路结构的组件。复制电路313可以被设计为生成并输出电位电平与从主驱动器电路350输出的输出数据DATA_out的第一逻辑电平对应的复制电压Vreplica。因此，电压发生电路310可以生成并输出其电位电平根据从主驱动器电路350输出的输出数据DATA_out的第一逻辑电平来调节的操作电压VDDCP。
另选地，复制电路313可以被包括在调节器312中。
ZQ校准码生成电路320可以检测温度的变化和电源电压的变化。然后，ZQ校准码生成电路320可以生成并输出与检测到的变化对应的上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>。例如，ZQ校准码生成电路320可以生成其码值根据检测的温度和参考温度之间的差值和/或检测到的电源电压的电平与参考电平之间的差值而改变的上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>。
预驱动器电路330响应于上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>而分别产生并输出上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>。预驱动器电路330根据从电压发生电路310输出的操作电压VDDCP，改变上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>的电位电平以与操作电压VDDCP的电平对应。然后，预驱动器电路330输出改变后的上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>。例如，预驱动器电路330提升上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>的电平以与操作电压VDDCP的电平对应，并且输出提升后的上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>。
预驱动器电路330可以包括上拉预驱动器331和下拉预驱动器332。上拉预驱动器331响应于上拉校准码信号PU_cal_code<n:1>而生成并输出具有操作电压VDDCP的电平和接地电压的电平的上拉代码信号PU_code<n:1>。下拉预驱动器332响应于下拉校准码信号PD_cal_code<n:1>而生成并输出具有操作电压VDDCP的电平和接地电压的电平的下拉代码信号PD_code<n:1>。
数据预驱动器电路340对要输出的信号或数据DATA进行反相，并输出反相后的信号或数据DATA作为内部数据DATA_pre。此外，数据预驱动器电路340控制并输出内部数据DATA_pre当中的具有逻辑高电平的信号，以与第一电源电压VDD的电平对应。
主驱动器电路350响应于内部数据DATA_pre而生成并输出输出数据DATA_out。此外，主驱动器电路350响应于上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>而调节数据输出操作的驱动强度。优选地，主驱动器电路350通过被提供第二内部电源电压VDDQ来驱动。
如上所述，根据本公开的一个实施方式的数据输出电路使用电压发生电路310生成操作电压VDDCP，并且使用操作电压VDDCP生成上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>。操作电压VDDCP的电位电平被调节以与从主驱动器电路350输出的输出数据DATA_out的第一(例如，高)逻辑电平对应。因此，无论电源电压如何变化，上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>当中的具有高电平的信号都具有与操作电压VDDCP相同的电位电平。因此，ZQ校准码生成电路320可以跳过检测电源电压的变化并对检测到的电压变化进行校准的操作，并且使用固定到特定值的码值和与温度变化对应的码值来生成上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>。因此，可以提高数据输出电路300的操作速度。
图3是示出根据本公开的一个实施方式的主驱动器电路(例如，图2的主驱动器电路350)的电路图。
参照图3，主驱动器电路350包括上拉电路351、下拉电路352和微调电路353。
上拉电路351联接在被施加第二电源电压VDDQ的端子与微调电路353之间。上拉电路351响应于内部数据DATA_pre而将第二电源电压VDDQ施加到微调电路353。可以从图2的数据预驱动器电路340接收内部数据DATA_pre。上拉电路351可以配置有PMOS晶体管。
下拉电路352联接在微调电路353与被施加接地电压Vss的端子之间。下拉电路352响应于内部数据DATA_pre而将接地电压Vss施加到微调电路353。下拉电路352可以配置有NMOS晶体管。
微调电路353包括多个微调单元353<1>至353<n>。多个微调单元353<1>至353<n>可以共同联接到输出节点Node。
多个微调单元353<1>至353<n>中的每一个响应于上拉代码信号PU_code<n:1>中的对应一个或下拉代码信号PD_code<n:1>中的对应一个而被激活或去激活，以调节数据输出操作的驱动强度。
多个微调单元353<1>至353<n>的结构彼此相似，因此，作为示例将描述微调单元353<1>。
微调单元353<1>包括串联联接在上拉电路351和下拉电路352之间的NMOS晶体管N1和NMOS晶体管N2。
NMOS晶体管N1和NMOS晶体管N2之间的节点联接到输出节点Node。
NMOS晶体管N1响应于上拉代码信号PU_code<1>而导通或截止，以将通过上拉电路351施加的第二电源电压VDDQ施加到输出节点Node或者中断将第二电源电压VDDQ施加到输出节点Node。
NMOS晶体管N2响应于下拉代码信号PD_code<1>而导通或截止，以将通过下拉电路352施加的接地电压Vss施加到输出节点Node或者中断将接地电压Vss施加到输出节点Node。
例如，主驱动器电路350响应于具有逻辑低电平(即，与接地电压Vss的电平对应)的内部数据DATA_pre和具有逻辑高电平(即，与操作电压VDDCP的电平对应)的上拉代码信号PU_code<1>而将第二电源电压VDDQ施加到输出节点Node。此外，主驱动器电路350响应于具有逻辑高电平(即，与第一电源电压VDD的电平对应)的内部数据DATA_pre或具有逻辑低电平(即，与接地电压Vss的电平对应)的上拉代码信号PU_code<1>而中断向输出节点Node施加第二电源电压VDDQ。具有逻辑高电平的上拉代码信号PU_code<1>的电位电平可以对应于操作电压VDDCP的电平，并且优选地，操作电压VDDCP的电位电平高于第二电源电压VDDQ的电位电平。
在本公开的实施方式中，响应于上拉代码信号PU_code<1>而导通或截止的晶体管可以被配置为NMOS晶体管N1。与具有相同电流传输能力的PMOS晶体管相比，NMOS晶体管可以被设计成具有小尺寸。
例如，主驱动器电路350响应于具有逻辑高电平(即，与第一电源电压VDD的电平对应)的内部数据DATA_pre和具有逻辑高电平(即，与操作电压VDDCP的电平对应)的下拉代码信号PD_code<1>而将接地电压Vss施加到输出节点Node。主驱动器电路350响应于具有逻辑低电平(即，与接地电压Vss的电平对应)的内部数据DATA_pre或具有逻辑低电平(即，与接地电压Vss的电平对应)的下拉代码信号PD_code<1>而中断向输出节点Node施加接地电压Vss。
在主驱动器电路350中，当上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>当中的施加有逻辑高电平的信号的数目增加时，多个微调单元353<1>至353<n>当中的激活的微调单元的数目增加，因此数据输出操作的驱动强度增加。当上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>当中的施加有逻辑高电平的信号的数目减少时，多个微调单元353<1>至353<n>当中的激活的微调单元的数目减少，因此数据输出操作的驱动强度降低。
下面将参照图2和图3描述数据输出电路300的操作。
电压发生电路310响应于第一电源电压VDD和时钟信号CLK而生成并输出被调节以保持恒定电平的操作电压VDDCP。ZQ校准码生成电路320检测温度的变化和/或电源电压的变化。ZQ校准码生成电路320生成并输出与检测到的变化对应的上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>。ZQ校准码生成电路320可以跳过与电源电压的变化对应的校准操作，并且使用固定到特定值的码值和与温度变化对应的码值来生成上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>。预驱动器电路330响应于上拉校准码信号PU_cal_code<n:1>和下拉校准码信号PD_cal_code<n:1>而生成并输出上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>。预驱动器电路330根据从电压发生电路310输出的操作电压VDDCP，将上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>的电位电平改变为操作电压VDDCP的电平。预驱动器电路330输出改变后的上拉代码信号PU_code<n:1>和改变后的下拉代码信号PD_code<n:1>。上拉预驱动器331响应于上拉校准码信号PU_cal_code<n:1>而生成并输出具有操作电压VDDCP的电平和接地电压的电平的上拉代码信号PU_code<n:1>。下拉预驱动器332响应于下拉校准码信号PD_cal_code<n:1>而生成并输出与操作电压VDDCP的电平和接地电压的电平对应的下拉代码信号PD_code<n:1>。数据预驱动器电路340对要输出的信号或数据DATA进行反相，并输出反相后的信号或数据DATA作为内部数据DATA_pre。例如，当数据DATA具有逻辑高电平时，数据预驱动器电路340生成并输出具有逻辑低电平的内部数据DATA_pre。当数据DATA具有逻辑低电平时，数据预驱动器电路340生成并输出具有逻辑高电平的内部数据DATA_pre。主驱动器电路350响应于内部数据DATA_pre而生成并输出输出数据DATA_out，并且响应于上拉代码信号PU_code<n:1>和下拉代码信号PD_code<n:1>而调节数据输出操作的驱动强度。
如上所述，根据本公开的实施方式，预驱动器电路330使用被生成为具有比第一电源电压VDD的电平高的恒定电位电平的操作电压VDDCP，生成上拉代码信号和下拉代码信号。因此，可以跳过与电源电压的变化对应的ZQ校准操作。此外，由于上拉代码信号的电位电平高于第二电源电压VDDQ的电平，所以主驱动器电路350的微调电路利用NMOS晶体管来实现，使得主驱动器电路350的微调电路可以被设计成具有小尺寸。
作为示例，已经描述了数据输出电路被包括在存储器控制器和存储器装置中的布置。然而，本公开不限于该布置；数据输出电路可以被包括在用于输出数据或信号的电子装置中。
图4是示出根据本公开的一个实施方式的存储器系统30000的图。
参照图4，存储器系统30000可以被实现为蜂窝电话、智能电话、平板个人电脑(PC)、个人数字助理(PDA)或无线通信设备。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作等。
在存储器控制器1200的控制下，在存储器装置1100中编程的数据可以通过显示器3200来输出。
无线电收发器3300可以通过天线ANT发送和/或接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号转换为能够由处理器3100处理的信号。因此，处理器3100可以对从无线电收发器3300输出的信号进行处理并将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将处理器3100处理后的信号发送到存储器装置1100。另外，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并通过天线ANT将转换后的无线电信号输出到外部装置。输入装置3400能够输入用于控制处理器3100的操作的控制信号或者处理器3100要处理的数据，并且可以被实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据能够通过显示器3200来输出。
在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实现为处理器3100的一部分，或者被实现为与处理器3100分开的芯片。另外，存储器控制器1200可以利用图1所示的存储器控制器来实现，并且存储器装置1100可以利用图1所示的存储器装置来实现。
图5是示出根据本公开的一个实施方式的存储器系统40000的图。
参照图5，存储器系统40000可以被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。
处理器4100可以控制存储器系统40000的整体操作，并控制存储器控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实现为处理器4100的一部分或者可以被实现为与处理器4100分开的芯片。另外，存储器控制器1200可以利用图1所示的存储器控制器来实现，并且存储器装置1100可以利用图1所示的存储器装置来实现。
图6是示出根据本公开的一个实施方式的存储器系统50000的图。
参照图6，存储器系统50000可以被实现为图像处理设备，例如，数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或附接有数码相机的平板个人电脑(PC)。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且转换后的数字信号可以被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出，或者通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实现为处理器5100的一部分，或者被实现为与处理器5100分开的芯片。此外，存储器控制器1200可以利用图1所示的存储器控制器来实现，并且存储器装置1100可以利用图1所示的存储器装置来实现。
图7是示出根据本公开的一个实施方式的存储器系统70000的图。
参照图7，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可以根据主机60000的协议在主机60000和存储器控制器1200之间进行接口数据交换。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以是能够支持主机60000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200与存储器装置1100进行数据通信。此外，存储器控制器1200可以利用图1所示的存储器控制器来实现，并且存储器装置1100可以利用图1所示的存储器装置来实现。
根据本公开的实施方式，以根据在输出数据的操作中设置的ZQ校准码值设置的驱动强度来驱动的数据输出电路不需要单独的校准时间。因此，可以提高数据输出电路的操作速度。
虽然已经参考本公开的具体实施方式示出并描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物所限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述实施方式，而应由所附权利要求及其等同物来确定。
在上述实施方式中，可以选择性地执行所有步骤或者可以省略部分步骤。在各实施方式中，步骤不是必须以所描述的顺序来执行，而是可以重新排列。提供所公开的实施方式是为了便于理解本公开，而不是限制本公开的范围。根据本公开，对于本领域技术人员显而易见的是，能够进行各种修改。
尽管这里使用了特定术语，但是它们仅用于解释本公开的实施方式。然而，本公开不受这些术语的限制。对于本领域技术人员来说清楚的是，能够进行各种修改，并且所有这些修改只要落入权利要求的范围内，就都被包含在本发明的范围内。
相关申请的交叉引用
本申请要求于2018年6月1日提交的韩国专利申请No.10-2018-0063675的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (17)

1.一种数据输出电路，该数据输出电路包括：
电压发生电路，所述电压发生电路被配置为生成电位电平比第一电源电压和第二电源电压的电平高的操作电压；
预驱动器电路，所述预驱动器电路被配置为根据校准码信号和所述操作电压生成上拉代码信号和下拉代码信号；
数据预驱动器电路，所述数据预驱动器电路被配置为根据数据信号和所述第一电源电压生成并输出内部数据；以及
主驱动器电路，所述主驱动器电路被配置为根据所述内部数据和所述第二电源电压生成输出数据，其中，所述主驱动器电路的驱动强度根据所述上拉代码信号和所述下拉代码信号来调整。
2.根据权利要求1所述的数据输出电路，其中，所述电压发生电路包括：
电荷泵，所述电荷泵被配置为通过响应于所述第一电源电压、时钟信号和使能控制信号而执行泵送操作来生成高电压；
复制电路，所述复制电路被配置为生成具有与从所述主驱动器电路输出的输出数据的第一逻辑电平对应的电位电平的复制电压；以及
调节器，所述调节器被配置为响应于所述复制电压和参考电压而生成用于控制所述电荷泵的泵送操作的使能控制信号，并且通过调节高电压的电位电平来输出所述操作电压。
3.根据权利要求1所述的数据输出电路，该数据输出电路还包括：ZQ校准码生成电路，所述ZQ校准码生成电路被配置为生成所述校准码信号，
其中，所述ZQ校准码生成电路根据与温度的变化对应的第一校准码值和与电源电压的变化对应的第二校准码值生成所述校准码信号。
4.根据权利要求3所述的数据输出电路，其中，所述ZQ校准码生成电路跳过检测所述电源电压的变化并对检测到的变化进行校准的操作，并且使用固定为特定值的第二校准码值。
5.根据权利要求1所述的数据输出电路，其中，所述预驱动器电路包括：
上拉预驱动器，所述上拉预驱动器被配置为根据所述校准码信号生成所述上拉代码信号；以及
下拉预驱动器，所述下拉预驱动器被配置为根据所述校准码信号生成所述下拉代码信号，
其中，所述上拉预驱动器和所述下拉预驱动器使用所述操作电压将所述上拉代码信号和所述下拉代码信号当中的具有逻辑高电平的信号的电平提升至所述操作电压的电平，并输出信号。
6.根据权利要求1所述的数据输出电路，其中，所述主驱动器电路包括串联联接在被施加所述第二电源电压的端子与被施加接地电压的端子之间的上拉电路、微调电路和下拉电路，
其中，所述上拉电路响应于所述内部数据而将所述第二电源电压施加到所述微调电路，并且
其中，所述下拉电路响应于所述内部数据而将所述接地电压施加到所述微调电路。
7.根据权利要求6所述的数据输出电路，其中，所述上拉电路包括PMOS晶体管，而所述下拉电路包括NMOS晶体管。
8.根据权利要求6所述的数据输出电路，其中，所述微调电路包括共同联接到输出节点的多个微调单元，
其中，所述多个微调单元中的每一个响应于所述上拉代码信号中的一个或所述下拉代码信号中的一个而被激活或去激活。
9.根据权利要求8所述的数据输出电路，其中，所述多个微调单元中的每一个包括：
第一NMOS晶体管，所述第一NMOS晶体管联接在所述上拉电路与所述输出节点之间，以响应于所述上拉代码信号中的一个而导通或截止；以及
第二NMOS晶体管，所述第二NMOS晶体管联接在所述输出节点与所述下拉电路之间，以响应于所述下拉代码信号中的一个而导通或截止。
10.一种数据输出电路，该数据输出电路包括：
电压发生电路，所述电压发生电路被配置为生成电平比电源电压的电平高的操作电压；
预驱动器电路，所述预驱动器电路被配置为根据所述操作电压生成上拉代码信号和下拉代码信号，其中，所述上拉代码信号和所述下拉代码信号被生成为具有接地电压的电平或所述操作电压的电平；以及
主驱动器电路，所述主驱动器电路被配置为根据内部数据生成与所述电源电压的电平或所述接地电压的电平对应的输出数据，其中，所述主驱动器电路的驱动强度根据所述上拉代码信号和所述下拉代码信号来调节。
11.根据权利要求10所述的数据输出电路，其中，所述电压发生电路包括：
电荷泵，所述电荷泵被配置为通过响应于所述电源电压、时钟信号和使能控制信号而执行泵送操作来生成高电压；
复制电路，所述复制电路被配置为生成电位电平与从所述主驱动器电路输出的所述输出数据的电源电压电平基本相同的复制电压；以及
调节器，所述调节器被配置为响应于所述复制电压和参考电压而生成用于控制所述电荷泵的泵送操作的使能控制信号，并且通过调节高电压的电位电平来输出所述操作电压。
12.根据权利要求10所述的数据输出电路，其中，所述主驱动器电路包括串联联接在被施加所述电源电压的第一端子与被施加所述接地电压的第二端子之间的上拉电路、微调电路和下拉电路。
13.根据权利要求12所述的数据输出电路，其中，所述微调电路包括共同联接到输出节点的多个微调单元，
其中，所述多个微调单元中的每一个响应于所述上拉代码信号中的一个或所述下拉代码信号中的一个而被激活或去激活。
14.根据权利要求12所述的数据输出电路，其中，所述上拉电路包括联接在所述第一端子与所述微调电路之间的PMOS晶体管，所述PMOS晶体管响应于所述内部数据而导通或截止。
15.根据权利要求12所述的数据输出电路，其中，所述下拉电路包括联接在所述微调电路与所述第二端子之间的NMOS晶体管，所述NMOS晶体管响应于所述内部数据而导通或截止。
16.根据权利要求13所述的数据输出电路，其中，所述多个微调单元中的每一个包括：
第一NMOS晶体管，所述第一NMOS晶体管联接在所述上拉电路与所述输出节点之间，以响应于所述上拉代码信号中的一个而导通或截止；以及
第二NMOS晶体管，所述第二NMOS晶体管联接在所述输出节点与所述下拉电路之间，以响应于所述下拉代码信号中的一个而导通或截止。
17.一种数据输出电路，该数据输出电路包括：
电压发生电路，所述电压发生电路能操作地联接到第一电源电压并且被配置为生成电平比所述第一电源电压的电平高的操作电压；
校准码生成电路，所述校准码生成电路被配置为基于温度变化和固定的电源电压生成校准码信号；
预驱动器电路，所述预驱动器电路被配置为接收所述操作电压并且基于所述校准码信号生成上拉代码信号和下拉代码信号；
数据预驱动器电路，所述数据预驱动器电路能操作地联接到所述第一电源电压，并且被配置为接收输入数据并将所述输入数据反相，并且输出反相后的输入数据作为内部数据；以及
主驱动器电路，所述主驱动器电路能操作地联接到小于所述操作电压的第二电源电压，并且被配置为接收所述内部数据并生成输出数据，其中，所述输出数据的电平根据所述上拉代码信号或者所述下拉代码信号来调整。
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