CN107564557A - 接收接口电路和包括接收接口电路的存储器系统 - Google Patents

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Abstract

提供一种接收接口电路和包括接收接口电路的存储器系统。所述接收接口电路包括：接收缓冲器、电压产生电路和接收限制电路。接收缓冲器通过输入‑输出节点接收输入信号以产生缓冲信号。电压产生电路基于在输入‑输出节点的反射特性产生至少一个控制电压。接收限制电路连接到输入‑输出节点，并基于所述至少一个控制电压，限制输入信号的最大电压电平和最小电压电平中的至少一个。可通过使用接收限制电路基于在输入‑输出节点的反射特性来限制输入信号的最大电压电平和最小电压电平中的至少一个，来降低功耗，并且相比于具有相同功耗的传统终结电路，可提供增加的眼图容限。

Description

接收接口电路和包括接收接口电路的存储器系统
本申请要求于2016年7月1日提交到韩国知识产权局(KIPO)的第10-2016-0083748号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
技术领域
示例实施例总体涉及一种半导体集成电路，更具体地讲，涉及一种接收接口电路和包括接收接口电路的存储器系统。
背景技术
通常，收发器装置包括用于接收和发送信号的接口电路。可由于收发器装置之间的阻抗不匹配而引起传输的信号的反射，而且可由该反射引起噪声。此外，随着半导体集成电路的操作速度增加，为了降低能耗传输的信号的频率增加并且传输的信号的摆动宽度(swing width)减小。因为传输的信号的增加的频率和减小的摆幅宽度，所以即使小噪声也可引起严重的性能劣化。接收信号的接收器装置可包括片上终结(ODT，on-dietermination)电路，其中，ODT电路包括连接到输入-输出节点的终结电阻器。传输的信号的完整性可通过使用ODT电路抑制反射而被增强。然而，功耗可能由于通过ODT电路的电流而被增加。
发明内容
一些示例实施例可提供一种能够降低功耗的接收接口电路。
一些示例实施例可提供一种包括能够降低功耗的接收接口电路的存储器系统。
根据一些示例实施例，一种接收接口电路包括：接收缓冲器、电压产生电路和接收限制电路。接收缓冲器通过输入-输出节点接收输入信号以产生缓冲信号。电压产生电路基于在输入-输出节点的反射特性产生至少一个控制电压。接收限制电路连接到输入-输出节点，并基于所述至少一个控制电压，限制输入信号的最大电压电平和最小电压电平中的至少一个。
根据一些示例实施例，一种存储器系统包括：存储器装置和被配置为控制存储器装置的存储器控制器。存储器装置包括：接收缓冲器，被配置为通过输入-输出节点从存储器控制器接收输入信号以产生缓冲信号；电压产生电路，被配置为基于在输入-输出节点的反射特性，产生至少一个控制电压；接收限制电路，连接到输入-输出节点，并被配置为基于所述至少一个控制电压限制输入信号的最大电压电平和最小电压电平中的至少一个。
根据示例实施例的接收接口电路和存储器系统可通过使用接收限制电路基于在输入-输出节点的反射特性来限制输入信号的最大电压电平和最小电压电平中的至少一个，以降低功耗。接收接口电路和存储器系统的功耗和性能可通过调节控制电压的电平来方便地控制。此外，相比于具有相同功耗的传统终结电路，根据示例实施例的接收接口电路，可提供增加的眼图容限。
根据一些示例实施例，一种接收限制电路包括：输入-输出节点，被配置为接收输入信号；第一反射限制器，连接到输入-输出节点，并被配置为基于第一控制电压限制输入信号的最大电压电平；第二反射限制器，连接到输入-输出节点，并被配置为基于第二控制电压限制输入信号的最小电压电平。
附图说明
通过下面结合附图进行的详细描述，将会更清楚地理解本公开的示例实施例。
通过如在下面的附图中所示的发明构思的非限制性示例实施例的更具体的描述，发明构思的前述和其他的特征将是清楚的。
图1是示出根据一些示例实施例的包括接收接口电路的系统的框图。
图2是示出根据一些示例实施例的控制接收接口电路的方法的流程图。
图3是示出根据示例实施例的接收接口电路的示图。
图4是用于描述接收接口电路的接收特性的波形图。
图5A和图5B是示出根据限制电压的眼图容限(eye margin)的波形图。
图6是用于描述根据一些示例实施例的接收接口电路的功耗的示图。
图7是示出根据示例实施例的接收接口电路的示图。
图8A和图8B是用于描述中心抽头终结(CTT，center-tapped termination)方案的接收接口电路的示图。
图9是示出包括在图1的电压产生电路中的参考电压产生器的示例的示图。
图10和图11是用于描述伪开漏(POD，pseudo-open drain)终结方案的接收接口电路的示图。
图12是示出根据一些示例实施例的存储器系统的框图。
图13是示出根据示例实施例的接口电路的示图。
图14是示出包括在图13的接口电路中的传输驱动器的示例实施例的示图。
图15是示出根据一些示例实施例的移动系统的框图。
具体实施方式
以下，将参照示出一些示例实施例的附图对各种示例实施例进行更全面地描述。在附图中，相同的标号始终表示相同的元件。重复的描述可被省略。
图1是示出根据示例实施例的包括接收接口电路的系统的框图，图2是示出根据示例实施例的控制接收接口电路的方法的流程图。
参照图1，系统10包括：第一装置DEVH 20、第二装置DEVS 40以及连接第一装置20和第二装置40的传输线TL。例如，第一装置20可以是存储器控制器，第二装置40可以是存储器装置。为了示出的方便，图1仅示出用于单向通信的组件，使得第一装置20用作发送器，第二装置40用作接收器，但第一装置20和第二装置40中的每个可执行双向通信。尽管为了示出的方便，在图1中示出一对输入-输出焊盘PADH和PADS以及连接输入-输出焊盘PADH和PADS的一条传输线TL，但第一装置20和第二装置40中的每个可包括多个输入-输出焊盘和连接多个输入-输出焊盘的多条传输线。
第一装置20中的传输驱动器DR可基于来自内部电路INTH的传输信号ST将输出信号SO输出到输入-输出焊盘PADH。第二装置40中的接收接口电路50可通过输入-输出焊盘PADS(即，输入-输出节点NIO)接收输入信号SI，以将缓冲器信号SB提供给内部电路INTS。
如在图1中所示，接收接口电路50可包括：接收缓冲器BF、电压产生电路VGEN和接收限制电路RLC。接收接口电路50可具有用于单端信号传输(single-ended signaling)或伪差分信号传输(pseudo-differential signaling)的配置。在全差分信号传输(fully-differential signaling)中，发送器发送传输信号和传输信号的反相信号，接收器将这两个信号进行比较以确定传输信号的逻辑高电平或逻辑低电平。相比之下，在伪差分信号传输中，发送器仅发送传输信号，接收器将传输信号与参考电压进行比较以确定传输信号的逻辑高电平或逻辑低电平。
参照图1和图2，接收限制电路RLC连接到接收输入信号SI的输入-输出节点NIO(S100)。电压产生电路VGEN基于在输入-输出节点NIO的反射特性产生至少一个控制电压VC(S200)。接收限制电路RLC基于控制电压VC限制输入信号SI的最大电压电平和最小电压电平的至少一个(S300)。
接收限制电路RLC可使用各种配置来实现。在一些示例实施例中，如下面将参照图3、图7和图8A所描述的，接收限制电路RLC可包括用于限制输入信号SI的最大电压电平的第一反射限制器和用于限制输入信号SI的最小电压电平的第二反射限制器。在其他示例实施例中，如下面将参照图10所描述的，接收限制电路RLC可包括用于限制输入信号SI的最小电压电平的单个反射限制器。在另一示例实施例中，如下面将参照图11所描述的，接收限制电路RLC可包括用于限制输入信号SI的最大电压电平的单个反射限制器。
电压产生电路VGEN可具有用于产生控制电压VC的各种配置。在一些示例实施例中，如下面将参照图3所描述的，电压产生电路VGEN可包括用于产生控制电压VC的至少一个分压器。在其他示例实施例中，如下面将参照图7所描述的，电压产生电路VGEN可包括用于产生控制电压VC的至少一个电荷泵。在一些示例实施例中，电压产生电路VGEN还可包括用于产生参考电压VREF的电路配置。例如，如下面将参照图9所描述的，电压产生电路VGEN可包括用于产生参考电压VREF的包括分压电阻器的参考电压产生器。
接收缓冲器BF可根据各种实施例来实现。在一些示例实施例中，接收缓冲器BF可包括在接收接口电路50执行全差分信号传输时接收互补的两个输入信号的差分放大器。在其他示例实施例中，接收缓冲器BF可包括在接收接口电路50执行伪差分信号传输时接收单个输入信号和参考电压VREF的差分放大器。
如此，根据示例实施例的接收接口电路可通过使用接收限制电路基于在输入-输出节点的接收特性来限制输入信号的最大电压电平和最小电压电平中的至少一个，以减少功耗。可通过调节控制电压的电平来方便地控制功耗和性能，并且与具有相同功耗的传统终结电路相比，可提供增加的眼图容限。
图3是示出根据示例实施例的接收接口电路的示图。
参照图3，接收接口电路51可包括：接收限制电路101、接收缓冲器BF和电压产生电路201。接收缓冲器BF通过输入-输出节点NIO接收输入信号SI，以产生缓冲器信号SB。电压产生电路201基于在输入-输出节点NIO的反射特性来产生第一控制电压VCP和第二控制电压VCN。接收限制电路101连接到输入-输出节点NIO，并基于第一控制电压VCP和第二控制电压VCN限制输入信号SI的最大电压电平和最小电压电平中的至少一个。
接收限制电路101可包括第一反射限制器TP和第二反射限制器TN。第一反射限制器TP连接在输入-输出节点NIO与第一电源电压VDDQ之间。第一反射限制器TP基于第一控制电压VCP限制输入信号SI的最大电压电平。第二反射限制器TN连接在输入-输出节点NIO与低于第一电源电压VDDQ的第二电源电压VSSQ之间。第二反射限制器TN基于第二控制电压VCN限制输入信号SI的最小电压电平。第一电源电压VDDQ可以是正电压，第二电源电压VSSQ可以是具有电压电平0V的地电压。
如在图3中所示，第一反射限制器TP和第二反射限制器TN可使用金属氧化物半导体晶体管来实现。第一反射限制器TP可包括连接在输入-输出节点NIO与第一电源电压VDDQ之间的P沟道金属氧化物半导体(PMOS)晶体管，并且第一控制电压VCP可被施加到PMOS晶体管的栅极。第二反射限制器TN可包括连接在输入-输出节点NIO与第二电源电压VSSQ之间的N沟道金属氧化物半导体(NMOS)晶体管，并且第二控制电压VCN可被施加到NMOS晶体管的栅极。
电压产生电路201可包括被配置为产生第一控制电压VCP的第一分压器211和被配置为产生第二控制电压VCN的第二分压器221。
如在图3中所示，第一分压器211和第二分压器221可使用分压电阻器R1、分压电阻器R2、分压电阻器R3和分压电阻器R4来实现。第一分压器211可包括连接在第一电压V1与第一节点N1之间的第一电阻器R1和连接在第一节点N1与低于第一电压V1的第二电压V2之间的第二电阻器R2。第二分压器221可包括连接在第三电压V3与第二节点N2之间的第三电阻器R3和连接在第二节点N2与低于第三电压V3的第四电压V4之间的第四电阻器R4。
在一些示例实施例中，分压电阻器R1、分压电阻器R2、分压电阻器R3和分压电阻器R4的阻值可基于在输入-输出节点NIO的反射特性来改变，以调节第一控制电压VCP和第二控制电压VCN的电压电平。换言之，第一电阻器R1和第二电阻器R2中的至少一个电阻器可使用可变电阻器来实现，使得可变电阻器的阻值基于在输入-输出节点NIO的反射特性来改变，并且第三电阻器R3和第四电阻器R4中的至少一个电阻器可以是可变电阻器，使得可变电阻器的阻值基于在输入-输出节点NIO的反射特性来改变。
例如，如在图3中所示，第一电阻器R1可以是具有基于第一控制信号C1改变的阻值的可变电阻器，第四电阻器R4可以是具有基于第二控制信号C2改变的阻值的另一可变电阻器。第一控制信号C1和第二控制信号C2可具有基于在输入-输出节点NIO的反射特性确定的值。例如，可基于存储在模式寄存器设置(MRS)中的控制值来产生第一控制信号C1和第二控制信号C2，其中，模式寄存器设置(MRS)包括在图1的内部电路INTS中。通过包括接收接口电路51的系统的测试处理来确定控制值。可通过改变第一控制信号C1的值(也就是，改变第一电阻器R1的阻值)来调节第一控制电压VCP的电压电平。可通过改变第二控制信号C2的值(也就是，改变第四电阻器R4的阻值)来调节第二控制电压VCN的电压电平。
在其他示例实施例中，提供给分压器211和分压器221的电压V1、电压V2、电压V3和电压V4的电平可基于在输入-输出节点NIO的反射特性被改变，以调节第一控制电压VCP和第二控制电压VCN的电压电平。例如，第一电压V1和第三电压V3的电压电平可被增加，以分别增加第一控制电压VCP和第二控制电压VCN的电压电平，反之亦然。
图4是用于描述接收接口电路的接收特性的波形图，图5A和图5B是示出根据限制电压的眼图容限(eye margin)的波形图。
图4示出在第一装置20的传输驱动器DR发送脉冲时在输入-输出焊盘PADS(也就是，图1中的第二装置40的输入-输出节点NIO)的示例波形。在图4中，横轴指示时间，单位为ns(纳秒)；纵轴指示电压，单位为V(伏特)。
尽管输入信号SI在高电压电平VIH与低电压电平VIL之间摆动是理想的，但是由于阻抗不匹配而引起的信号反射，实际输入信号SI可在高于高电压电平VIH的最大电压电平VMAX与低于低电压电平VIL的最小电压电平VMIN之间摆动。最大电压电平VMAX与高电压电平VIH之间的差可被称为第一限制电压VLP，低电压电平VIL与最小电压电平VMIN之间的差可被称为第二限制电压VLN。如果限制电压VLP和限制电压VLN增加，则输入信号SI的眼图容限可减少，因此收发器系统的性能被劣化。限制电压VLP和限制电压VLN可对应于上面提到的在输入-输出节点NIO的反射特性。
图5A和图5B示出在第一装置20的传输驱动器DR发送1Gbps(千兆比特每秒)的伪随机比特流时图1中的第二装置40的输入-输出节点NIO的示例眼图。图5A示出限制电压相对低(大约0.1V)时的眼图，图5B示出限制电压相对高(大约0.4V)时的眼图。在图5A和图5B中，横轴指示时间，纵轴指示电压，单位为V(伏特)。
如在图5A中所示，当限制电压相对低(大约0.1V)时，眼图容限相对大(大约734ps(皮秒))；如在图5B中所示，当限制电压相对高(大约0.4V)时，眼图容限相对小(大约506ps)。如此，眼图容限随着在输入-输出节点NIO的限制电压的增加而减少，因此可通过减少在输入-输出节点NIO的限制电压以增加眼图容限，来提高接收接口电路的性能。然而，接收接口电路的功耗随着在输入-输出节点NIO的限制电压的降低而增加。
图6是用于描述根据示例实施例的接收接口电路的功耗的示图。
在图6中，第一曲线GP1指示传统终结电路中的第一终结电流，第二曲线GP2指示根据示例示例性的接收限制电路中的第二终结电流，第三曲线GP3指示第二终结电流相对于第一终结电流的缩减率(reduction rate)。在图6中，横轴指示眼图容限，单位为ps，纵轴指示单位为mA(毫安)的电流以及缩减率(百分比(％))。
参照图6，因为根据示例实施例的接收接口电路使用降低的电流来操作，所以接收接口电路可比传统终结电路消耗更少的电力。相比于具有相同功耗的传统终结电路，根据示例实施例的接收接口电路可提供增加的眼图容限。换言之，相比于具有相同眼图容限的传统终结电路，根据示例实施例的接收接口电路可具有降低的功耗。
如在图6中所示，接收接口电路的终结电流随着眼图容限的增加而增加。换言之，功耗随着图4中示出的限制电压VLP和限制电压VLN的减小而增加，以提高眼图容限。如此，在功耗与接收性能之间存在折中，使得一方不得不为另一方牺牲。因此，控制电压VCP和控制电压VCN必须在考虑眼图容限和功耗的情况下被调节为具有合适的电压电平。
在一些示例实施例中，根据示例实施例的接收限制电路可执行上面提到的用于限制输入信号的最大电压电平和最小电压电平中的至少一个的反射限制功能，并同时执行输入-输出节点NIO的静电放电(ESD)保护功能和终结功能。随着限制电压VLP和限制电压VLN被降低，功耗可被增加，但ESD保护功能和终结功能可被加强。
图7是示出根据示例实施例的接收接口电路的示图。
参照图7，接收接口电路52可包括接收限制电路102、接收缓冲器BF和电压产生电路202。接收缓冲器BF通过输入-输出节点NIO接收输入信号SI以产生缓冲器信号SB。电压产生电路202基于在输入-输出节点NIO的反射特性来产生第一控制电压VCP和第二控制电压VCN。接收限制电路102连接到输入-输出节点NIO并基于第一控制电压VCP和第二控制电压VCN限制输入信号SI的最大电压电平和最小电压电平中的至少一个。
接收限制电路102可包括第一反射限制器TP和第二反射限制器TN。第一反射限制器TP连接在输入-输出节点NIO与第一电源电压VDDQ之间。第一反射限制器TP基于第一控制电压VCP限制输入信号SI的最大电压电平。第二反射限制器TN连接在输入-输出节点NIO与低于第一电源电压VDDQ的第二电源电压VSSQ之间。第二反射限制器TN基于第二控制电压VCN限制输入信号SI的最小电压电平。第一电源电压VDDQ可以是正电压，第二电源电压VSSD可以是具有电压电平0V的地电压。
如在图7中所示，第一反射限制器TP和第二反射限制器TN可使用金属氧化物半导体晶体管来实现。第一反射限制器TP可包括连接在输入-输出节点NIO与第一电源电压VDDQ之间的PMOS晶体管，并且第一控制电压VCP可被施加到PMOS晶体管的栅极。第二反射限制器TN可包括连接在输入-输出节点NIO与第二电源电压VSSQ之间的NMOS晶体管，并且第二控制电压VCN可被施加到NMOS晶体管的栅极。
电压产生电路202可包括被配置为产生第一控制电压VCP的第一电荷泵212和被配置为产生第二控制电压VCN的第二电荷泵222。
第一电荷泵212基于第一电源电压VDDQ和第二电源电压VSSQ来执行电压增加操作。也就是，第一电荷泵212可执行电压增加操作，以提供高于第一电源电压VDDQ的电压(VDDQ+dV)作为第一控制电压VCP。
第二电荷泵222基于第一电源电压VDDQ和第二电源电压VSSQ来执行电压减小操作。也就是，第二电荷泵222可执行电压减小操作，以提供低于第二电源电压VSSQ的电压(VSSQ-dV)作为第二控制电压VCN。第二电源电压VSSQ可以是地电压(也就是，0V)，在这种情况下，第二电荷泵222可提供负电压(-dV)作为第二控制电压VCN。
执行电压增加操作的第一电荷泵212和执行电压减小操作的第二电荷泵222可被多样地实现。例如，第一电荷泵212可被实现为升压变换器，第二电荷泵222可被实现为降压变换器。
第一电荷泵212可基于第一控制信号C1改变第一控制电压VCP的电压电平，第二电荷泵222可基于第二控制信号C2改变第二控制电压VCN的电压电平。第一控制信号C1和第二控制信号C2可具有基于在输入-输出节点NIO的反射特性确定的值。例如，可基于存储在模式寄存器设置(MRS)中的控制值来产生第一控制信号C1和第二控制信号C2，其中，模式寄存器设置(MRS)包括在图1的内部电路INTS中。可通过包括接收接口电路52的系统的测试处理来确定控制值。
图8A和图8B是用于描述中心抽头终结(CTT，center-tapped termination)方案的接收接口电路的示图。
参照图8A，发送器装置中的传输驱动器DR可基于来自发送器装置的内部电路的传输信号ST来驱动输入-输出焊盘PADH。发送器装置的输入-输出焊盘PADH可通过传输线TL连接到接收器装置的输入-输出焊盘PADS。CTT方案的接收接口电路可连接到接收器装置的输入-输出焊盘PADS。接收器装置中的接收缓冲器BF可将通过输入-输出焊盘PADS的输入信号SI与参考电压VREF进行比较，以将缓冲信号SB提供到接收器装置的内部电路。
传输驱动器DR可包括连接在第一电源电压VDDQ与输入-输出焊盘PADH之间的上拉单元以及连接在输入-输出焊盘PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可包括导通电阻器RON和响应于传输信号ST而被切换的PMOS晶体管TP1。下拉单元可包括导通电阻器RON和响应于传输信号ST而被切换的NMOS晶体管TN1。导通电阻器RON可被省略，并且当晶体管TP1和晶体管TN1中的每个晶体管被导通时，每个导通电阻器RON可表示电压节点与输入-输出焊盘PADH之间的电阻。
CCT方案的接收接口电路可包括连接在第一电源电压VDDQ与输入-输出焊盘PADS之间的第一反射限制器以及连接在输入-输出焊盘PADS与第二电源电压VSSQ之间的第二反射限制器。第一反射限制器可包括被配置为基于第一控制电压VCP限制输入信号SI的最大电压电平VMAX的PMOS晶体管TP2和终结电阻器RTT。终结电阻器RTT和PMOS晶体管TP2可串联在第一电源电压VDDQ与输入-输出节点NIO之间。第二反射限制器可包括被配置为基于第二控制电压VCN限制输入信号SI的最小电压电平VMIN的NMOS晶体管TN2和终结电阻器RTT。终结电阻器RTT和NMOS晶体管TN2可串联在第二电源电压VSSQ与输入-输出节点NIO之间。终结电阻器RTT可被省略，并且当晶体管TP2和晶体管TN2被导通时，每个终结电阻器RTT可表示电压节点与输入-输出焊盘PADS之间的电阻。
在图8中的CTT方案的接收接口电路的情况下，输入信号SI的高电压电平VIH和低电压电平VIL可被表示为图8B。第二电源电压VSSQ可被假设为地电压(即，VSSQ＝0)，并且沿传输线TL等的压降可被忽略。因此，可根据表达式1来计算高电压电平VIH、低电压电平VIL和优选的参考电压VREF。
表达式1
VIH＝VDDQ×(RON+RTT)/(2RON+RTT)，
VIL＝VDDQ×RON/(2RON+RTT)，
VREF＝(VIH+VIL)/2＝VDDQ/2
使用这样的接收接口电路，如参照图4描述的最大电压电平VMAX和最小电压电平VMIN，或者第一限制电压VLP和第二限制电压VLN可被控制。
图9是示出包括在图1的电压产生电路中的参考电压产生器的示例的示图。
图9示出电阻分压方案的参考电压产生器RVG。图9的配置是用于描述控制码CCD与参考电压VREF之间的关系的非限制性示例，参考电压产生器RVG可使用各种配置的任意数模转换器(DAC)来实现。
参照图9。参考电压产生器RVG可包括多个分压电阻器R和多个开关SW1～SWk。分压电阻器R可串联在第一分压节点N1与第k分压节点Nk之间。第一电压VR1可被施加到第一分压节点N1，低于第一电压VR1的第二电压VR2可被施加到第k节点Nk。例如，第一电压VR1可以是电源电压，第二电压VR2可以是地电压。开关SW1～SWk可并联在分压节点N1～Nk与输出节点NO之间。开关SW1～SWk可响应于控制码CCD的码位C[1]～C[k]来分别控制分压节点N1～Nk与输出节点NO之间的电连接。例如，一次仅可激活码位C[1]～C[k]中的一个码位作为温度计码，并且与激活的码位相应的开关可被导通以将相应的分压节点的电压作为参考电压VREF提供给输出节点NO。
可通过顺序改变控制码CCD来检测如参照图4描述的输入信号SI的最大电压电平VMAX和最小电压电平VMIN。可通过选择性地激活码位C[1]～C[k]来执行控制码CCD的顺序改变。可通过从第一码位C[1]到第k码位C[k]一个接一个地顺序激活码位C[1]～C[k]来提供顺序增加的参考电压VREF。相反，可通过从第k码位C[k]到第1码位C[1]一个接一个地顺序激活代码位C[k]～C[1]来提供顺序减小的参考电压VREF。如此，可使用顺序增加的参考电压VREF或顺序减小的参考电压VREF，来检测如参照图4描述的在输入-输出节点NIO的限制电压VLP和限制电压VLN。可基于在输入-输出节点NIO的限制电压VLP和限制电压VLN(也就是，在输入-输出节点NIO的反射特性)来适应性调节上面提到的控制电压VCP和控制电压VCN的电压电平。
图10和图11是用于描述伪开漏(POD，pseudo-open drain)终结方案的接收接口电路的示图。
参照图10，发送器装置中的传输驱动器DR可基于来自发送器装置的内部电路的传输信号ST来驱动输入-输出焊盘PADH。发送器装置的输入-输出焊盘PADH可通过传输线TL连接到接收器装置的输入-输出焊盘PADS。第一POD终结方案的接收接口电路可连接到接收器装置的输入-输出焊盘PADS。接收器装置中的接收缓冲器BF可将通过输入-输出焊盘PADS的输入信号SI与参考电压VREF进行比较，以将缓冲信号SB提供到接收器装置的内部电路。
传输驱动器DR可包括连接在第一电源电压VDDQ与输入-输出焊盘PADH之间的上拉单元以及连接在输入-输出焊盘PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可包括导通电阻器RON和响应于传输信号ST而被切换的PMOS晶体管TP1。下拉单元可包括导通电阻器RON和响应于传输信号ST而被切换的NMOS晶体管TN1。导通电阻器RON可被省略，并且当晶体管TP1和晶体管TN1中的每个晶体管被导通时，每个导通电阻器RON可表示电压节点与输入-输出焊盘PADH之间的电阻。
第一POD终结方案的接收接口电路可包括被配置为基于控制电压VCN限制输入信号SI的最小电压电平VMIN的NMOS晶体管TN2和终结电阻器RTT。终结电阻器RTT和NMOS晶体管TN2可串联在输入-输出节点NIO与第二电源电压VSSQ之间。终结电阻器RTT可被省略，并且当NOMS晶体管TN2被导通时，终结电阻器RTT可表示电压节点与输入-输出焊盘PADS之间的电阻。
第二电源电压VSSQ可被假设为地电压(即，VSSQ＝0)，并且沿传输线TL等的压降可被忽略。因此，可根据表达式2来计算高电压电平VIH、低电压电平VIL和优选的参考电压VREF。
表达式2
VIH＝VDDQ×RTT/(RON+RTT)，
VIL＝VSSQ＝0，
VREF＝(VIH+VIL)/2＝VDDQ×RTT/2(RON+RTT)
使用这样的接收接口电路，可控制如参照图4描述的最小电压电平VMIN，或者第二限制电压VLN。
参照图11，发送器装置中的传输驱动器DR可基于来自发送器装置的内部电路的传输信号ST来驱动输入-输出焊盘PADH。发送器装置的输入-输出焊盘PADH可通过传输线TL连接到接收器装置的输入-输出焊盘PADS。第二POD终结方案的接收限制电路RLC3可连接到用于阻抗匹配的接收器装置的输入-输出焊盘PADS。接收器装置中的接收缓冲器BF可将通过输入-输出焊盘PADS的输入信号SI与参考电压VREF进行比较，以将缓冲器信号SB提供到接收器装置的内部电路。
传输驱动器DR可包括连接在第一电源电压VDDQ与输入-输出焊盘PADH之间的上拉单元以及连接在输入-输出焊盘PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可包括导通电阻器RON和响应于传输信号ST被切换的PMOS晶体管TP1。下拉单元可包括导通电阻器RON和响应于传输信号ST而被切换的NMOS晶体管TN1。导通电阻器RON可被省略，并且当晶体管TP1和晶体管TN1中的每个晶体管被导通时，每个导通电阻器RON可表示电压节点与输入-输出焊盘PADH之间的电阻。
第二POD终结方案的接收接口电路可包括被配置为基于控制电压VCP限制输入信号SI的最大电压电平VMAX的PMOS晶体管TP2和终结电阻器RTT。终结电阻器RTT和PMOS晶体管TP2可串联在第一电源电压VDDQ与输入-输出节点NIO之间。终结电阻器RTT可被省略，并且当POMS晶体管TP2被导通时，终结电阻器RTT可表示电压节点与输入-输出焊盘PADS之间的电阻。
第二电源电压VSSQ可被假设为地电压(即，VSSQ＝0)，并且沿传输线TL等的电压降可被忽略。因此，可根据表达式3来计算高电压电平VIH、低电压电平VIL和优选的参考电压VREF。
表达式3
VIH＝VDDQ，
VIL＝VDDQ×RON/(RON+RTT)，
VREF＝(VIH+VIL)/2＝VDDQ×(2RON+RTT)/2(RON+RTT)
可使用这样的接收接口电路，来控制如参照图4描述的最大电压电平VMAX，或者第一限制电压VLP。
图12是示出根据示例实施例的存储器系统的框图。
参照图12，存储器系统11可包括存储器控制器21和存储器装置41。存储器控制器21可响应于从外部装置(诸如，主机、应用处理器等)接收的信号来控制存储器装置41。例如，存储器控制器21可响应于来自外部装置的请求而将数据DATA、电子ADDR、命令CMD和控制信号CTRL传送到存储器装置41。
存储器装置41可根据存储器控制器21的控制来执行读取操作、写入(编程)操作、擦除操作等。
存储器装置41可包括如参照图1至图11所描述的接收接口电路RIC1。此外，存储器控制器21可包括如参照图1至图11所描述的接收接口电路RIC2。为了接收双向传送的高速数据，接收接口电路RIC1和接收接口电路RIC2可分别被包括在存储器装置41和存储器控制器21中。
图13是示出根据示例实施例的接口电路的示图。
操作图13，接口电路53可包括接收缓冲器BF、传输驱动器DR和电压产生电路VGEN。
接收缓冲器BF可缓冲通过输入-输出焊盘PAD提供的输入信号SI，以将缓冲器信号SB传送到内部电路。传输驱动器DR可基于从内部电路提供的传输信号ST将输出信号SO输出到输入-输出焊盘PAD。如下面将参照图14所描述的，根据示例性实施例的接收限制电路RLC可被包括在驱动输入-输出焊盘PAD(也就是，输入-输出节点NIO)的传输驱动器DR中。
终结电路ODT可响应于终结控制信号TCON而改变终结模式。缓冲器块BFBK可响应于缓冲器控制信号BCON来改变缓冲器块BFBK自身的接收特性。接收控制器ICTRL可产生终结控制信号TCON和缓冲控制信号BCON，使得缓冲器块的接收特性与终结模式的改变相关联地改变。
电压产生电路VGEN基于在输入-输出节点NIO的反射特性产生至少一个控制电压VC。电压产生电路VGEN还可产生提供到接收缓冲器BF的参考电压VREF。接收限制电路RLC连接到输入-输出节点NIO，并基于控制电压VC来限制输入信号SI的最大电压电平和最小电压电平中的至少一个。
图14是示出包括在图13的接口电路中的传输驱动器的示例实施例的示图。
参照图14，传输驱动器90可包括预驱动器PRDR 91和驱动单元92。预驱动器91可基于传输信号ST、第一控制电压VCP、第二控制电压VCN和模式信号MD来产生第一驱动信号GP和第二驱动信号GN。驱动单元92可基于第一驱动信号GP和第二驱动信号GN来驱动输入-输出节点NIO。
在一些示例实施例中，驱动单元92可包括连接在第一电源电压VDDQ与输入-输出节点NIO之间的上拉单元以及连接在输入-输出节点NIO与第二电源电压VSSQ之间的下拉单元。上拉单元可包括电阻器RP和响应于第一驱动信号GP而被切换的PMOS晶体管TP。下拉单元可包括电阻器RN和响应于第二驱动信号GN而被切换的NMOS晶体管TN。电阻器RP和电阻器RN可被省略，并且当晶体管TP和晶体管TN中的每个晶体管被导通时，电阻器RP和电阻器RN中的每个电阻器可表示电压节点与输入-输出节点NIO之间的电阻。
当模式信号MD指示传输模式时，预驱动器91可产生第一驱动信号GP和第二驱动信号GN，而不考虑第一控制电压VCP和第二控制电压VCN。在传输模式下，预驱动器91可基于传输信号ST的逻辑电平来确定第一驱动信号GP和第二驱动信号GN的逻辑电平，因此驱动单元92可执行传输操作，使得输出信号SO基于传输信号ST被输出到输入-输出节点NIO。
当模式信号MD指示接收模式时，预驱动器91可执行第一驱动信号GP1和第二驱动信号GN，而不考虑传输信号ST。在接收模式下，预驱动器91可提供第一控制电压VCP作为第一驱动信号GP并且提供第二控制电压VCN作为第二驱动信号GN。如上面描述的，第一控制电压VCP和第二控制电压VCN基于在输入-输出节点NIO的反射特性而具有电压电平，以限制输入信号SI的最大电压电平VMAX和最小电压电平VMIN。
如此，传输驱动器90中的驱动单元92可在接收操作期间被用作接收限制电路，因此接口电路的尺寸可被减小。
图15是示出根据示例实施例的移动系统的框图。
参照图15，移动系统1000包括应用处理器(AP)1100、连通单元1200、易失性存储器装置(VM)1300、非易失性存储器装置(NVM)1400、用户接口1500和电源1600。
应用处理器1100可执行应用(诸如，网页浏览器、游戏应用、视频播放器等)。连通单元1200可执行与外部装置的有线或无线通信。易失性存储器装置1300可存储由应用处理器1100处理的数据，或者可作为工作存储器进行操作。例如，易失性存储器装置1300可以是动态随机存取存储器，诸如，双倍速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍速率同步动态随机存取存储器(LPDDR SDRAM)、图形双倍速率同步动态随机存取存储器(GDDR SDRAM)、Rambus动态随机存取存储器(RDRAM)等。非易失性存储器装置1400可存储用于启动移动系统1000的启动镜像。用户接口1500可包括至少一个输入装置(诸如，键盘、触摸屏等)和至少一个输出装置(诸如，扬声器、显示装置等)。电源1600可将电源电压供应到移动系统1000。
易失性存储器装置1300可包括如在图1至图14中所示的接收接口电路RIC 1350和/或非易失性存储器装置1400可包括如在图1至图14中所示的接收接口电路RIC 1450。如上所述，接收接口电路RIC可包括接收缓冲器、电压产生电路和接收限制电路。接收缓冲器通过输入-输出节点接收输入信号，以产生缓冲信号。电压产生电路基于在输入-输出节点的反射特性产生至少一个控制电压。接收限制电路连接到输入-输出节点，并基于控制电压限制输入信号的最大电压电平和最小电压电平中的至少一个。
如此，根据示例实施例的接收接口电路和存储器系统可通过使用接收限制电路基于在输入-输出节点的反射特性来限制输入信号的最大电压电平和最小电压电平中的至少一个，以降低功耗。可通过调节控制电压的电平来方便地控制接收接口电路和存储器系统的功耗和性能。此外，相比于具有相同功耗的传统终结电路，根据示例实施例的接收接口电路可提供增加的眼图容限。
本发明构思可应用于包括用于传送信号的接口电路的任何装置和系统。例如，本发明构思可应用于诸如以下各项的系统：移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统等。
前述是示例实施例的说明，但不被解释为它们的限制。尽管一些示例实施例已被描述，但本领域技术人员将容易理解，在不实质脱离本发明构思的情况下，示例实施例中的许多修改是可行的。

Claims (20)

1.一种接收接口电路，包括：
接收缓冲器，被配置为通过输入-输出节点接收输入信号；
电压产生电路，被配置为基于在输入-输出节点的反射特性，产生至少一个控制电压；
接收限制电路，连接到输入-输出节点，并且接收限制电路被配置为基于所述至少一个控制电压，限制输入信号的最大电压电平和最小电压电平中的至少一个。
2.如权利要求1所述的接收接口电路，其中，接收限制电路包括：
第一反射限制器，连接在输入-输出节点与第一电源电压之间，并且第一反射限制器被配置为基于所述至少一个控制电压中的第一控制电压，限制输入信号的最大电压电平；
第二反射限制器，连接在输入-输出节点与小于第一电源电压的第二电源电压之间，并且第二反射限制器被配置为基于所述至少一个控制电压中的第二控制电压，限制输入信号的最小电压电平。
3.如权利要求2所述的接收接口电路，其中，
第一反射限制器包括连接在输入-输出节点与第一电源电压之间的P沟道金属氧化物半导体PMOS晶体管，第一控制电压被施加到PMOS晶体管的栅极，
第二反射限制器包括连接在输入-输出节点与第二电源电压之间的N沟道金属氧化物半导体NMOS晶体管，第二控制电压被施加到NMOS晶体管的栅极。
4.如权利要求2所述的接收接口电路，其中，电压产生电路包括：
第一分压器，被配置为产生第一控制电压；
第二分压器，被配置为产生第二控制电压。
5.如权利要求4所述的接收接口电路，其中，第一分压器包括：
第一电阻器，连接在第一电压与第一节点之间；
第二电阻器，连接在第一节点与低于第一电压的第二电压之间；
其中，第一电阻器和第二电阻器中的至少一个是可变电阻器，使得可变电阻器的阻值基于在输入-输出节点的反射特性而被改变。
6.如权利要求4所述的接收接口电路，其中，第二分压器包括：
第三电阻器，连接在第三电压与第二节点之间；
第四电阻器，连接在第二节点与低于第三电压的第四电压之间；
其中，第三电阻器和第四电阻器中的至少一个是可变电阻器，使得可变电阻器的阻值基于在输入-输出节点的反射特性而被改变。
7.如权利要求2所述的接收接口电路，其中，电压产生电路包括：
第一电荷泵，被配置为产生第一控制电压；
第二电荷泵，被配置为产生第二控制电压。
8.如权利要求7所述的接收接口电路，其中，第一电荷泵执行电压增加操作，以提供高于第一电源电压的电压作为第一控制电压，第二电荷泵执行电压减小操作，以提供低于第二电源电压的电压作为第二控制电压。
9.如权利要求2所述的接收接口电路，其中，
第一反射限制器包括连接在输入-输出节点与第一电源电压之间的PMOS晶体管以及与PMOS晶体管串联在输入-输出节点与第一电源电压之间的上拉电阻，第一控制电压被施加到PMOS晶体管的栅极，
第二反射限制器包括连接在输入-输出节点与第二电源电压之间的NMOS晶体管以及与NMOS晶体管串联在输入-输出节点与第二电源电压之间的下拉电阻，第二控制电压被施加到NMOS晶体管的栅极。
10.如权利要求1所述的接收接口电路，还包括：
传输驱动器，被配置为驱动输入-输出节点，
其中，接收限制电路被包括在传输驱动器中。
11.如权利要求1所述的接收接口电路，其中，接收限制电路连接在电源电压与输入-输出节点之间，接收限制电路基于所述至少一个控制电压限制输入信号的最大电压电平。
12.如权利要求1所述的接收接口电路，其中，接收限制电路连接在地电压与输入-输出节点之间，接收限制电路基于所述至少一个控制电压限制输入信号的最小电压电平。
13.如权利要求1所述的接收接口电路，其中，接收限制电路执行用于限制输入信号的最大电压电平和最小电压电平中的至少一个的反射限制功能，并同时执行输入-输出节点的静电放电保护功能和终结功能。
14.如权利要求1所述的接收接口电路，其中，电压产生电路还基于所述接收接口电路的眼图容限和功耗来产生所述至少一个控制电压。
15.一种存储器系统，包括：存储器装置和存储器控制器，其中，
存储器装置，包括，
接收缓冲器，被配置为通过输入-输出节点从存储器控制器接收输入信号，
电压产生电路，被配置为基于在输入-输出节点的反射特性，产生至少一个控制电压，
接收限制电路，连接到输入-输出节点，并且接收限制电路被配置为基于所述至少一个控制电压，限制输入信号的最大电压电平和最小电压电平中的至少一个；
存储器控制器，被配置为控制存储器装置。
16.一种接收限制电路，包括：
输入-输出节点，被配置为接收输入信号；
第一反射限制器，连接到输入-输出节点，并且第一反射限制器被配置为基于第一控制电压限制输入信号的最大电压电平；
第二反射限制器，连接到输入-输出节点，并且第二反射限制器被配置为基于第二控制电压限制输入信号的最小电压电平。
17.如权利要求16所述的接收限制电路，其中，
第一反射限制器包括连接到输入-输出节点的P沟道金属氧化物半导体PMOS晶体管，第一控制电压被施加到PMOS晶体管的栅极，
第二反射限制器包括连接到输入-输出节点的N沟道金属氧化物半导体NMOS晶体管，第二控制电压被施加到NMOS晶体管的栅极。
18.如权利要求16所述的接收限制电路，还包括：
分压器，包括连接在第一节点的第一电阻器和第二电阻器，第一电阻器和第二电阻器中的至少一个是可变电阻器，使得可变电阻器的阻值基于在输入-输出节点的反射特性而被改变，第一控制电压是在第一节点的电压；
第二分压器，包括连接在第二节点的第三电阻器和第四电阻器，第三电阻器和第四电阻器中的至少一个是第二可变电阻器，使得第二可变电阻器的阻值基于在输入-输出节点的反射特性而被改变，第二控制电压是在第二节点的电压。
19.如权利要求16所述的接收限制电路，其中，所述接收限制电路被配置为：执行用于限制输入信号的最大电压电平和最小电压电平的反射限制功能，并同时执行输入-输出节点的静电放电保护功能和终结功能。
20.如权利要求16所述的接收限制电路，其中，
第一反射限制器连接在电源电压与输入-输出节点之间，
第二反射限制器连接在地电压与输入-输出节点之间。
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