KR20130014336A - 반도체 집적 회로 및 프로세서 - Google Patents

반도체 집적 회로 및 프로세서 Download PDF

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Abstract

일 실시 형태에서, 제1 인버터, 제2 인버터, 일단이 제1 비트선에 접속되고 타단이 제1 인버터의 제1 입력 단자에 접속된 제1 트랜지스터, 제2 트랜지스터들을 포함하고, 일단이 제1 인버터의 제1 출력 단자에 접속되고 타단이 제2 비트선에 접속되는 제1 소자 그룹, 제3 트랜지스터들 및 자기 저항이 변화하는 자기 저항 소자를 포함하고, 일단이 제1 인버터 및 제2 인버터에 접속되고, 동작에 따라 소정의 전위가 인가되는 제1 단자에 타단이 접속된 제2 소자 그룹을 포함하는 반도체 집적 회로가 제공된다.

Description

반도체 집적 회로 및 프로세서{SEMICONDUCTOR INTEGRATED CIRCUIT AND PROCESSOR}
본 출원은 2011년 7월 28일자로 출원된 일본 특허 출원 제2011-166070호로부터 우선권을 주장하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.
본 명세서에 설명된 실시 형태는 반도체 집적 회로 및 프로세서에 관한 것이다.
캐쉬 메모리는 마이크로프로세서의 성능을 결정하는 주요 요인이다. 캐쉬 메모리의 면적은 마이크로프로세서 전체 면적의 반 가까이를 차지하며, 캐쉬 메모리의 소비 전력은 마이크로프로세서 전체의 소비 전력의 큰 부분을 차지한다. 통상, 마이크로프로세서의 캐쉬 메모리로서 고속 동작이 가능한 SRAM(static random access memory)이 이용되고 있다. 그러나, SRAM은 휘발성 메모리이며, 데이터를 계속해서 기억하기 위해서는 SRAM에 항상 전원을 공급해야 한다. 그 때문에, 미세화의 정도가 증가함에 따라, SRAM에서 발생하는 리크 전류에 의한 큰 정전력(static power)이 SRAM에 필요하다는 문제가 발생한다.
한편, 캐쉬 메모리로서 불휘발성 메모리를 이용함으로써 마이크로프로세서의 소비 전력을 감소시킬 수 있다. 그러나, 불휘발성 메모리들 중에서 가장 고속으로 동작할 수 있는 MRAM(magnetoresistive random access memory)조차도 캐쉬 메모리로서 사용하기에는 너무 느리다. 그 때문에, 캐쉬 메모리로서 사용될 수 있을 정도로 고속 동작이 가능한 불휘발성 메모리가 이제 요망된다.
본 발명의 목적은 성능 저하 및 회로 면적의 증가가 억제되는 불휘발성 SRAM을 제공하는 것이다.
본 발명의 예시적인 실시 형태에 따르면, 반도체 집적 회로가 제공된다. 이 반도체 집적 회로는, 제1 입력 단자 및 제1 출력 단자를 포함하는 제1 인버터, 상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 입력 단자 및 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제2 출력 단자를 포함하는 제2 인버터, 일단이 제1 비트선에 접속되고 타단이 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제1 트랜지스터, 복수의 제2 트랜지스터를 포함하고, 및 일단이 상기 제1 인버터의 상기 제1 출력 단자에 접속되고 타단이 제2 비트선에 접속된 제1 소자 그룹, 복수의 제3 트랜지스터 및 자기 저항이 변화하는 자기 저항 소자를 포함하고, 일단이 상기 제1 인버터 및 상기 제2 인버터에 접속되고, 동작에 따라 소정의 전위가 인가되는 제1 단자에 타단이 접속된 제2 소자 그룹을 포함한다. 상기 자기 저항 소자가 저저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터들의 온 저항값들의 합은 상기 제1 소자 그룹의 온 저항값보다 작고, 상기 자기 저항 소자가 고저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터들의 온 저항값들의 합은 상기 제1 소자 그룹의 온 저항값보다 크다.
예시적인 실시 형태에 따르면, 성능 저하 및 회로 면적의 증가가 억제되는 불휘발성 SRAM을 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 SRAM 셀의 기본 회로 구조를 나타내는 도면.
도 2는 제1 실시 형태에 따른 불휘발성 SRAM 셀의 상태 천이도.
도 3은 제1 실시 형태에 따른, SRAM 모드의 불휘발성 SRAM 셀의 동작을 나타내는 도면.
도 4는 제1 실시 형태에 따른, store 모드의 불휘발성 SRAM 셀의 동작을 나타내는 도면.
도 5는 제1 실시 형태에 따른, store 모드의 불휘발성 SRAM 셀의 또 다른 동작을 나타내는 도면.
도 6은 recall을 실현하는, 제1 실시 형태에 따른 불휘발성 SRAM 셀의 회로도.
도 7은 MRAM으로서 사용되는 경우, 제1 실시 형태에 따른 불휘발성 SRAM 셀이 어떻게 동작하는지를 보여주는 도면.
도 8은 제1 실시 형태의 제1 변형예에 따른 불휘발성 SRAM 셀의 recall 동작을 나타내는 도면.
도 9는 제1 실시 형태의 제2 변형예에 따른 불휘발성 SRAM 셀의 recall 동작을 나타내는 도면.
도 10은 제1 실시 형태의 제2 변형예에 따른 또 다른 불휘발성 SRAM 셀의 recall 동작을 나타내는 도면.
도 11은 제1 실시 형태에 따른 불휘발성 SRAM 셀을 이용하는, 본 발명의 제2 실시 형태에 따른 불휘발성 SRAM의 기본 구성을 나타내는 도면.
도 12는 도 11의 불휘발성 SRAM을 캐쉬로서 이용한 정보 처리 장치의 블록도.
도 13은 제1 실시 형태에 따른 불휘발성 SRAM 셀을 이용한, 본 발명의 제3 실시 형태에 따른 FPGA를 나타내는 도면.
도 14는 제1 실시 형태에 따른 불휘발성 SRAM 셀을 이용한, 본 발명의 제3 실시 형태에 따른 또 다른 FPGA를 나타내는 도면.
본 발명의 각종 특징을 구현하는 일반적인 구조를 도면을 참조하여 설명한다. 본 발명의 실시 형태들을 예시하기 위해 도면 및 관련 설명들이 제공되며, 본 발명의 범위를 한정하지 않는다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 SRAM 셀(10)의 기본 회로 구조를 나타낸다. 도 1에 나타낸 바와 같이, 불휘발성 SRAM 셀(10)은 인버터(11 및 12), 트랜지스터(21 내지 23), MTJ(magnetic tunnel junction)(31)를 포함한다.
제1 및 제2 인버터(11, 12)는 각각, 2개의 전원 단자 Vdd와 Vss 사이에 설치되고 서로 직렬 접속되는 p채널 MOSFET 및 n채널 MOSFET로 구성된다. 제1 및 제2 인버터(11 및 12)는 서로 크로스 결합(cross couple)된다.
제1 트랜지스터(21)의 게이트, 소스 및 드레인은, 워드선 WL, 제1 비트선 BL 및 제1 인버터(11)의 입력 단자에 각각 접속된다. 제2 트랜지스터(22)의 게이트, 소스 및 드레인은, 워드선 WL, 제2 비트선 BLB 및 제2 인버터(12)의 입력 단자에 각각 접속된다. 제3 트랜지스터(23)의 게이트, 소스 및 드레인은, 스위치선 SL, 크로스 결합된 인버터(11 및 12) 및 MTJ(31)에 각각 접속된다.
MTJ(31)는, 자화 고정층(311), 비자성층(312) 및 자화 자유층(313)을 구비하는 스핀 주입 방식의 자기 저항 소자이다. 비자성층(312)은 터널 절연층이며, 또는 비자성 금속으로 이루어진다. MTJ(31)의 자화 고정층(311)과 자화 자유층(313)은, 제3 트랜지스터(23) 및 공통 전위 전극에 각각 접속된다. MTJ(31)에서는, 기입 전류의 방향에 따라, 자화 자유층(313)의 스핀 방향이 자화 고정층(311)에 대해 평행인 방향으로부터 역평행인(antiparallel) 방향으로 또는 그 반대로 전환된다. 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 서로 평행인 경우에는 MTJ(31)의 저항이 낮고, 서로 역평행인 경우에는 MTJ(31)의 저항이 높다.
이하의 설명에서는, 자화 고정층(311)으로부터 자화 자유층(313)으로의 방향으로 기입 전류를 흘리면, 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 서로 평행이었던 경우에는 서로 역평행이 되도록(저저항에서 고저항으로) 전환되고, 자화 자유층(313)으로부터 자화 고정층(311)으로의 방향으로 기입 전류를 흘리면, 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 서로 역평행이었던 경우에는 서로 평행이 되도록(고저항에서 저저항으로) 전환된다고 가정한다.
이하에 상기 구성의 불휘발성 SRAM 셀(10)의 동작 방법을 설명한다. 도 2는 불휘발성 SRAM 셀(10)의 상태 천이도이다. (미도시의) 제어 회로가 불휘발성 SRAM 셀(10)이 액세스될 것이라고 판단하면, 불휘발성 SRAM 셀(10)에 전원이 공급되는 상태가 유지되고 불휘발성 SRAM 셀(10)은 SRAM 셀로서 동작한다. 이하에서는, 이 상태를 SRAM 모드라 한다. 불휘발성 SRAM 셀(10)이 SRAM 모드에 있는 동안, 불휘발성 SRAM 셀(10)에 대해 고속의 데이터 판독 및 기입을 행할 수 있다.
한편, 제어 회로가 불휘발성 SRAM 셀(10)이 액세스되지 않을 것이라 판단하면, MTJ(31)가 데이터를 기억하고 불휘발성 SRAM 셀(10)은 전원이 차단된다(전원 차단 상태라고 함(도 2 참조)). 이에 의해 리크 전류를 감소시킬 수 있다. 상술한 바와 같이, 불휘발성 SRAM 셀(10)에 전원이 공급되지 않는 동안에는 데이터가 MTJ(31)에 기억되고, 불휘발성 SRAM 셀(10)에 전원이 공급되는 동안에는 데이터가 SRAM부에 기억된다. 이를 위해, 불휘발성 SRAM 셀(10)의 전원을 차단하기 전에, SRAM부로부터 MTJ(31)로 데이터를 이전하는 처리(이후에서는, 이 처리를 행하는 상태를 store 모드라고 함)를 행한다. 불휘발성 SRAM 셀(10)에 다시 전원을 공급하면, MTJ(31)로부터 SRAM부로 데이터가 복귀하는 처리(이후에서는, 이 처리를 행하는 상태를 recall 모드라고 함)를 행한다.
보다 구체적으로, 불휘발성 SRAM 셀(10)의 상태는 다음과 같이 전환된다. (미도시의) 제어 회로가 불휘발성 SRAM 셀(10)이 액세스될 것이라고 판단하면, 불휘발성 SRAM 셀(10)은 SRAM 모드가 된다. 그 후, 제어 회로가 불휘발성 SRAM 셀(10)이 액세스되지 않을 것이라 판단하면, SRAM 모드로부터 store 모드로 천이한다. 그리고, store 모드에서 행해지는 처리의 종료 후에, 불휘발성 SRAM 셀(10)에 전원이 차단된다(전원 차단 상태가 확립됨). 제어 회로가 불휘발성 SRAM 셀(10)이 액세스될 것이라고 다시 판단하면, 불휘발성 SRAM 셀(10)은 recall 모드가 된다. 그리고, recall 모드에서 행해지는 처리가 종료하면, 전원 차단 전에 저장되어 있던 데이터가 SRAM부에 기억되는 SRAM 모드가 확립된다.
도 3은 불휘발성 SRAM 셀(10)이 SRAM 모드에서 동작하는 방법을 나타낸다. 불휘발성 SRAM 셀(10)을 SRAM 모드로 설정하기 위해서는, 스위치선 SL의 전위를 저전위 "L"로 설정하고, MTJ(31)의 일단이 접속된 공통 전위 전극의 임피던스를 높게 설정하면, 제3 트랜지스터(23)가 턴 오프 된다. 그 결과, 도 3의 파선으로 둘러싸인 회로가 MTJ(31)로부터 분리되어, 불휘발성 SRAM 셀(10)은 통상적인 SRAM셀과 동일한 방식으로 동작하게 된다. 즉, 불휘발성 SRAM 셀(10)은 휘발적인 방식으로 데이터를 기억하고, 통상적인 SRAM 셀과 마찬가지로 고속으로 동작한다.
SRAM 모드에 있는 불휘발성 SRAM 셀(10)에 데이터를 기입하기 위해서는, 기입 전위에 따라 제1 비트선 BL 및 제2 비트선 BLB 중 하나의 전위를 고전위 "H"로 설정하고 다른 쪽을 저전위 "L"로 설정한 뒤, 워드선 WL의 전위를 고전위 "H"로 설정한다. 예를 들면, 제1 비트선 BL 및 제2 비트선 BLB의 전위를 각각 "H" 및 "L"로 설정한다고 가정한다. 이 상태에서, 워드선 WL의 전위를 "H"로 설정하여 제1 트랜지스터(21)와 제2 트랜지스터(22)를 턴 온 시켰을 때에, 제1 인버터(11)의 출력(노드 N1의 전위)은 "L"이 되고 제2 인버터(12)의 출력(노드 N2의 전위)은 "H"가 된다. 이 상태를 기입 데이터 "1"이 기억되는 상태라고 한다.
한편, 제1 비트선 BL 및 제2 비트선 BLB의 전위를 각각 "L" 및 "H"로 설정하고, 워드선 WL의 전위를 "H"로 설정하면, 제1 인버터(11)의 출력(노드 N1의 전위)은 "H"가 되고 제2 인버터(12)의 출력(노드 N2의 전위)은 "L"이 된다. 이 상태를 기입 데이터 "0"이 기억된 상태라고 한다.
SRAM 모드에 있는 불휘발성 SRAM 셀(10)로부터 데이터를 판독하기 위해, 워드선 WL의 전위를 "H"로 설정하여 제1 트랜지스터(21)와 제2 트랜지스터(22)를 턴 온 시키면, 불휘발성 SRAM 셀(10) 내에 기억된 데이터와 그 반전 값이 각각 비트선 BL 및 BLB에 전송된다.
도 4와 도 5는 store 모드에서 불휘발성 SRAM 셀(10)이 어떻게 동작하는지를 나타내는 도면이다. 도 4는, store 모드 개시 시에 SRAM부가 데이터 "1"을 기억하고 있는 상태(노드 L1 및 L2가 각각 "L" 및 "H"임)를 도시한다. 그리고, MTJ(31)에 접속되는 공통 전위 전극에는 기준 전압 Vdd의 1/2 전압을 부여한다. 이때, 제1 인버터(11) 및 제2 인버터(12)에 접속된 전원 단자 Vdd 및 Vss는 전원선 및 접지선으로부터 분리된다(플로팅 상태로 됨). 그리고, 스위치선 SL의 전위를 "H"로 설정하고, 제3 트랜지스터(23)를 턴 온 시킨다. 노드 N2의 전위가 "H"이고 전위 Vdd/2보다 높기 때문에, MTJ(31)의 자화 고정층(311)으로부터 자화 자유층(313)으로의 방향으로 기입 전류가 흐른다. 그 결과, MTJ(31)가 저저항 상태였을 경우, MTJ(31)의 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 평행 상태에서 역평행 상태로 전환되고, MTJ(31)의 저항이 고저항 상태로 전환된다.
한편, 도 5는 store 모드 개시 시에, SRAM부가 데이터 "0"을 기억하고 있는 상태(노드 L1 및 L2가 각각 "H" 및 "L"임)를 도시한다. 이 경우에는, MTJ(31)에 접속되는 공통 전위 전극에는 기준 전압 Vdd의 1/2 전압을 부여하고, 스위치선 SL의 전위를 "H"로 설정하고, 제3 트랜지스터(23)를 턴 온 시킨다. 노드 N2의 전위가 "L"이고 전위 Vdd/2보다 낮기 때문에, MTJ(31)의 자화 자유층(313)으로부터 자화 고정층(311)으로의 방향으로 기입 전류가 흐른다. 그 결과, MTJ(31)가 고저항 상태였을 경우, MTJ(31)의 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 역평행 상태에서 평행 상태로 전환되고, MTJ(31)의 저항이 저저항 상태로 전환된다.
도 6은 recall을 실현하기 위한 불휘발성 SRAM 셀(10a)의 회로도이다. recall을 실현하기 위해, 불휘발성 SRAM 셀(10a)은 상술한 불휘발성 SRAM 셀(10)의 구성요소 외에 제4 트랜지스터(24)와 제5 트랜지스터(25)를 포함한다. 제4 트랜지스터(24)의 일단은 제2 비트선 BLB에 접속되고, 타단은 제2 트랜지스터(22)의 소스에 접속된다. 제2 비트선 BLB는 접지된다. 제5 트랜지스터(25)의 일단은 MTJ(31)에 접속되고, 타단은 접지된다. 이렇게 구성된 불휘발성 SRAM 셀(10a)에서는, MTJ(31)의 저항값의 대소를 이용하여, MTJ(31)에 기억된 데이터를 SRAM부에 자동적으로 recall한다.
recall을 실현하기 위해, 제2 트랜지스터(22)의 온 저항 RTR2, 제3 트랜지스터(23)의 온 저항 RTR3, 제4 트랜지스터(24)의 온 저항 RTR4, 제5 트랜지스터(25)의 온 저항 RTR5, MTJ(31)의 저저항 Rp, MTJ(31)의 고저항 RAP는 수학식 1과 같은 관계를 만족하도록 설정된다. 이하의 설명에서, 용어 "트랜지스터의 저항"은 트랜지스터의 온 저항을 의미한다.
Figure pat00001
즉, 상기 저항값들은, MTJ(31)가 저저항 상태인 경우에는, 노드 N2와 접지 전극 사이에 위치하는 트랜지스터 및 MTJ(31)의 저항값의 합이 노드 N1과 접지 전극 사이에 위치하는 트랜지스터들의 저항값의 합보다 작고, MTJ(31)가 고저항 상태인 경우에는, 노드 N1와 접지 전극 사이에 위치하는 트랜지스터들의 저항값의 합보다 크게 설정된다.
각 트랜지스터의 상기 저항값은 트랜지스터의 채널의 폭을 변경함으로써 수학식 1을 만족하도록 설정될 수 있다. 이와 같이 저항값들을 설정하면, 제2 내지 제5 트랜지스터(22 내지 25)가 동시에 턴 온 되었을 때, 제2 트랜지스터(22) 및 제4 트랜지스터(24)를 흐르는 전류 IA, 제3 트랜지스터(23), 제5 트랜지스터(25) 및 MTJ(31)를 흐르는 전류 IB는 이하의 관계를 갖는다.
MTJ(31)가 역평행 상태(고저항 상태)인 경우, 관계 (RTR2＋RTR4)＜(RAP＋RTR3＋RTR5)를 유지하기 때문에, 전류 IA가 전류 IB보다 커진다(IB＜IA). 이에 의해, 노드N1의 전위가 노드 N2의 전위보다 먼저 "L"(0V)이 된다. 그 때문에, 제2 인버터(12)에 "L"이 입력되고, 제2 인버터(12)의 출력에 의해 노드 N2의 전위가 "H"가 된다. 그 때문에, 노드 N2 및 N1의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "1"이 recall되었음을 의미한다.
한편, MTJ(31)가 평행 상태(저저항 상태)인 경우, 관계 (RP＋RTR3＋RTR5)＜(RTR2＋RTR4)를 유지하기 때문에, 전류 IB가 전류 IA보다 커진다(IA＜IB). 이에 의해, 노드 N2의 전위가 노드 N1의 전위보다 먼저 "L"(0V)이 된다. 그 때문에, 제1 인버터(11)에 "L"이 입력되고, 제1 인버터(11)의 출력에 의해 노드 N1의 전위가 "H"가 된다. 그 때문에, 노드 N1 및 N2의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "0"이 recall되었음을 의미한다.
본 실시 형태에서는, 불휘발성 SRAM 셀(10a)이 recall 모드에서 MTJ(31)의 저항값의 대소를 이용하고 SRAM부에 데이터를 recall하는 회로 구성을 갖는다. 대안의 구성에서는, MTJ(31)로부터 데이터를 판독해내는 감지 증폭기를 설치하고, SRAM모드에서 사용된 상술한 데이터 기입 방식과 동일한 방식에 의해 SRAM부에 판독 데이터를 기입함으로써 recall이 행해진다.
이상과 같이, 본 실시 형태에 따른 불휘발성 SRAM 셀(10)에서는, 캐쉬가 액세스되는 경우에는 SRAM 모드에서 고속으로 데이터 판독 또는 기입이 행해진다. 캐쉬가 액세스되지 않는 경우에는, 데이터는 MTJ(31)에 기억되고 불휘발성 SRAM 셀(10)은 전원이 차단되어 리크 전류를 감소시킬 수 있다.
본 실시 형태에 따른 불휘발성 SRAM 셀(10)을 MRAM으로서 동작시킬 수도 있다. 도 7은 불휘발성 SRAM 셀(10)이 1 비트 MRAM으로서 이용되는 경우 어떻게 동작하는지를 나타내는 도면이다. 이하의 설명에서는, 이 모드를 MRAM 모드라 한다. MRAM 모드에서는, 제1 인버터(11) 및 제2 인버터(12)에 접속된 전원 단자 Vdd 및 Vss가 전원선 및 접지선으로부터 분리되어 있으며(즉, 부유 상태로 되어 있으며), 즉, 이것은 불휘발성 SRAM 셀(10) 전체가 전원선과 접지선으로부터 차단된 상태이다. 그 결과, 2개의 인버터(11 및 12)를 갖고 SRAM으로서 기능하는 회로가 전기적으로 부유 상태로 되고, 실제로 기능하지 않는다. 그리고, 도 7의 파선에 의해 둘러싸인 회로(즉, 제1 트랜지스터(21), 제3 트랜지스터(23) 및 MTJ(31)로 이루어지는 회로)가 1비트 MRAM 회로로서 동작한다. 또한, MRAM 모드일 때, MTJ(31)에 접속되는 공통 전위 전극에는 기준 전압 Vdd의 1/2 전압을 부여한다.
MRAM 모드의 경우에, 불휘발성 SRAM 셀(10)에 데이터를 기입하기 위해서는, 워드선 WL의 전위를 "H"로 설정하여 제1 트랜지스터(21)를 턴 온 시키고, 스위치선 SL의 전위를 "H"로 설정하여 제3 트랜지스터(23)를 턴 온 시키고, 기준 전압 Vdd와 동일한 전압 또는 0V 중 어느 하나를 기입 데이터에 따라 비트선 BL에 인가한다. 이에 의해 MTJ(31)에 기입 전류가 흐른다.
비트선 BL에 인가된 전압이 기준 전압 Vdd와 동일한 전압인 경우에는, 자화 고정층(311)으로부터 자화 자유층(313)으로의 방향으로 기입 전류가 흐른다. 그 결과, MTJ(31)가 저저항 상태였을 경우, 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 평행 상태로부터 역평행 상태로 전환되고, MTJ(31)의 저항이 고저항으로 전환된다.
한편, 비트선 BL에 인가된 전압이 0V인 경우, 기입 전류는 자화 자유층(313)으로부터 자화 고정층(311)으로의 방향으로 흐른다. 그 결과, MTJ(31)가 고저항 상태였을 경우, 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 역평행 상태로부터 평행 상태로 전환되고, MTJ(31)의 저항이 저저항으로 전환된다. 이러한 방식으로, 기입 전류의 방향에 따라 MTJ(31)에 데이터를 기입할 수 있다.
(변형예1)
상술한 제1 실시 형태의 각종 변형예가 생각된다. 도 8은 제1 실시 형태의 변형예1에 따른 불휘발성 SRAM 셀(10b)의 recall 동작을 나타낸다. 불휘발성 SRAM 셀(10b)에서, 제3 트랜지스터(23)는 노드 N1 및 MTJ(31)에 접속된다. 본 변형예의 SRAM 모드는, 불휘발성 SRAM 셀(10)에 대해 상술한 방법(도 3 참조)과 마찬가지의 방법으로 데이터를 판독하고 기입할 수 있기 때문에, 상세한 설명을 생략한다.
store 모드에서는, 제1 실시 형태에 따른 불휘발성 SRAM 셀(10)의 경우, SRAM부가 데이터가 "1"을 기억하면 MTJ(31)가 고저항 상태로 되고, SRAM부가 데이터 "0"을 기억하면 MTJ(31)가 저저항 상태로 된다. 본 변형에에 따른 불휘발성 SRAM 셀(10b)에서는 MTJ(31)가 상술한 것과 반대되는 저항 상태로 된다.
예를 들면, 불휘발성 SRAM 셀(10b)에서는, store 모드 개시 시에, 노드 N1의 전위가 "L"인 경우(SRAM부에 데이터 "1"이 기억되어 있음), 노드 N1의 전위가 공통 전위 전극의 전위(Vdd/2)보다 낮기 때문에 자화 자유층(313)으로부터 자화 고정층(311)으로의 방향으로 기입 전류가 흐른다. 그 결과, MTJ(31)가 고저항 상태였을 경우, 자화 고정층(311)과 자화 자유층(313)의 스핀 방향이 역평행 상태로부터 평행 상태로 전환되고, MTJ(31)의 저항이 저저항 상태로 전환된다. 한편, 노드 N1의 전위가 "H"인 경우(SRAM부에 데이터 "0"이 기억되어 있음), 자화 고정층(311)으로부터 자화 자유층(313)으로의 방향으로 기입 전류가 흐른다. 그 결과, MTJ(31)가 저저항 상태였을 경우, MTJ(31)의 저항이 고저항 상태로 전환된다.
불휘발성 SRAM 셀(10b)에서 recall을 행하기 위해, 제1 트랜지스터(21)의 저항값 RTR1, 제3 트랜지스터(23)의 저항값 RTR3, 제4 트랜지스터(24)의 저항값 RTR4, 제5 트랜지스터(25)의 저항값 RTR5, MTJ(31)의 저저항 Rp, MTJ(31)의 고저항 RAP가 수학식 2의 관계를 만족하도록 설정된다.
Figure pat00002
수학식 2와 같이 설정함으로써, 제1 트랜지스터(21) 및 제3 내지 제5 트랜지스터(23 내지 25)를 일제히 턴 온 시켰을 때, 제1 트랜지스터(21) 및 제4 트랜지스터(24)를 흐르는 전류 IA와, 제3 트랜지스터(23), 제5 트랜지스터(25) 및 MTJ(31)를 흐르는 전류 IB는 이하의 관계를 갖는다.
MTJ(31)가 역평행 상태(고저항 상태)인 경우, 관계 (RTR1＋RTR4)＜(RAP＋RTR3＋RTR5)를 유지하기 때문에, 전류 IA가 전류 IB보다 커진다(IB＜IA). 이에 의해, 노드N2의 전위가 노드 N1의 전위보다 먼저 "L"이 된다. 그 때문에, 제1 인버터(11)에 "L"이 입력되고, 노드 N1 및 N2의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "0"이 recall되었음을 의미한다.
한편, MTJ(31)가 평행 상태(저저항 상태)인 경우, 관계 (RP＋RTR3＋RTR5)＜(RTR1＋RTR4)를 유지하기 때문에, 전류 IB가 전류 IA보다 커진다(IA＜IB). 이에 의해, 노드 N1의 전위가 노드 N2의 전위보다 먼저 "L"이 된다. 그 때문에, 제2 인버터(12)에 "L"이 입력되어, 노드 N2 및 N1의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "1"이 recall되었음을 의미한다. 이와 같은 방식으로, 불휘발성 SRAM 셀(10b)도 불휘발성 SRAM 셀(10a)(도 6 참조)과 마찬가지의 방식으로 동작할 수 있다.
(변형예2)
도 9는 제1 실시 형태의 변형예2에 따른 불휘발성 SRAM 셀(10c)의 recall 동작을 나타낸다. 불휘발성 SRAM 셀(10c)에서, 제3 트랜지스터(23)의 일단은 제1 트랜지스터(21)에 접속되고, 타단은 MTJ(31)에 접속된다. 본 변형예의 SRAM 모드에서는, 불휘발성 SRAM 셀(10)(도 3 참조)에 대해 상술한 것과 동일한 방식으로 데이터를 판독 및 기입할 수 있기 때문에, 상세한 설명을 생략한다.
불휘발성 SRAM 셀(10c)의 store 모드에서는, MTJ(31)에 접속되는 공통 전위전극에는 기준 전압 Vdd의 1/2 전압을 부여하고, 제1 트랜지스터(21) 및 제3 트랜지스터(23)를 턴 온 시킨다. 그 결과, 불휘발성 SRAM 셀(10)이 store 모드인 경우에 대해 상술한 것과 마찬가지의 방법(도 4 및 도 5 참조)으로 SRAM부에 기억된 데이터가 MTJ(31)로 옮겨진다.
불휘발성 SRAM 셀(10c)에서 recall을 행하기 위해, 제1 트랜지스터(21)의 저항값 RTR1, 제2 트랜지스터(22)의 저항값 RTR2, 제3 트랜지스터(23)의 저항값 RTR3, 제4 트랜지스터(24)의 저항값 RTR4, 제5 트랜지스터(25)의 저항값 RTR5, MTJ(31)의 저저항값 Rp, MTJ(31)의 고저항값 RAP가 수학식 3의 관계를 만족하도록 설정된다.
Figure pat00003
수학식 3과 같이 설정함으로써, 제1 내지 제5 트랜지스터(21 내지 25)를 동시에 턴 온 시켰을 때, 제2 트랜지스터(22) 및 제4 트랜지스터(24)를 흐르는 전류 IA와, 제1 트랜지스터(21), 제3 트랜지스터(23), 제5 트랜지스터(25) 및 MTJ(31)를 흐르는 전류 IB는 이하의 관계를 갖는다.
MTJ(31)가 역평행 상태(고저항 상태)인 경우, 관계 (RTR2＋RTR4)＜(RAP＋RTR1＋RTR3＋RTR5)를 유지하기 때문에, 전류 IA가 전류 IB보다 커진다(IB＜IA). 그 결과, 노드 N1의 전위가 노드 N2의 전위보다 먼저 "L"이 된다. 그 때문에, 제2 인버터(12)에 "L"이 입력되고, 노드 N2 및 N1의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "1"이 recall되었음을 의미한다.
한편, MTJ(31)가 평행 상태(저저항 상태)인 경우, 관계 (RP＋RTR1＋RTR3＋RTR5)＜(RTR2＋RTR4)를 유지하기 때문에, 전류 IB가 전류 IA보다 커진다(IA＜IB). 그 결과, 노드 N2의 전위가 노드 N1의 전위보다 먼저 "L"이 된다. 그 때문에, 제1 인버터(11)에 "L"이 입력되고, 노드 N1 및 N2의 전위가 각각 "H" 및 "L"로 고정된다. 이것은 SRAM부에 원래의 데이터 "0"이 recall되었음을 의미한다. 이러한 방식으로, 불휘발성 SRAM 셀(10c)도 불휘발성 SRAM 셀(10a)(도 6 참조)과 마찬가지의 방식으로 동작할 수 있다.
도 10은, 제3 트랜지스터(23)의 일단이 제2 트랜지스터(22)에 접속되고, 타단이 MTJ(31)에 접속되는 대안의 구성을 나타낸다. 이 경우, store 모드에서는, SRAM부가 데이터 "1"을 기억하고 있으면 MTJ(31)가 저저항 모드로 되고, SRAM부가 데이터 "0"을 기억하고 있으면 MTJ(31)이 고저항 상태로 된다. recall 모드를 실현하기 위해서는, 트랜지스터(21 내지 25)의 저항값이 수학식 4의 관계를 만족하도록 설정된다.
Figure pat00004
이와 같이 설정함으로써, 도 10에 나타낸 불휘발성 SRAM 셀(10d)도 불휘발성 SRAM 셀(10a)(도 6 참조)과 마찬가지의 방식으로 동작할 수 있다.
제1 실시 형태에서는, MTJ(31)의 자화 고정층(311)이 제3 트랜지스터(23)에 접속되고 MTJ(31)의 자화 자유층(313)이 공통 전위 전극에 접속된다. 자화 고정층(311)이 공통 전위 전극에 접속되고 자화 자유층(313)이 제3 트랜지스터(23)에 접속되는 대안의 구성도 가능하다.
(제2 실시 형태)
도 11은 제1 실시 형태에 따른 상술한 불휘발성 SRAM 셀(10)(MC)을 이용하는 불휘발성 SRAM(100)의 기본 구성을 나타내는 도면이다. 복수의 불휘발성 SRAM 셀 MC가 배치되어 메모리 셀 어레이(101)를 구성한다. 메모리 셀 어레이(101)에는, 메모리 셀 어레이(101)의 복수의 워드선 WL 중 하나를 선택하는 로우 디코더(102)가 접속된다. 또한, 메모리 셀 어레이(101)에는 감지 증폭기(103)가 접속되고, 감지 증폭기(103)에는 입출력 회로(104)가 접속된다.
메모리 셀 어레이(101)의 복수의 쌍의 비트선 BL 및 BLB 중 하나를 선택하는 컬럼 디코더(105)를 설치한다. 컬럼 디코더(105)는, 선택된 비트선 쌍을 나타내는 정보를 입출력 회로(104) 및 감지 증폭기(103)에 출력한다. 불휘발성 SRAM(100)의 메모리 셀 MC로부터 데이터를 판독하는 경우에는, 컬럼 디코더(105)에 의해 지정된 비트선 쌍에 메모리 셀의 데이터가 출력되고, 이 데이터를 감지 증폭기(103)에 의해 증폭하고, 입출력 회로(104)로부터 출력한다. 불휘발성 SRAM(100)의 메모리 셀 MC에 데이터를 기입하는 경우에는, 기입 데이터가 입출력 회로(104)에 공급된다. 컬럼 디코더(105)에 의해 비트선 쌍이 선택되면, 선택된 비트선 쌍과 로우 디코더(102)에 의해 선택된 워드선 WL이 교차하는 지점에 위치하는 메모리 셀 MC에 기입 데이터가 기입된다.
도 12는 상기의 불휘발성 SRAM(100)을 캐쉬로서 이용하는 정보 처리 장치(예를 들면, PC 등)의 블록도이다. 이 예에서는, 프로세서(210)에 포함되는 L2 캐쉬(214)로서 불휘발성 SRAM(100)을 이용한다. L2 캐쉬(214)의 액세스 빈도는 프로세서(210)의 프로세서 엘리먼트(211)의 액세스 빈도보다 낮다. 따라서, 프로세서 코어(213)가 L2 캐쉬(214)의 전원을 차단하는 것이 적절하다고 판단하는 경우, L2 캐쉬(214)(불휘발성 SRAM(100))의 전원을 차단함으로써, 프로세서(210)의 전력 소비를 감소시킬 수 있다.
(제3 실시 형태)
도 13은 제1 실시 형태에 따른 상술한 불휘발성 SRAM 셀(10)(MC)을 이용하는 FPGA(field-programmable gate array)의 제1 예를 도시한다. 이 FPGA에서는, 복수의 불휘발성 SRAM 셀 MC가 메모리 셀 어레이(121)를 구성하도록 배치된다. 도 13에 도시한 바와 같이, 불휘발성 SRAM 셀 MC에 기억되는 데이터는 FPGA의 LUT(look-up table) 또는 멀티플렉서의 전환에 이용될 수 있다.
도 14는 제1 실시 형태에 따른 상술한 불휘발성 SRAM 셀(10)(MC)을 이용한 FPGA의 제2 예이다. 이 FPGA에서는, 복수의 불휘발성 SRAM 셀 MC가 메모리 셀 어레이(141)를 구성하도록 배치된다. 이 예에서는, 불휘발성 SRAM 셀MC에 기억되는 데이터를 FPGA의 스위칭 블록의 트랜지스터를 제어하는 데이터로서 이용하는 경우를 나타내고 있다.
몇몇 실시 형태들이 설명되었지만, 이 실시 형태들은 단지 예로서 제시된 것이며, 본 발명의 범위를 제한하고자 하는 것이 아니다. 본 명세서에 기재된 신규의 방법 및 시스템은 각종 다른 형태로 구현될 수 있다. 또한, 본 명세서에 설명된 형태의 방법 및 시스템에서의 각종 생략, 대체 및 변경이 본 발명의 사상을 벗어나지 않고 행해질 수 있다. 첨부된 특허청구범위 및 그 균등물은 본 발명의 범위 및 사상 내에 있는 한 이러한 형태 또는 변형을 포함하려는 것이다.
10, lOa : 불휘발성 SRAM 셀
11, 12 : 인버터
21, 22, 23, 24, 25 : 트랜지스터
31 : MTJ
101, 121, 141 : 메모리 셀 어레이
102 : 로우 디코더
103 : 감지 증폭기
104 : 입출력 회로
105 : 컬럼 디코더
210 : 프로세서
211 : 프로세서 엘리먼트
212 : L1 캐쉬
213 : 프로세서 코어
214 : L2 캐쉬
220 : 메인 메모리
230 : 하드디스크
240 : 입출력 장치
250 : 불휘발성 메모리
311 : 자화 고정층
312 : 비자성층
313 : 자화 자유층

Claims (10)

  1. 반도체 집적 회로로서,
    제1 입력 단자 및 제1 출력 단자를 포함하는 제1 인버터,
    상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 입력 단자 및 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제2 출력 단자를 포함하는 제2 인버터,
    일단이 제1 비트선에 접속되고, 타단이 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제1 트랜지스터,
    복수의 제2 트랜지스터를 포함하고, 일단이 상기 제1 인버터의 상기 제1 출력 단자에 접속되고, 타단이 제2 비트선에 접속된 제1 소자 그룹, 및
    복수의 제3 트랜지스터, 및 자기 저항이 변화하는 자기 저항 소자를 포함하고, 상기 제2 인버터의 상기 제2 출력 단자와 제1 단자 사이에 배치되거나, 동작에 따라 소정의 전위가 인가되는 상기 제1 단자와 상기 제1 트랜지스터 사이에 배치되는 제2 소자 그룹
    을 포함하고,
    상기 자기 저항 소자가 저저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터들의 온 저항값들의 합은 상기 제1 소자 그룹의 온 저항값보다 작고,
    상기 자기 저항 소자가 고저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터들의 온 저항값들의 합은 상기 제1 소자 그룹의 온 저항값보다 큰, 반도체 집적 회로.
  2. 제1항에 있어서, 상기 반도체 집적 회로에 전원이 들어오면, 상기 제2 비트선과 상기 제1 단자를 접지시키고, 상기 제1 소자 그룹의 상기 제2 트랜지스터들, 및 상기 제2 인버터의 상기 제2 출력 단자와 상기 제1 단자 사이에 배치된 상기 제3 트랜지스터들을 턴 온 시키도록 구성된 제어 회로를 더 포함하는, 반도체 집적 회로.
  3. 제2항에 있어서, 상기 제어 회로는, 상기 반도체 집적 회로에 전원이 차단되기 전에, 상기 제1 단자에 기준 전압의 1/2 전압을 인가하고 상기 제3 트랜지스터들을 턴 온 시킴으로써, 상기 자기 저항 소자에 기입 전류를 흐르게 하는, 반도체 집적 회로.
  4. 반도체 집적 회로로서,
    제1 입력 단자 및 제1 출력 단자를 포함하는 제1 인버터,
    상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 입력 단자 및 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제2 출력 단자를 포함하는 제2 인버터,
    게이트가 워드선에 접속되고, 일단이 제1 비트선에 접속되고, 타단이 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제1 트랜지스터,
    게이트가 상기 워드선에 접속되고, 일단이 상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 트랜지스터,
    일단이 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제3 트랜지스터,
    자기 저항이 변화하고 상기 제3 트랜지스터의 타단에 접속된 자기 저항 소자,
    일단이 상기 제2 트랜지스터에 접속되고 타단이 제2 비트선에 접속된 제4 트랜지스터, 및
    일단이 상기 자기 저항 소자에 접속되고, 동작에 따라 소정의 전위가 인가되는 제1 단자에 타단이 접속된 제5 트랜지스터
    를 포함하고,
    상기 자기 저항 소자가 저저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 온 저항값들의 합은 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 온 저항값들의 합보다 작고,
    상기 자기 저항 소자가 고저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 온 저항값들의 합은 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 온 저항값들의 합보다 큰, 반도체 집적 회로.
  5. 반도체 집적 회로로서,
    제1 입력 단자 및 제1 출력 단자를 포함하는 제1 인버터,
    상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 입력 단자 및 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제2 출력 단자를 포함하는 제2 인버터,
    게이트가 워드선에 접속되고, 일단이 제1 비트선에 접속되고, 타단이 상기 제1 인버터의 상기 제1 입력 단자에 접속된 제1 트랜지스터,
    게이트가 상기 워드선에 접속되고, 일단이 상기 제1 인버터의 상기 제1 출력 단자에 접속된 제2 트랜지스터,
    일단이 상기 제1 비트선에 접속된 제3 트랜지스터,
    자기 저항이 변화하고, 상기 제3 트랜지스터의 타단에 접속된 자기 저항 소자,
    일단이 상기 제2 트랜지스터에 접속되고, 타단이 제2 비트선에 접속된 제4 트랜지스터, 및
    일단이 상기 자기 저항 소자에 접속되고, 동작에 따라 소정의 전위가 인가되는 제1 단자에 타단이 접속된 제5 트랜지스터
    를 포함하고,
    상기 자기 저항 소자가 저저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 온 저항값들의 합은 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 온 저항값들의 합보다 작고,
    상기 자기 저항 소자가 고저항 상태인 경우, 상기 자기 저항 소자의 저항값과 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 온 저항값들의 합은 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 온 저항값들의 합보다 큰, 반도체 집적 회로.
  6. 제4항에 있어서, 상기 자기 저항 소자는,
    상기 제3 트랜지스터에 접속된 자화 고정층,
    상기 제5 트랜지스터에 접속된 자화 자유층, 및
    상기 자화 고정층과 상기 자화 자유층 사이에 배치된 비자성층
    을 포함하는, 반도체 집적 회로.
  7. 제5항에 있어서, 상기 자기 저항 소자는,
    상기 제3 트랜지스터에 접속된 자화 고정층,
    상기 제5 트랜지스터에 접속된 자화 자유층, 및
    상기 자화 고정층과 상기 자화 자유층 사이에 배치된 비자성층
    을 포함하는, 반도체 집적 회로.
  8. 제1항의 반도체 집적 회로를 복수 포함하는 메모리 셀 어레이를 캐쉬로서 사용하는, 프로세서.
  9. 제1항에 있어서, 상기 제2 소자 그룹은 상기 제2 인버터의 상기 제2 출력 단자와 상기 제1 단자 사이에 배치된, 반도체 집적 회로.
  10. 제1항에 있어서, 상기 제2 소자 그룹은 상기 제1 트랜지스터와 상기 제1 단자 사이에 배치된, 반도체 집적 회로.
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