CN102903385A - 半导体集成电路和处理器 - Google Patents

半导体集成电路和处理器 Download PDF

Info

Publication number
CN102903385A
CN102903385A CN2012101412936A CN201210141293A CN102903385A CN 102903385 A CN102903385 A CN 102903385A CN 2012101412936 A CN2012101412936 A CN 2012101412936A CN 201210141293 A CN201210141293 A CN 201210141293A CN 102903385 A CN102903385 A CN 102903385A
Authority
CN
China
Prior art keywords
transistor
inverter
terminal
transistorized
resistance value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012101412936A
Other languages
English (en)
Inventor
藤田忍
安部恵子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102903385A publication Critical patent/CN102903385A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本公开涉及半导体集成电路和处理器。在一种实施例中，本发明公开了一种半导体集成电路，该半导体集成电路包括：第一逆变器；第二逆变器；第一晶体管，其中第一晶体管的一端与第一位线连接，以及第一晶体管的另一端与第一逆变器的第一输入端子连接；第一元件组，包含第二晶体管，其中第一元件组的一端与第一逆变器的第一输出端连接，以及第一元件组的另一端与第二位线连接；以及第二元件组，包含第三晶体管以及其磁阻可变的磁阻元件，其中第二元件组的一端与第一逆变器及第二逆变器连接，以及第二元件组的另一端与第一端子连接。

Description

半导体集成电路和处理器
本申请要求在2011年7月28日提交的日本专利申请No.2011-166070的优先权，在此通过引用并入该专利申请No.2011-166070的全部内容。
技术领域
本说明书所描述的实施例涉及半导体集成电路和处理器。
背景技术
高速缓冲存储器是确定微处理器的性能的主要因素。由于高速缓冲存储器的面积占整个微处理器的面积的略小于一半，因而高速缓冲存储器的功率消耗占整个微处理器的功率消耗的一大部分。按照常规，能够高速操作的SRAM（静态随机存取存储器）被用作微处理器的高速缓冲存储器。但是，由于SRAM是易失性存储器，因而要使数据持续存储于其中，则必须一直给它供电。因此，随着小型化程度的增加，产生了以下问题：由于在SRAM中存在泄漏电流（leak current），因而SRAM需要大的静态功耗。
另一方面，微处理器的功率消耗能够通过采用非易失性存储器作为高速缓冲存储器来降低。但是，即使是在非易失性存储器当中能够以最高速度操作的MRAM（磁阻式随机存取存储器）也太慢而无法用作高速缓冲存储器。因此，现在期望能够以高到能够用作高速缓冲存储器的速度操作的非易失性存储器。
发明内容
本发明的目的是提供其中性能降低和电路面积增加得以抑制的非易失性存储器。
根据本发明的示例性实施例，本发明提供了一种半导体集成电路。该半导体集成电路包括：第一逆变器，包含第一输入端子和第一输出端子；第二逆变器，包含第二输入端子和第二输出端子，其中第二逆变器的第二输入端子与第一逆变器的第一输出端子连接，以及第二逆变器的第二输出端子与第一逆变器的第一输入端子连接；第一晶体管，其中第一晶体管的一端与第一位线连接，以及第一晶体管的另一端与第一逆变器的第一输入端子连接；第一元件组，包含多个第二晶体管，其中第一元件组的一端与第一逆变器的第一输出端连接，以及第一元件组的另一端与第二位线连接；以及第二元件组，包含多个第三晶体管以及其磁阻可变的磁阻元件，其中第二元件组的一端与第一逆变器及第二逆变器连接，以及第二元件组的另一端与第一端子连接，其中给定的电位被按照操作来施加于第一端子。如果磁阻元件处于小电阻状态，则磁阻元件的电阻值与第三晶体管的导通电阻值之和小于第一元件组的导通电阻值。如果磁阻元件处于大电阻状态，则磁阻元件的电阻值与第三晶体管的导通电阻值之和大于第一元件组的导通电阻值。
根据该示例性实施例，可以提供其中性能降低和电路面积增加得以抑制的非易失性SRAM。
附图说明
现在将参照附图来描述用于实现本发明的各种特征的总体架构。附图和相关的描述被提供用于例示本发明的实施例，而并非用于限定本发明的范围：
图1示出了根据本发明的第一实施例的非易失性SRAM的基本电路配置；
图2是根据第一实施例的非易失性SRAM单元的状态转换图；
图3示出了根据第一实施例的非易失性SRAM单元在SRAM模式中的一种操作；
图4示出了根据第一实施例的非易失性SRAM单元在存储模式中的一种操作；
图5示出了根据第一实施例的非易失性SRAM单元在存储模式中的另一种操作；
图6是用于实现召回（recall）的根据第一实施例的非易失性SRAM单元的电路图；
图7示出了根据第一实施例的非易失性SRAM单元在被用作MRAM时操作的方式；
图8示出了根据第一实施例的第一改型（modification）的非易失性SRAM单元的召回操作；
图9示出了根据第一实施例的第二改型的非易失性SRAM单元的召回操作；
图10示出了根据第一实施例的第二改型的另一种非易失性SRAM单元的召回操作；
图11示出了采用根据第一实施例的非易失性SRAM单元的根据本发明的第二实施例的非易失性SRAM的基本结构；
图12是采用图11的非易失性SRAM作为高速缓存的信息处理装置的框图；
图13示出了采用根据第一实施例的非易失性SRAM单元的根据本发明的第三实施例的一种FPGA；以及
图14示出了采用根据第一实施例的非易失性SRAM单元的根据本发明的第三实施例的另一种FPGA。
具体实施方式
本发明的实施例将在下面参照附图来描述。
（实施例1）
图1示出了根据本发明的第一实施例的非易失性SRAM单元10的基本电路架构。如图1所示，非易失性SRAM单元10具有逆变器11和12、晶体管21-23及MTJ（磁性隧道结）31。
第一和第二逆变器11和12每个都包括p沟道MOSFET和n沟道MOSFET，该p沟道MOSFET和n沟道MOSFET彼此串联连接并被设置于两个供电端子Vdd和Vss之间。第一和第二逆变器11和12彼此交叉耦接。
第一晶体管21的栅极、源极和漏极分别连接到字线WL、第一位线BL以及第一逆变器11的输入端子。第二晶体管22的栅极、源极和漏极分别连接到字线WL、第二位线BLB以及第二逆变器12的输入端子。第三晶体管23的栅极、源极和漏极分别连接到开关线SL、交叉耦接的逆变器11和12以及MTJ 31。
MTJ 31是具有磁化固定层311、非磁性层312和磁化自由层313的自旋注入式磁阻元件。非磁性层312是隧穿绝缘层，或者由非磁性金属制成。MTJ 31的磁化固定层311和磁化自由层313分别连接到第三晶体管23和公共电位电极。在MTJ 31中，磁化自由层313的自旋方向根据写入电流方向被从与磁化固定层311的方向平行的方向转变为与其反向平行的方向，或者被从与磁化固定层311的方向反向平行的方向转变为与其平行的方向。MTJ 31的电阻在磁化固定层311和磁化自由层313的自旋方向相互平行时为小，而在它们相互反向并行时为大。
在下面的描述中，假定：当写入电流被促使沿着从磁化固定层311到磁化自由层313的方向流动时，如果磁化固定层311和磁化自由层313的自旋方向已经是彼此平行的，则它们转变成为彼此反向平行的（从小电阻到大电阻）；以及当写入电流被促使沿着从磁化自由层313到磁化固定层311的方向流动时，如果磁化固定层311和磁化自由层313的自旋方向已经是彼此反向平行的，则它们转变成为彼此平行的（从大电阻到小电阻）。
下面将描述以上所配置的非易失性SRAM单元10的操作方式。图2是非易失性SRAM单元10的状态转换图。如果控制电路（没有示出）判断非易失性SRAM单元10将被访问，则非易失性SRAM单元10被供电的状态被维持，并且非易失性SRAM单元10作为SRAM单元来操作。在下文中，这种状态将称为SRAM模式。当非易失性SRAM单元10处于SRAM模式时，能够对其执行高速的数据读取和写入。
另一方面，如果控制电路判断非易失性SRAM单元10将不被访问，则MTJ 31存储数据并且非易失性SRAM单元10被断电（称为断电状态（参见图2））。泄漏电流因而能够得以减小。如上所述，数据在非易失性SRAM单元10没有被供电时被存储于MTJ 31中，以及在非易失性SRAM单元10被供电时被存储于SRAM部分中。为此，将数据从SRAM部分转移到MTJ 31的处理（其中执行该处理的状态在下文中称为存储模式）在非易失性SRAM单元10断电之前执行。以及使数据从MTJ 31返回到SRAM部分的处理（其中执行该处理的状态在下文中称为召回模式）在非易失性SRAM单元10再次通电时执行。
更具体而言，非易失性SRAM单元10的状态按照以下方式来转换。如果控制电路（没有示出）判断非易失性SRAM单元10将被访问，则使非易失性SRAM单元10变为SRAM模式。如果其后控制电路判断非易失性SRAM单元10将不被访问，则进行从SRAM模式到存储模式的转换。当在存储模式中执行的处理完成时，非易失性SRAM单元10就被断电（断电状态被建立）。如果控制电路再次判断非易失性SRAM单元10将被访问，则使非易失性SRAM单元10变为召回模式。当在召回模式中执行的处理完成时，SRAM模式就被建立，在该SRAM模式中，SRAM部分存储有在断电之前存储在那里的数据。
图3示出了非易失性SRAM单元10在SRAM模式中的操作方式。为了将非易失性SRAM单元10设置为SRAM模式，开关线SL的电位被设置为低电位“L”，并且与MTJ 31的一端连接的公共电位电极的阻抗被设置为高的，由此使第三晶体管23截止。结果，在图3中由虚线所围住的电路与MTJ 31分离开，并且非易失性SRAM单元10变为按照与普通的SRAM单元相同的方式来操作。也就是说，非易失性SRAM单元10按照易失的方式来存储数据并且象普通的SRAM单元那样高速地操作。
为了将数据写入处于SRAM模式的非易失性SRAM单元10中，按照写入电位将第一位线BL和第二位线BLB之一的电位设置为高电位“H”，以及另一个设置为低电位“L”，并且然后将字线WL的电位设置为高电位“H”。例如，假定，第一位线BL和第二位线BLB的电位已经分别设置为“H”和“L”。如果在这种状态下将字线WL的电位设置为“H”以使第一和第二晶体管21和22导通，则第一逆变器11的输出（节点N1的电位）变为“L”并且第二逆变器12的输出（节点N2的电位）变为“H”。这种状态被定义为写入数据“1”被存储的状态。
另一方面，如果第一位线BL和第二位线BLB的电位分别设置为“L”和“H”，并且字线WL的电位设置为“H”，则第一逆变器11的输出（节点N1的电位）变为“H”并且第二逆变器12的输出（节点N2的电位）变为“L”。这种状态被定义为写入数据“0”被存储的状态。
为了从处于SRAM模式的非易失性SRAM单元10中读取数据，字线WL的电位被设置为“H”以使第一和第二晶体管21和22导通，由此存储于非易失性SRAM单元10中的数据以及其反转值（invertedvalue）分别被传输到位线BL和BLB。
图4和5示出了非易失性SRAM单元10在存储模式中的操作方式。图4示出了以下状态：SRAM部分在存储模式开始时存储数据“1”（节点N1和N2分别处于“L”和“H”）。与MTJ 31连接的公共电位电极被给定为参考电压Vdd的一半。与第一逆变器11和第二逆变器12连接的供电端子Vdd和Vss与电源线及地线分离开（变成为浮置状态）。开关线SL的电位被设置为“H”以使第三晶体管23导通。由于节点N2的电位为“H”并因此高于电位Vdd/2，因而写入电流沿着从MTJ 31的磁化固定层311到其磁化自由层313的方向流动。结果，如果MTJ 31已经处于小电阻状态，则MTJ 31的磁化固定层311和磁化自由层313的自旋方向从平行状态转变为反向平行状态，并且MTJ 31的电阻转变为大电阻。
另一方面，图5示出了以下状态：SRAM部分在存储模式开始时存储数据“0”（节点N1和N2分别处于“H”和“L”）。在这种情况下，与MTJ 31连接的公共电位电极被给定为参考电压Vdd的一半，并且开关线SL的电位被设置为“H”以使第三晶体管23导通。由于节点N2的电位为“L”并因此小于电位Vdd/2，因而写入电流沿着从MTJ 31的磁化自由层313到其磁化固定层311的方向流动。结果，如果MTJ31已经处于大电阻状态，则MTJ 31的磁化固定层311和磁化自由层313的自旋方向从反向平行状态转变为平行状态，并且MTJ 31的电阻转变为小电阻。
图6是用于实现召回的非易失性SRAM单元10a的电路图。为实现召回，除了上述非易失性SRAM单元10的部件之外，非易失性SRAM单元10a还具有第四晶体管24和第五晶体管25。第四晶体管24的一端与第二位线BLB连接，以及另一端与第二晶体管22的源极连接。第二位线BLB接地（GND）。第五晶体管的一端与MTJ 31连接，以及另一端接地。在这样配置的非易失性SRAM单元10a中，存储于MTJ 31只的数据被自动召回到使用MTJ 31的大电阻值和小电阻值的SRAM部分。
为实现召回，第二晶体管22的导通电阻RTR2、第三晶体管23的导通电阻RTR3、第四晶体管24的导通电阻RTR4、第五晶体管25的导通电阻RTR5、MTJ 31的小电阻RP及MTJ 31的大电阻RAP被设置以致满足式（1）的关系。在下面的描述中，术语“晶体管的电阻”意指晶体管的导通电阻。
（RP+RTR3+RTR5）<（RTR2+RTR4）<（RAP+RTR3+RTR5）…（1）
也就是说，以上电阻值被设置为使得位于节点N2与接地电极之间的晶体管和MTJ 31的电阻值之和在MTJ31处于小电阻状态的情况下小于位于节点N1与接地电极之间的晶体管的电阻值之和，以及在MTJ31处于大电阻状态的情况下大于位于节点N1与接地电极之间的晶体管的电阻值之和。
各个晶体管的上述电阻值能够通过改变它们的沟道宽度来设置以致满足式（1）。对于电阻值的这种设置，当第二到第五晶体管22-25同时导通时，流过第二晶体管22及第四晶体管24的电流IA以及流过第三晶体管23、第五晶体管25及MTJ 31的电流IB具有以下关系。
如果MTJ 31处于反向平行状态（大电阻状态），则由于关系（RTR2+RTR4）<（RAP+RTR3+RTR5）成立，因而电流IA大于电流IB（IB<IA）。结果，节点N1的电位比节点N2的电位更早地变为“L”（0V）。因此，“L”被输入第二逆变器12并且节点N2的电位因第二逆变器12的输出而变为“H”。因此，节点N2和N1的电位分别固定于“H”和“L”。这意味着原始数据“1”已经被召回到SRAM部分。
如果MTJ 31处于平行状态（小电阻状态），则由于关系（RP+RTR3+RTR5）<（RTR2+RTR4）成立，因而电流IB大于电流IA（IA<IB）。结果，节点N2的电位比节点N1的电位更早地变为“L”（0V）。因此，“L”被输入第一逆变器11并且节点N1的电位因第一逆变器11的输出而变为“H”。因此，节点N1和N2的电位分别固定于“H”和“L”。这意味着原始数据“0”已经被召回到SRAM部分。
在该实施例中，非易失性SRAM单元10a具有这样的电路结构：在召回模式中，利用MTJ 31的大电阻值和小电阻值来将数据召回到SRAM部分。另一可选结构是可能的，在该可选结构中，设置了用于从MTJ 31中读取数据的读出放大器（sense amplifier），并且通过与上述用于SRAM模式的数据写入方法相同的方法将读出数据写SRAM部分来执行召回。
如上所述，在根据实施例的非易失性SRAM单元10中，在高速缓存被访问的情况下，在SRAM模式中以高速来执行数据读取或写入。在高速缓存不被访问的情况下，数据存储于MTJ 31中并且非易失性SRAM单元10被断电，由此能够减小泄漏电流。
有可能促使根据实施例的非易失性SRAM单元10作为MRAM来操作。图7示出了非易失性SRAM单元10在被用作1位MRAM时的操作方式。在下面的描述中，这种模式将被称为MRAM模式。在MRAM模式中，与第一逆变器11和第二逆变器12连接的供电端子Vdd和Vss与电源线及地线分离开（变为浮置状态），也就是说，整个非易失性SRAM单元10与电源线及地线断开。结果，具有两个逆变器11和12并且将起着SRAM的作用的电路变为电浮置状态并且实际上不起作用。在图7中由虚线围住的电路（即，由第一晶体管21、第三晶体管23和MTJ 31构成的电路）作为1位MRAM电路来操作。在MRAM模式中，与MTJ 31连接的公共电位电极被给定为参考电压Vdd的一半。
在MRAM模式中为了将数据写入非易失性SRAM单元10，字线WL的电位被设置为“H”以使第一晶体管21导通，开关线SL的电位被设置为“H”以使第三晶体管23导通，并且根据写入数据将与参考电压Vdd相同的电压或0V施加于位线BL。结果，写入电流流过MTJ31。
如果施加于位线BL的电压是与参考电压Vdd相同的电压，则写入电流沿着从磁化固定层311到磁化自由层313的方向流动。结果，如果MTJ 31已经处于小电阻状态，则磁化固定层311和磁化自由层313的自旋方向从平行状态转变为反向平行状态，并且MTJ 31的电阻转变为大电阻。
另一方面，如果施加于位线BL的电压为0V，则写入电流沿着从磁化自由层313到磁化固定层311的方向流动。结果，如果MTJ 31已经处于大电阻状态，则磁化固定层311和磁化自由层313的自旋方向从反向平行状态转变为平行状态，并且MTJ 31的电阻转变为小电阻。以这种方式，数据能够按照写入电流的方向写入MTJ 31。
（改型1）
上述第一实施例的各种改型是可以想得到的。图8示出了根据第一实施例的第一改型的非易失性SRAM单元10b的召回操作。在非易失性SRAM单元10b中，第三晶体管23与节点1和MTJ 31连接。该改型的SRAM模式将不再详细描述，因为数据能够按照与以上针对非易失性SRAM单元10（参见图3）来描述的方式相同的方式来读取和写入。
在存储模式中，在根据第一实施例的非易失性SRAM单元10中，MTJ 31在SRAM部分存储有数据“1”的情况下变为大电阻状态，并且在SRAM部分存储有数据“0”的情况下变为小电阻状态（参见图4和5）。在根据本改型的非易失性SRAM单元10b中，MTJ 31变为与以上电阻状态相反的电阻状态。
例如，在非易失性SRAM单元10b中，如果节点N1的电位在存储模式开始时为“L”（数据“1”存储于SRAM部分中），则写入电流沿着从磁化自由层313到磁化固定层311的方向流动，因为节点N1的电位小于公共电位电极的电位（Vdd/2）。结果，如果MTJ 31已经处于大电阻状态，则磁化固定层311和磁化自由层313的自旋方向从反向平行状态转变为平行状态，并且MTJ 31的电阻转变为小电阻。另一方面，如果节点N1的电位为“H”（数据“0”存储于SRAM部分中），则写入电流沿着从磁化固定层311到磁化自由层313的方向流动。结果，如果MTJ 31已经处于小电阻状态，则MTJ 31的电阻转变为大电阻。
为了在非易失性SRAM单元10b中执行召回，第一晶体管21的电阻RTR1、第三晶体管23的电阻RTR3、第四晶体管24的电阻RTR4、第五晶体管25的电阻RTR5、MTJ 31的小电阻RP及MTJ 31的大电阻RAP被设置以致满足式（2）的关系：
（RP+RTR3+RTR5）<（RTR1+RTR4）<（RAP+RTR3+RTR5）…（2）
对于式（2）的设置，当第一晶体管21及第三到第五晶体管23-25同时导通时，流过第一晶体管21及第四晶体管24的电流IA以及流过第三晶体管23、第五晶体管25及MTJ 31的电流IB具有以下关系。
如果MTJ 31处于反向平行状态（大电阻状态），则由于关系（RTR1+RTR4）<（RAP+RTR3+RTR5）成立，因而电流IA大于电流IB（IB<IA）。结果，节点N2的电位比节点N1的电位更早地变为“L”。因此，“L”被输入第一逆变器11并且节点N1和N2的电位分别固定于“H”和“L”。这意味着原始数据“0”已经被召回到SRAM部分。
另一方面，如果MTJ 31处于平行状态（小电阻状态），则由于关系（RP+RTR3+RTR5）<（RTR1+RTR4）成立，因而电流IB大于电流IA（Ix<IB）。结果，节点N1的电位比节点N2的电位更早地变为“L”。因此，“L”被输入第二逆变器12并且节点N2和N1的电位分别固定于“H”和“L”。这意味着原始数据“1”已经被召回到SRAM部分。以这种方式，非易失性SRAM单元10b能够按照与非易失性SRAM单元10a（参见图6）相同的方式来操作。
（改型2）
图9示出了根据第一实施例的第二改型的非易失性SRAM单元10c的召回操作。在非易失性SRAM单元10c中，第三晶体管23的一端与第一晶体管21连接，以及另一端与MTJ 31连接。该改型的SRAM模式将不再详细描述，因为数据能够按照与以上针对非易失性SRAM单元10（参见图3）来描述的方式相同的方式来读取和写入。
在存储模式中，在非易失性SRAM单元10c中，参考电压Vdd的一半被施加于与MTJ 31连接的公共电位电极，并且第一晶体管21和第三晶体管23被导通。结果，存储于SRAM部分中的数据能够按照与以上针对处于存储模式的非易失性SRAM单元10所描述的方式（参见图4和5）相同的方式转移至MTJ 31中。
为了在非易失性SRAM单元10c中执行召回，第一晶体管21的电阻RTR1、第二晶体管22的电阻RTR2、第三晶体管23的电阻RTR3、第四晶体管24的电阻RTR4、第五晶体管25的电阻RTR5、MTJ 31的小电阻RP及MTJ 31的大电阻RAP被设置以致满足式（3）的关系：
（RP+RTR1+RTR3+RTR5）<（RTR2+RTR4）<（RAP+RTR1+RTR3+RTR5）…（3）
对于式（3）的设置，当第一到第五晶体管21-25同时导通时，流过第二晶体管22及第四晶体管24的电流IA以及流过第一晶体管21、第三晶体管23、第五晶体管25及MTJ 31的电流IB具有以下关系。
如果MTJ 31处于反向平行状态（大电阻状态），则由于关系（RTR2+RTR4）<（RAP+RTR1+RTR3+RTR5）成立，因而电流IA大于电流IB（IB<IA）。结果，节点N1的电位比节点N2的电位更早地变为“L”。因此，“L”被输入第二逆变器12并且节点N2和N1的电位分别固定于“H”和“L”。这意味着原始数据“1”已经被召回到SRAM部分。
另一方面，如果MTJ 31处于平行状态（小电阻状态），则由于关系（RP+RTR1+RTR3+RTR5）<（RTR2+RTR4）成立，因而电流IB大于电流IA（IA<IB）。结果，节点N2的电位比节点N1的电位更早地变为“L”。因此，“L”被输入第一逆变器11并且节点N1和N2的电位分别固定于“H”和“L”。这意味着原始数据“0”已经被召回到SRAM部分。以这种方式，非易失性SRAM单元10c能够按照与非易失性SRAM单元10a（参见图6）相同的方式来操作。
图10示出了另一可选结构，在该可选结构中，第三晶体管23的一端与第二晶体管22连接，以及另一端与MTJ 31连接。在这种情况下，在存储模式中，MTJ 31在SRAM部分存储有数据“1”的情况下变为小电阻状态，以及在SRAM部分存储有数据“0”的情况下变为大电阻状态。为实现召回模式，晶体管21-25的电阻被设置以致满足式（4）的关系：
（RP+RTR2+RTR3+RTR5）<（RTR1+RTR4）<（RAP+RTR2+RTR3+RTR5）…（4）
对于这种设置，图10所示的非易失性SRAM单元10d能够按照与非易失性SRAM单元10a（参见图6）相同的方式来操作。
在第一实施例中，MTJ 31的磁化固定层311与第三晶体管23连接，以及其磁化自由层313与公共电位电极连接。另一可选结构是可能的，在该可选结构中，磁化固定层311与公共电位电极连接，以及磁化自由层313与第三晶体管23连接。
（实施例2）
图11示出了采用上述根据第一实施例的非易失性SRAM单元10（MC）的非易失性SRAM 100的基本结构。多个非易失性SRAM单元MC被排布以致形成存储单元阵列101。用于选择存储单元阵列101的多根字线WL之一的行解码器102与存储单元阵列101连接。读出放大器103也与存储单元阵列101连接，以及输入/输出电路104与读出放大器103连接。
设置列解码器105，其用于选择存储单元阵列101的多对位线BL和BLB之一。列解码器105将指示所选位线对的信息输出到输入/输出电路104及读出放大器103。为了从非易失性SRAM 100的存储单元MC中读取数据，存储单元的数据被输出到由列解码器105指定的位线对，由读出放大器103来放大，并且由输入/输出电路104来输出。为了将数据写入非易失性SRAM 100的存储单元MC，写入数据被供应到输入/输出电路104。当位线对由列解码器105来选择时，写入数据被写入位于所选位线对与由行解码器102选择的字线WL的相交点处的存储单元MC。
图12是采用以上非易失性SRAM 100作为高速缓存的信息处理装置（例如，PC）的框图。在本例中，非易失性SRAM 100被用作并入处理器210中的L2高速缓存214。L2高速缓存214的访问频率小于处理器210的处理器元件211的访问频率。因此，处理器210的功率消耗能够通过在处理器核心213判断适合对L2高速缓存214断电时使L2高速缓存214（非易失性SRAM 100）断电来降低。
（实施例3）
图13示出了采用上述根据第一实施例的非易失性SRAM单元10（MC）的第一示例FPGA（现场可编程门阵列）。在该FPGA中，多个非易失性SRAM单元MC被排布以致形成存储单元阵列121。如图13所示，存储于非易失性SRAM单元MC内的数据能够被用来开关FPGA的LUT（查找表）或多路复用器。
图14示出了采用上述根据第一实施例的非易失性SRAM单元10（MC）的第二示例FPGA。在该FPGA中，多个非易失性SRAM单元MC被排布以致形成存储单元阵列141。在本例中，存储于非易失性SRAM单元MC内的数据能够用作用于控制FPGA的开关块的晶体管的数据。
虽然以上已经描述了一些实施例，但是这些实施例仅以实例的方式给出，而并不意图限制本发明的范围。实际上，在此所描述的新的方法和系统可以按照各种其他形式来实现。并且，可以进行在本说明书所描述的方法和系统的形式中的各种省略、替换及改变而不脱离本发明的精神。所附的权利要求及等同物意图涵盖会落入本发明的范围和精神之内的此类形式或修改。

Claims (10)

1.一种半导体集成电路，包括：
第一逆变器，包含第一输入端子和第一输出端子；
第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接；
第一晶体管，其中所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接；
第一元件组，包含多个第二晶体管，其中所述第一元件组的一端与所述第一逆变器的所述第一输出端连接，以及所述第一元件组的另一端与第二位线连接；以及
第二元件组，包含多个第三晶体管以及其磁阻可变的磁阻元件，其中所述第二元件组布置于所述第二逆变器的所述第二输出端子与第一端子之间，或者布置于所述第一晶体管与所述第一端子之间，并且其中给定的电位按照操作被施加于所述第一端子，以及
其中如果所述磁阻元件处于小电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和小于所述第一元件组的导通电阻值，以及
其中如果所述磁阻元件处于大电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和大于所述第一元件组的导通电阻值。
2.根据权利要求1所述的电路，还包括：
控制电路，配置用于使所述第二位线和所述第一端子接地，并且用于在所述半导体集成电路被供电时使所述第一元件组中的所述第二晶体管和布置于所述第二逆变器的所述第二输出端子与所述第一端子之间的所述第三晶体管导通。
3.根据权利要求2所述的电路，其中所述控制电路通过将参考电压的一半施加于所述第一端子以及在所述半导体集成电路断电之前使所述第三晶体管导通来允许写入电流流过所述磁阻元件。
4.一种半导体集成电路，包括：
第一逆变器，包含第一输入端子和第一输出端子；
第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接；
第一晶体管，其中所述第一晶体管的栅极与字线连接，所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接；
第二晶体管，其中所述第二晶体管的栅极与所述字线连接，所述第二晶体管的一端与所述第一逆变器的所述第一输出端子连接；
第三晶体管，其中所述第三晶体管的一端与所述第一逆变器的所述第一输入端子连接；
磁阻元件，其磁阻可变并且与所述第三晶体管的另一端连接；
第四晶体管，其中所述第四晶体管的一端与所述第二晶体管连接，以及所述第四晶体管的另一端与第二位线连接；以及
第五晶体管，其中所述第五晶体管的一端与所述磁阻元件连接，以及所述第五晶体管的另一端与第一端子连接，其中给定的电位按照操作被施加于所述第一端子，
其中如果所述磁阻元件处于小电阻状态，则所述磁阻元件的电阻值与所述第三晶体管及所述第五晶体管的导通电阻值之和小于所述第二晶体管及所述第四晶体管的导通电阻值之和，以及
其中如果所述磁阻元件处于大电阻状态，则所述磁阻元件的电阻值与所述第三晶体管及所述第五晶体管的导通电阻值之和大于所述第二晶体管及所述第四晶体管的导通电阻值之和。
5.一种半导体集成电路，包括：
第一逆变器，包含第一输入端子和第一输出端子；
第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接；
第一晶体管，其中所述第一晶体管的栅极与字线连接，所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接；
第二晶体管，其中所述第二晶体管的栅极与所述字线连接，所述第二晶体管的一端与所述第一逆变器的所述第一输出端子连接；
第三晶体管，其中所述第三晶体管的一端与所述第一位线连接；
磁阻元件，其磁阻可变并且与所述第三晶体管的另一端连接；
第四晶体管，其中所述第四晶体管的一端与所述第二晶体管连接，以及所述第四晶体管的另一端与第二位线连接；以及
第五晶体管，其中所述第五晶体管的一端与所述磁阻元件连接，以及所述第五晶体管的另一端与第一端子连接，其中给定的电位按照操作被施加于所述第一端子，
其中如果所述磁阻元件处于小电阻状态，则所述磁阻元件的电阻值与所述第一晶体管、所述第三晶体管及所述第五晶体管的导通电阻值之和小于所述第二晶体管及所述第四晶体管的导通电阻值之和，以及
其中如果所述磁阻元件处于大电阻状态，则所述磁阻元件的电阻值与所述第一晶体管、所述第三晶体管及所述第五晶体管的导通电阻值之和大于所述第二晶体管及所述第四晶体管的所述导通电阻值之和。
6.根据权利要求4所述的电路，其中所述磁阻元件包括：
与所述第三晶体管连接的磁化固定层；
与所述第五晶体管连接的磁化自由层；以及
布置于所述磁化固定层与所述磁化自由层之间的非磁性层。
7.根据权利要求5所述的电路，其中所述磁阻元件包括：
与所述第三晶体管连接的磁化固定层；
与所述第五晶体管连接的磁化自由层；以及
布置于所述磁化固定层与所述磁化自由层之间的非磁性层。
8.一种处理器，其中包含多个根据权利要求1所述的半导体集成电路的存储单元阵列被用作高速缓存。
9.根据权利要求1所述的电路，其中所述第二元件组布置于所述第二逆变器的所述第二输出端子与所述第一端子之间。
10.根据权利要求1所述的电路，其中所述第二元件组布置于所述第一晶体管与所述第一端子之间。
CN2012101412936A 2011-07-28 2012-05-09 半导体集成电路和处理器 Pending CN102903385A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-166070 2011-07-28
JP2011166070A JP5597169B2 (ja) 2011-07-28 2011-07-28 半導体集積回路、プロセッサ

Publications (1)

Publication Number Publication Date
CN102903385A true CN102903385A (zh) 2013-01-30

Family

ID=47575587

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012101412936A Pending CN102903385A (zh) 2011-07-28 2012-05-09 半导体集成电路和处理器

Country Status (4)

Country Link
US (1) US9171618B2 (zh)
JP (1) JP5597169B2 (zh)
KR (1) KR101363656B1 (zh)
CN (1) CN102903385A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475521A (zh) * 2016-01-15 2018-08-31 索尼公司 半导体电路、驱动方法和电子设备
CN111581141A (zh) * 2019-02-19 2020-08-25 旺宏电子股份有限公司 存储器装置及其操作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6130750B2 (ja) 2013-07-16 2017-05-17 株式会社東芝 メモリ制御回路およびプロセッサ
US9336872B2 (en) * 2014-03-11 2016-05-10 Everspin Technologies, Inc. Nonvolatile logic and security circuits
US9368208B1 (en) * 2015-04-20 2016-06-14 Board Of Regents, The University Of Texas System Non-volatile latch using magneto-electric and ferro-electric tunnel junctions
US9672911B2 (en) * 2015-08-25 2017-06-06 Nxp Usa, Inc. Static random access memory (SRAM) with programmable resistive elements
WO2017150028A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 半導体回路、半導体回路の駆動方法、および電子機器
JP6753138B2 (ja) * 2016-05-16 2020-09-09 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
WO2019116961A1 (ja) 2017-12-12 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
US11309025B2 (en) 2017-12-12 2022-04-19 Sony Semiconductor Solutions Corporation Semiconductor circuit and semiconductor circuit system to suppress disturbance in the semiconductor circuit
JP2021068488A (ja) * 2019-10-18 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶回路
US11545218B2 (en) * 2019-12-31 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Nonvolatile SRAM
US11107530B2 (en) 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
TWI770950B (zh) 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法
US11404424B2 (en) * 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636791A (zh) * 2007-03-12 2010-01-27 国际商业机器公司 用于在静态随机存取存储器设备中集成非易失性存储器能力的装置和方法
US7760538B1 (en) * 2008-03-04 2010-07-20 Xilinx, Inc. Non-volatile SRAM cell
CN101821810A (zh) * 2007-08-31 2010-09-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01307094A (ja) * 1988-06-02 1989-12-12 Seiko Instr Inc 不揮発性ｒａｍ
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
JP3834787B2 (ja) * 2001-11-22 2006-10-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 不揮発性ラッチ回路
DE102005001667B4 (de) * 2005-01-13 2011-04-21 Qimonda Ag Nichtflüchtige Speicherzelle zum Speichern eines Datums in einer integrierten Schaltung
JP4802608B2 (ja) 2005-08-19 2011-10-26 ソニー株式会社 記憶装置
US20080229269A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices
WO2009031231A1 (ja) * 2007-09-07 2009-03-12 Renesas Technology Corp. 半導体装置
JP5010700B2 (ja) 2010-03-05 2012-08-29 株式会社東芝 半導体集積回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636791A (zh) * 2007-03-12 2010-01-27 国际商业机器公司 用于在静态随机存取存储器设备中集成非易失性存储器能力的装置和方法
CN101821810A (zh) * 2007-08-31 2010-09-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
US7760538B1 (en) * 2008-03-04 2010-07-20 Xilinx, Inc. Non-volatile SRAM cell

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475521A (zh) * 2016-01-15 2018-08-31 索尼公司 半导体电路、驱动方法和电子设备
CN108475521B (zh) * 2016-01-15 2022-07-05 索尼公司 半导体电路、驱动方法和电子设备
CN111581141A (zh) * 2019-02-19 2020-08-25 旺宏电子股份有限公司 存储器装置及其操作方法
CN111581141B (zh) * 2019-02-19 2021-12-21 旺宏电子股份有限公司 存储器装置及其操作方法

Also Published As

Publication number Publication date
JP2013030249A (ja) 2013-02-07
KR101363656B1 (ko) 2014-02-14
JP5597169B2 (ja) 2014-10-01
US9171618B2 (en) 2015-10-27
US20130028012A1 (en) 2013-01-31
KR20130014336A (ko) 2013-02-07

Similar Documents

Publication Publication Date Title
CN102903385A (zh) 半导体集成电路和处理器
JP5010700B2 (ja) 半導体集積回路
US6873561B2 (en) Semiconductor memory device operating with low current consumption
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
JP4212325B2 (ja) 不揮発性記憶装置
CN102148055B (zh) 使用自旋mos晶体管的非易失性存储器电路
KR101519570B1 (ko) 독립적 게이트 ｆｉｎｆｅｔ를 이용하는 안정적 ｓｒａｍ 비트셀 설계
TWI431624B (zh) 依據資料動態供電之隨機存取記憶體
US8437178B2 (en) Static random access memory cell and method of operating the same
JP5267623B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ
JP5237504B2 (ja) 高密度で高いロバスト性を有するサブスレッショルドメモリセル回路
KR100572744B1 (ko) 레퍼런스셀 없이 데이터 판독을 실행하는 박막 자성체기억장치
JP2006059523A (ja) メモリーセル
JP2009505315A (ja) 独立の読み書き回路を有するｓｒａｍセル
JP2004103174A5 (zh)
US8391097B2 (en) Memory word-line driver having reduced power consumption
JPWO2015083754A1 (ja) Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
JP2008123641A (ja) 不揮発性半導体記憶装置
JP2002216468A (ja) 半導体記憶装置
JP2003346473A (ja) 薄膜磁性体記憶装置
TWI433152B (zh) ７ｔ雙埠ｓｒａｍ
CN104637532A (zh) Sram存储单元阵列、sram存储器及其控制方法
TW580701B (en) Thin film magnetic memory device with memory cell having magnetic tunnel junction
JP2012203939A (ja) 半導体記憶装置
CN112927737A (zh) 具使用磁性隧道结的非易失寄存器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130130