TW465074B - Semiconductor integrated circuit device - Google Patents

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46507 4 A7 B7 五、發明說明（1 ) 技術領域 (請先閲讀背面之注意事項為填寫本頁) 本發明係關於半導體積體電路裝置。特別是關於兼具 低電力性之半導體積體電路裝置者。 背景技術 一般藉由被儲存於電容器之電荷以記憶資訊之動態記 憶體爲了保持該記憶體內之資訊之故，有必要進行對記憶 -體供給電源，而且，以6 4m s程度之間隔讀出再寫入記 憶體內之資料之所謂的更新動作。第3圖係顯示電源投入 之時間關係。橫軸係顯示時間，t R E F係進行更新動作 之期間，tNOM爲非更新期間，PWRPM係顯示電源 被投入之期間。此例例如可見於（株）日立製作所「曰立 I C記億體資料手冊2」、1997年9月、239頁。 另一方面，一般藉由被儲存於浮動閘之電子紫記憶資 訊之E E P R 0M或快閃記憶體即使被供給、或不被供給 電源，約1 0年間可以保持該記憶體內之資訊·^此例例如 可見於（株）日立製作所「日立I c記憶體資料手冊3 J 、1996 年 9 月、147 頁。 經濟部智慧財產局員工消費合作社印製 發明之公開揭露 現在利用動態記憶體（D R A Μ :動態隨機存取記憶 體）之資料記憶槪念之記憶體單元之硏究被廣泛進行。更 新週期即使爲比現在的6 4m s程度之更新間隔還大幅延 長之週期（例如：1 0秒），也可以進行資訊之記憶之記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 4650 7 4 Α7 ____ Β7 五、發明說明（2 ) 億體單元被開發之可能性也相當高。 (請先閲讀背面之注意事項再填寫本頁) 在此種情形，特別是在DRAM，待機時之消耗電力 爲其困難處。 第3圖至第5圖係顯示使用各種記億體元件之情形的 更新與電源控制之關係圖。第3圖係至目前爲止之 DRAM之關係、第4圖係使用更新週期比現在之6 4 m s程度之更新間隔還長週期之記憶體元件之情形的關係 ，第5圖係顯示本發明之關係。又，於這些圖面中， t RE F係顯示記憶體之更新期間、t NOM係顯示待機 時之期間、以及P W R Ο N係顯示電源之投入之期間。 即例如更新週期爲1 0秒之動態記憶體可以實現之情 形，爲了保持被儲存在動態記億體之資訊，在現在手法之 延長上，爲：對動態記憶體供給電源，1 0秒進行1次更 新動作。第4圖係顯示此例之電源投入之時間關係。橫軸 爲時間，第4圖之顯示與第3圖係相同。更新動作上雖需 要很多之電力（以下，稱爲更新電力），藉由副啓始漏電 流或流經定電流源電路之電流等，即使只對電路供給電源 ，只消耗少量之電力（以下，稱爲待機時電力）。 經濟部智慧財產局員工消費合作社印製 在第3圖顯示其特性之DRAM中，tREF之期間 之比例爲t NOM期間之1/6 4 0 ◦之故，前述之待機 時電力幾乎不顯眼。但是，另一方面在第4圖之方法中， i R E F之期間之比例爲t Ν Ο Μ之比例的1 / 1 0 0 0 0 0 0之故，待機時電力例如即使爲更新電力之 1/1 0 0 0 0 0 0，待機時電力整體變成與更新電力消 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5 - 46507 4 A7 __B7 五、發明說明（3 ) 耗相同程度之電力。 <請先閱讀背面之·注意事項再填寫本頁) 又’於快閃記憶體中，藉由促進製造製程之微細化等 ’包圍浮動閘之氧化膜之膜厚變薄，資料保持時間變短。 例如資料保持時間如設爲1年，在現在之手法之延長上， 該快閃記憶體之資料保持時間成爲能使用1年，導致產品 壽命之劣化。 爲了解決上述課題所使用之主要手段爲如下述者。 本發明係一種由複數之記億體單元與複數之電路區塊 形成之記憶體’以及電源開關手段，以及更新控制器所形 成之半導體積體電路裝置，其特徵爲：前述半導體積體電 路裝置具備第1與第2動作狀態，在第1動作狀態中，前 述更新控制器使用前述電源開關對前述記憶體供電，更新 前述記憶體’在第2動作狀態中，前述更新控制器使用前 述電源開關，遮斷對前述記憶體之至少其中1個之電路區 塊之供電，使之保持重複複數次之前述第1動作狀態與第 2動作狀態之往復遷移之動作狀態， 在前述第2動作狀態中，遮斷對前述記憶體之至少其 中1個電路區塊之供電係本發明中至爲重要者。 經濟部智慧財產局員工消費合作社印製 又，前述第1動作狀態與第2動作狀態之往復遷移雖 係複數次，現實上矚目在5次以上= 又本發明之記億體單元不用說可以使用所請之 D R A Μ、快閃記憶體、或其它之記憶元件。本發明之發 明思想之中心在於記億體元件之待機時之消耗電力之大幅 削減。因此，如前述般地，在使用記憶體單元之更新週期 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6 465074 A7 ------B7_ 五、發明說明（4 ) (請先閱讀背面之注意事項再填寫本頁) 係比更新間隔大幅長之週期，例如1秒以上之特性的記憶 體單元之情形，本發明極爲有用。進而在使用此種更新週 期例如爲1 0秒以上之特性之記憶體單元之情形，效果更 爲顯著。 即本發明有用於使用記億體單元之第1記憶保持動作 與第2記憶保持動作之間隔在1秒以上之特性之記憶體單 元。進而，本發明有用於使用記憶體單元之第1記億保持 動作與第2記憶保持動作之間隔在1 0秒以上之特性之記 憶體單元。 又，本發明基本上係被適用於只做資料保持之期間。 即記憶體之讀出貨寫入等之動作時當然不遮斷電源。此由 本發明之待機時之消耗電力之削減之旨意可以得到理解。 爲了前述待機時之消耗電力之削減，於遮斷所希望元 件之電源上有複數之方法。這些諸方法之具體例容後敘述 實施發明用之最好形態 經濟部智慧財產局員工消費合作社印製 在具體說明發明之實施的諸形態前，如舉例本發明之 主要實施形態，則如下述。 第1:本發明之半導體積體電路裝置之特徵爲：前述 記憶體係具備：產生前述記億體單元之讀出或寫入時所必 要之電源之電源電路，於前述第2動作狀態時’在前述記 憶體內之電路中藉由電源開關手段被遮斷電源之電路區塊 係前述電源電路。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 465074 ____B7__ 五、發明說明（5 ) (請先閱讀背面之注意事項再填寫本頁) 第2:本發明之半導體積體電路裝置之特徵爲：前述 更新控制器具備計時器，在前述第2動作狀態中，前述計 時器以外之前述更新控制器之電路的一部份之電源也被遮 斷。 第3:本發明之半導體積體電路裝置之特徵爲：前述 記憶體單元係藉由被儲存在電容器之電荷以記憶資訊之動 態型記憶體單元，前述記憶體單元之更新週期在1秒以上 〇 第4 :如前述第3項記載之半導體積體電路裝置，其 中前述記憶體單元係具備：第1電荷載子用之路徑，以及 儲存產生使前述路徑之傳導性變化之電場用之節點，以及 因應被給予之電壓，第2電荷載子被儲存於前述節點地穿 通之障壁構造，前述障壁構造係呈現：具備：具有第1障 壁高，具有第1寬幅之第1障壁成分以及具有比上述第1 障壁高還高之第2障壁高，具有比上述第1寬幅還窄之第 2寬幅之第2障壁成分之能帶輪廓。 經濟部智慧財產局員工消費合作社印制衣 在本形態中，使用於本形態之記憶體元件具有與所謂 D R A Μ同等之高速性與快閃記憶體同等之記憶體之不揮 發性之優點。進而另外可以實現本發明之低消耗電力之半 導體積體電路裝置。 第5 :如前述第3項記載之半導體積體電路裝置，其 中前述記憶體單元係在被儲存於浮動閘之電子記憶資訊之 快閃記憶體單元。 在本形態中，可以提供低消耗電力而且長壽命之半導 本紙張尺度適用尹國國家標準（CNS)A4規格（2ΚΜ 297公釐） -8- 經濟部智慧財產局員工消費合作社印製 46 50 7 4 a? B7 五、發明說明（6 ) 體記憶裝置。 第6 :如前述第1項記載之半導體積體電路裝置’其 中前述記億體單元爲記憶體單元之更新週期比更新間隔長 ，而且在1秒以上之特性的記憶體單元。 接著，具體以例顯示本發明之實施的諸形態。 第1圖係顯示本發明之半導體積體電路裝置之例的構 成圖。此例具有如下之構成要素。即R E F C係更新控制 電路（1 )、T I Μ係使用於該更新週期之量測之計時器 (2 ) 、P W R S W係電源開關手段（3 ) 、Μ Ε Μ係具 有比現在的D R AM之更新週期長很多之更新週期之記憶 體電路（4) 、PWR係電源線（5)。此處更新週期之 例設爲1 0秒。該記億體電路（4 )之具體構成係具備： 由多數之記憶體單元形成之記憶體單元陣列M A R Y ( 7 )，以及由多數之記億體單元選擇一部份之記憶體單元之 解碼器DEC (8)，以及放大記憶體單元之資訊之讀出 放大器SA (9)，以及記憶體電路MEM ( 1 〇)與外 部之介面BUF (1 1)，以及電源電路GEN (12) 。又，此記憶體電路（4 )之具體構成使用一般之構件即 很充分。 更新控制電路1係因應藉由計時器2被量測之時間進 行記憶體電路4之更新。具體而言，一到達必須進行更新 之時間，首先使用電源開關手段3對記憶體電路4供給電 源。之後，進行記億體電路4之更新，最後再度使用電源 開關手段3遮斷記憶體電路4內之各電源。又，在第1圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------- ! * 裝----- -- 訂· ！11!線 {請先閲讀背面之泛意事項再填寫本頁) -9- 4 6 5 0 7 4 A7 __B7 _ 五、發明說明（7 ) 中，雖然只顯示由電源開關手段3將電源連接於記憶體電 路4，但是此電源開關手段3也被連接爲對被包含於記憶 體電路4內之記憶體單元陣列（7)、解碼器（8)、讀 出放大器（9)、介面（11)、電源電路GEN (12 )等之各要素領域供給電源。在第1圖中此部份被省略圖 示。 第5圖係顯示電源投入之時間關係。第5圖係顯示與 第3圖以及第4圖相同之時間關係。如此在本例中，藉由 在t NOM期間遮斷電路之電力，可以使全消耗電力之中 的待機時電力之比例幾乎成爲零。 第2圖係顯示本發明之第2實施例。在使用對於記憶 體電路全體完全遮斷電源時，保持記憶於記憶體單元之內 容有困難之記億體單元之情形，有必要對解碼器或讀出放 大器供給電源。第2實施例係可以對應此種情形之例。 與第1圖之例不同點爲：將藉由電源開關手段3被控 制之電源限定在記億體電路4內之電源電路1 2。 消耗最多待機時電力之電路以定電流電路等之所謂的 包含類比電路之電源電路3爲多。如遮斷該電源電路1 2 (G E N )之電源，可以有效率地降低待機時電力，可以 獲得與第1圖之例相同程度之效果。 於本發明中，爲了待機時之消耗電力之削減，也不一 定要將遮斷電源之電路限定爲電源電路’遮斷其它部份之 電源也可以削減該部份之消耗電力。但是’依據本發明之 基本思考方法，以限定在藉由遮斷電源可以削減更多待機 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -- - - -----II-------!訂·11!* ^^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -10- 465074 Δ7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 時電力之電路爲最有效。在此意義下，如前述般地，以遮 斷記憶體電路4·內之電源電路1 2之電源爲最有效果。 又’在第1圖中，雖然對更新控制電路1經常供給電 源’但是與本發明之精髓並無特別關係。不用說可以採取 其它任意之構成。例如也有只對計時器2供給電源，藉由 計時器2之指定以供給更新控制電路1之電源之方法。總 之在更新期間以外之期間，只對計時器2等之無法做電源 遮斷之電路供給電源，其它之電路之電源儘可能地加以遮 斷的控制之。 在上述之說明中，雖然未言及讀出或寫入等之通常的 記憶體動作，但是此間之問題爲通例之半導體記憶裝置之 動作。在tREF爲更新動作之期間、tNOM爲不做更 新之期間之上述定義中，tNOM也包含讀出或寫入等之 動作期間，適用於基本上只做資料保持之期間。如前述般 地，當然本發明在讀出或寫入等之動作時不遮斷電源。上 述之基本上只做資料保持之期間係例如等待狀態或被稱爲 睡眠狀態之期間。 又，於完成第5圖之動作時，在由t NOM往 t R E F遷移之假定之電源投入順序上並無特別隈定。在 本發明中可以正常地使更新動作進行的控制電源投入即可 〇 第6圖之例係顯示第2圓之例之更具體使用方法之實 施例。電源線（P W R : 2 0 )在進行記億體電路4之讀 出或寫入之通常動作時經常被供電。標號2 1爲電源選擇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------I · -------—訂----II--< (請先閱讀背面之注意事項再填寫本頁) -11 - 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（9 ) 器（卩£又）、22爲電池（已入丁：22) 、23爲電 壓檢測電路（SENS) 、202爲第2電源線。 如在電源線2 0 2被供給電源，由電源線2 0對電源 線2 0 2供給電源。又，由電源線來之電源供給一被遮斷 ，對電源線2供給由電池22來之電源。 另一方面，電壓檢測電路2 3監視電源線2 0之電位 ，檢測電源線2 0之供電被遮斷，對更新控制電路1 2指 示定期的更新動作。此時之更新動作係如第5圖所示者》 第7圖係顯示第6圖之實施例之具體的動作波形之例 此處假定電源線之電源電壓爲3 . 3 V、電池2 2之電 壓爲3 V。V ( G E N )係被供給於電源電路之電源的電 壓、V ( Μ I S C )係被供給於電源電路以外之記憶體電 路4中之電路之電源的電壓，V ( Τ I Μ )係被供給於計 時器2之電源的電壓。其它之PWR、PWR2係個別之 電源線之電壓。 在Α點，電源線2 0之供電一被遮斷，對電源線2之 供電藉由電源選擇器（21) PEX，該供電目的地被切 換，成爲由電池2 2對電源線2供電》因此，電源線2之 電位由3.3V變化爲3V。此電源線之電源遮斷係藉由 電壓檢測電路2 3被檢測，對更新控制電路1通知該結果 。更新控制電路1接受其，使用電源開關手段3 ( SW) 遮斷電源電路之供電，開始如第5圖之更新循環。即如第 7圖之B點般地，更新動作一開始，對電源電路之供電再 度開始，進行更新。之後，更新動作如終了 ’再度遮斷對 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I I---- ----^ i — —— — — — ^M· — —-- (請先閲讀背面之注意事項再填寫本頁) -12- 465074 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（10 ) 電源電路之供電（第7圖之C點）。 藉由此種動作，在等待狀態或睡眠狀態等，即使電源 線之電源供給被遮斷，記憶體電路4中之資料被保持著。 又，在此狀態之電力消耗藉由更新控制電路1或電源開關 手段3等之間斷電源控制，可以抑制爲資料保持所需要之 最小限度。 如將本發明之記憶體電路以及該控制方法使用於小型 個人電腦，可以使等待或睡眠狀態之電力消耗小。因此， 可以使該個人電腦之電池壽命變長。又，即使在等待狀態 或睡眠狀態等，記憶體電路中之資料被保持之故，可以使 由該等狀態往動作狀態之回復時間變短。 進而於應用於個人電腦之具備另外的硬碟等之備份媒 體之機器中，長時間（例如：5小時）如第5圖之本發明 的更新期間如繼續著，使記憶體電路4之資訊於硬碟待機 後，也可以使第5圖之更新動作停止。在此情形，記憶體 電路4中之資料被消除之故，在回復動作狀態之際，有必 要將硬碟之資料重新讀入記憶體電路4，回復需要時間。 但是，例如如5小時不使用，很多時候該回復時間並無特 別問題》藉由此控制具有可以削減更新所需要之電力消耗 之優點。 進而如具備硬碟等之備份媒體，在持續藉由本發明之 間斷電源控制之更新動作用之電力不見之情形，可以使記 憶體電路4中之資料於硬碟待機。例如在藉由間斷電源控 制之更新動作時，於更新動作中檢查電池壽命。在彼時， 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） I -------—--II--裝·--— II--訂----II-- (請先閱讀背面之注意事項再填寫本-1) -13- A7 465074 __B7_ 五、發明說明（11 ) 判斷只剩使記憶體電路4中之資料於硬碟待機所必須之電 力程度之電力之情形，停止藉由間斷電源控制之更新動作 ，使記憶體電路4中之資料於硬碟待機。藉由此控制方法 ，可以完全防止記憶體電路4中之資料被消除。 於上述實施例中，硬碟如係即使沒被供給電源，也可 以保持被儲存其中之資料的媒體，並不限定爲硬碟。例如 也可以爲快閃記憶體。 進而於上述實施例中，使用計時器2量測更新週期* 但是並不限定於此方法。也可以代替計時器2裝備可以監 視記憶體電路4中之記憶體單元的特性之電路，檢測被儲 存在記憶體單元之資料被消除，以決定上述更新週期。在 使用此種適應型之更新電路下，可以使更新週期最適當化 ，可以更減少藉由間斷電源控制之更新電力。 一般，動態記憶體之更新方法有2種。其1爲在1次 之更新中，只更新1個之低位址，在被決定之更新週期內 更新全部之低位址之分散更新方式。另一方法爲在某時間 連續地進行全部的低位址之更新，將其在被決定之更新週 期進行之集中更新方式。 另一方面，在電源之供給.切斷需要電源容量之充放 電之故，消耗比較大之電力。因此，電源之供給.切斷儘 可能節制可以使電力消耗減少。 依據這些事實，於上述實施例中，採用集中更新方式 可以減少電源之供給.切斷次數之故，可以使藉由本發明 之間斷電源控制之更新電力減少。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I--------..— — II ---! ---訂.1111111 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -14- 經濟部智慧財產局員工消費合作社印製 d β 5 0 7 4 Α7 _____ Β7 五、發明說明（12 > 上述記憶體電路4並不限定爲動態記憶體。如前述般 地，只要是具有某種程度之長更新週期的記憶體便可。不 須考慮該記憶體單元之構造本身。記憶體電路4之構成例 如也可以爲上述之只能具有1年程度之資料保持時間之快 閃記憶體。即使此種資料保持時間短之快閃記億體，例如 在使用第6圖之本發明的基本構成下，只具備小容量之內 部電源即電池（BAT)也可以構築能具有1 〇年之資料 保持時間之快閃記憶體系統。如此依據本發明，可以提供 資料保持時間長，消耗電力小之半導體記憶裝置。 第8圖、第9圖係顯示記憶體單元使用別的例子之記 憶體電路4之例。此例係使用被略稱爲所謂之P L E D ( Planar Localised Electron Devive :平面區域電子裝置）元 件之半導體裝置以構築前述之記億體電路4之例。此種電 路被稱爲P L E D記億體。 此P L E D元件係記億資訊成爲低漏電流，即被儲存 於記億節點之電荷成爲低漏電流之半導體元件。而且其具 有絕緣膜與半導體膜之積層構造，該積層構造被配置於電 極構造與電荷儲存節點之間，而且藉由對於具有該積層構 造之載子之阻障高之控制，流經上述電極構造與上述電荷 儲存節點之間之電流可以被加以控制之半導體元件。該積 層構造可以切換爲對於載子而言高阻障高之動作模式，以 及與此比較，低阻障高之動作模式，著眼於藉由具有此種 切換，流經電極構造與電荷儲存節點之間的電流可被控制 。又，此P L E D本身例如可見於日本國專利公報，特開 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） I -----! ! I 讓-裝 i — — !— 訂·！--II--線 (請先Μ讀背面之注意事項再填寫本頁) -15- 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 4 Α7 _______ Β7 五、發明說明（13 ) 平 10 — 20000 1 號或 “PLED — PLanar Lacalised Electron Devices"，IEDM Tech. Dig.、ΡΡ·179-182、1 997 等 ο 在本形態中，使用於本形態之記憶體元件具有與所謂 之D R A Μ相等之高速性以及與快閃記憶體相等之不揮發 性之優點。不須經常給電以便做記億保持。又，不須記憶 體之更新，例如1次/天或1次/週之程度可供實用。因 此例如只須對半導體積體電路裝置之計時器經常供電，記 憶體之電源在做更新時供給，其它時間可以切斷電源。如 此可以獲得使該半導體裝置之消耗電力比藉由目前爲止之 半導體積體電路裝置或至目前爲止之驅動方法更低。 第8圖係顯示此種記憶體單元之例的剖面圖。第9圖 係顯示記憶體單元之電路圖。於第8圖中，標號4 0係半 導體基板，3 0係位元線、3 1係絕綠性障壁膜、3 2係 本質多晶矽、3 3係電荷儲存節點、3 4係氧化膜、3 5 係字元線、3 6係讀出線、3 7係接地電極。此讀出線 3 6以及接地線3 7係藉由形成在半導體基板4 0之不純 物領域者。其係相當於通例之絕緣閘型場效半導體裝置之 源極、汲極，藉由同樣之製法即很充分。又，第8圖係爲 了使此半導體裝置之槪要容易理解，使半導體基板5 0之 部份以及被積層於此之積層領域之方向交叉而加以顯示。 即於實際構成中，連接讀出線3 6與接地線3 7之方向係 與字元線3 5之延伸存在方向交叉。 在源極、汲極、閘極分別相當於前述之接地電極3 7 本紙張尺度適用中國國家標準（CNS)Α4規格（210 X 297公釐） ! —.1 I I 裝-! —訂!!1-線 (請先閱讀背面之注素孝項再填寫本頁) -16- A7 465074 --- B7 五、發明說明（14 ) 、讀出線3 6、電荷儲存節點3 3之絕緣閘型場效電晶體 (以Μ 0 s電晶體爲代表）構造之相當於閘極之電荷儲存 節點3 3之上面被形成由電荷儲存節點3 3、通道膜3 〇 、本質多晶矽、位元線形成之積層構造之P L E D元件， 控制流經P L E D元件之兩端之端子β I Τ以及電荷儲存 節點3 3之電流之字元線3 5進而覆蓋該P L ED元件地 被形成著。 如使用此P L E D元件構成記憶體元件，被提案如下 之例。即係一種半導體記憶裝置，具備：第1電荷載子用 之路徑’以及儲存產生使前述路徑之傳導性變化之電場用 之節點’以及因應被給予之電壓，第2電荷載子被儲存於 前述節點地移動之障壁構造，前述障壁構造係呈現：具備 :具有第1障壁高，具有第1寬幅之第1障壁成分以及具 有比上述第1障壁高還高之第2障壁高*具有比上述第1 寬幅還窄之第2寬幅之第2障壁成分之能帶輪廓。 第9圖係顯示第8圖之記憶體單元之電路圖。以第9 圖之虛線所包圍之4 3之部份係顯示記憶體單元。記憶體 單元陣列係此種記憶體單元例如被多數配置爲矩陣狀。於 第8圖中，.標號40係模型地顯示上述PLED元件。此 元件之具體構造係如圖8所示。標號41係第8圖之電荷 儲存節點3 3與字元線3 5間之寄生重疊電容，在該電容 儲存當成資料之電荷。此記憶體之寫入係在字元線3 5施 加高電位，在位元線3 0施加因應寫入資料之電位。藉由 此，前述P L E D元件成爲開（〇 N )狀態，由位元線 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） lit 111--- ---- - - 訂·1111 (諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -17- 經濟部智慧財產局員工消費合作社印製 4 6 5 0 7 4 A/ ___ B7 五、發明說明（15 ) 3 0對電荷儲存節點3 3轉送電荷。 在讀出時，對字元線3 5施加電壓，因應被儲存在電 容器（CAP) 41之電荷，以標號42 (M0S1)顯 示之絕緣閘型場效電晶體4 2 (以Μ 0 S電晶體爲其代表 )成爲ON或OFF，通過讀出線36讀出資料。又，絕 緣閘型場效電晶體4 2與所謂之P L E D元件以節點4 4 被連接。 又’使用此P L ED元件之例不用說可以採用前述第 1圖、第2圖或第6圖所示之各種構成。 如此依據本發明，可以提供消耗電力小之半導體積體 電路裝置。 產業上之利用可能性 如上述般地，本發明可以提供消耗電力小之半導體積 體電路裝置。進而本發明可以提供消耗電力小之半導體記 億裝置。 圖面之簡單說明 第1圖係顯示本發明之基本構成之實施形態圓。 第2圖係顯示本發明之別的實施例之圖。 第3圖係顯示習知裝置之更新與電源控制之關係圖。 第4圖係顯示習知裝置之更新週期長之情形，可以預 想之更新與電源控制之關係圖。 第5圖係顯示本發明之間斷電源控制型之更新圖。 本紙張尺度適用中國國家標準（CNS)A4規輅（210 X 297公釐〉 -----------J -裝----- - -- 訂·--------^ (請先閱讀背面之注意事項再填寫本頁》 -18- 4 6 5 0 ' A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（〗ό ) 第6圖係顯示本發明之別的實施例之構成圖。 第7圖係第6圖之實施例的時程圖之例。 第8圖係顯示構成第1圖之記憶體陣列之記憶體單元 之例的剖面圖。 第9圖係顯示第8圖之記憶體單元之例的電路圖。 主要元件對照表 1 更新控制電路 2 計時器 3 電源開關手段 4 記憶體電路 5 電源線

7 記億體陣列M A R Y

8 解碼器D E C

9 讀出放大器SA 10 記憶體電路Μ E Μ

11 介面B U F 12 電源電路GEN 2 0 電源線 21 電源選擇器 2 2 電池 23 電壓檢測電路 本紙張尺度適用1ί1國國家標準（CNS)A4規格（210 X 297公爱） H ------------i I -----I ------111^. {請先閱讀背面之注意事項再填寫本頁) -19-

Claims (1)

1. 465074 A8 B8 CS D8 從年抑)HI牧J補无 經濟邹智慧財產局員工消費合作社印製 六、申請專利範圍 附件1 a 第89 1 05260號專利申請案 中文申請專利範圍修正本 民國9 0年8月修正 1 · 一種半導體積體電路裝置，其特徵爲：具有由複 數之記憶體單元與複數之電路區塊所形成之記憶體 > 以及 電源開關，以及更新控制器，該半導體‘積體電路裝置具備 第1與第2之動作狀態，在上述第1動作狀態中，前述更 新控制器更新前述記憶體單元，在上述第2動作狀態中， 前述更新控制器使用前述電源開關遮斷對前述記憶體之至 少其中1個電路區塊之供電，具有重複複數次之前述第i 動作狀態與第2動作狀態之往復遷移之動作狀態， 前述記億體單元係記憶體單元之第1記億保持動作與 第2記憶保持動作之間隔在1秒以上之特性的記憶體單元 0 2 .如申請專利範圍第1項所述之半導體積體電路裝 置，其中前述記億體具備產生前述記億體單元之讀出或寫 入時所必要之電源之電源電路，在前述第2動作狀態時’ 於前述記憶體內之電路藉由電源開關電源被切斷之電岳區 塊係前述電源電路。 3 ·如申請專利範圍第1項所述之半導體積體電路裝 置，其中前述更新控制器係具備計時器’在前述第2動作 狀態中，前述計時器以外之前述更新控制器之電路的—部 份之電源也被切斷。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ---— — — — —— — — — — *11111 — - - — I (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8

   4650 六、申請專利範圍 4.如申請專利範圍第1項所述之半導體積體電路裝 置，其中前述記憶體單元係藉由被儲存於電容器之電荷以 記憶資訊之動態型記憶體，前述記憶體單元之更新週期在 1秒以上。 5 ·如申請專利範圍第1項所述之半導體積體電路裝 置，其中上述記憶體單元係記憶體單元之第1記憶保持動 作與第2記憶保持動作之間隔在1秒以‘上之特性的記憶體 單元 種半導體積體電路裝置，其特徵爲：具有由複 數之記憶體單元與複數之電路區塊所形成之記憶體，以及 電源開關，以及更新控制器，該半導體積體電路裝置具備 第1與第2之動作狀態，在上述第1動作狀態中，前述更 新控制器更新前述記憶體單元，在上述第2動作狀態中， 前述更新控制器使用前述電源開關遮斷對前述記憶體之至 少其中1個之電路區塊之供電，具有重複複數次之前述第 1動作狀態與第2動作狀態之往復遷移之動作狀態， 前述記憶體單元係具備：第1電荷載子用之路徑，以 及儲存產生使前述路徑之傳導性變化之電場用之節點，以 及因應被給予之電壓，第2電荷載子被儲存於前述節Ιέ地 穿通之障壁構造，前述障壁構造係呈現：具備：具有第1 障壁高，具有第1寬幅之第1障壁成分以及具有比上述第 1障壁高還高之第2障壁高，具有比上述第1寬幅還窄之 第2寬幅之第2障壁成分之能帶輪廓。 7.如申請專利範圍第6項所述之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閲讀背面之注意事項再填寫本頁) I. --------訂·-------- 經濟部智慧財產局員工消費合作社印4'1取 465074 A8 B8 C8 D8 補充 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁} 置，其中前述記憶體具備產生前述記憶體單元之讀出或寫 入時所必要之電源之電源電路’在前述第2動作狀態時’ 於前述記憶體內之電路藉由電源開關電源被切斷之電路區 塊係前述電源電路。 8 .如申請專利範圍第6項所述之半導體積體電路裝 置，其中前述更新控制器係具備計時器，在前述第2動作 狀態中，前述計時器以外之前述更新控.制器之電路的一部 份之電源也被切斷。 9 . 一種半導體積體電路裝置，其特徵爲：具有由複 數之記億體單元與複數之電路區塊所形成之記億體，以及 電源開關1以及更新控制器，該半導體積體電路裝置具備 第1與第2之動作狀態，在上述第1動作狀態中，前述更 新控制器更新前述記憶體單元1在上述第2動作狀態中， 前述更新控制器使用前述電源開關遮斷對前述記憶體之至 少其中1個電路區塊之供電，具有重複複數次之前述第1 動作狀態與第2動作狀態之往復遷移之動作狀態， 經濟部智慧財產局員工消費合作社印製 前述記憶體單元係具有絕緣膜與半導體膜之積層構造 ，該積層構造被配置於電極構造與電荷儲存節點之間，該 積層構造具有對於載子之阻障高之控制，使得流經電極構 造與電荷儲存節點之間的電流被控制之半導體記憶元件^ 1 0 .如申請專利範圍第.9項所述之半導體積體電路 裝置’其中述gB憶體具備產生則述記憶體單元之讀出或 寫入時所必要之電源之電源電路’在前述第2動作狀態時 ，於前述記憶體內之電路藉由電源開關電源被切斷之電路 本纸張尺度適用中國圃家標準（CNS ) A4说格（210X297公釐） 46 50 7 4 A8 B8 C8 D8

   經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 區塊係前述電源電路。 1 1 ·如申請專利範圍第9項所述之半導體積體電路 裝置，其中前述更新控制器係具備計時器，在前述第2動 作狀態中，前述計時器以外之前述更新控制器之電路的一 部份之電源也被切斷。 1 2 . —種半導體積體電路裝置，其特徵爲：具有由 複數之記億體單元與複數之電路區塊#形成之記憶體，以 及電源開關，以及更新控制器，該半導體積體電路裝置具 備第1與第2之動作狀態，在上述第1動作狀態中，前述 更新控制器更新前述記憶體單元，在上述第2動作狀態中 ，前述更新控制器使用前述電源開關遮斷對前述記憶體之 至少其中1個電路區塊之供電，具有重複複數次之前述第 1動作狀態與第2動作狀態之往復遷移之動作狀態， 前述記憶體單元係在被儲存於浮動閘之電子記憶資訊 用的快閃記憶體單元。 1 3 ,如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中前述記億體具備產生前述記憶體單元之讀出 或寫入時所必要之電源之電源電路，在前述第2動作狀態 時，於前述記憶體內之電路藉由電源開關電源被切斷乏鼋 路區塊係前述電源電路。 1 4 .如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中前述更新控制器係具備計時器，在前述第2 動作狀態中，前述贵時器以外之前述更新控制器之電路的 一部份之電源也被切斷。 ----------11 — —,. 襄_ I 1 I I I I [ » I------- I . (請^閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚·） -4 -