JP2005243059A5 - - Google Patents

Claims (18)

1. ゲート容量に電荷を蓄積する蓄積トランジスタと、前記蓄積トランジスタのゲート電極に接続された書き込みビット線と、前記蓄積トランジスタのドレイン電極に接続された読み取りビット線と、を有するメモリセルと、
   前記蓄積トランジスタのソース電極と電源との間に設けられたスイッチング素子と、を有し、且つ
   前記スイッチング素子は、前記蓄積トランジスタのソース電極の電位を制御して、待機状態にある時は、前記ソース電極はフローティング状態にあり、そして、読み取り動作状態にある時は、前記ソース電極の電位は電源電位となることを特徴とする半導体集積回路。
2. 前記読み取りビット線と前記蓄積トランジスタのドレイン電極との間に導通を制御する為の選択トランジスタを、更に有することを特徴とする請求項１に記載の半導体集積回路。
3. 前記書き込みビット線から前記蓄積トランジスタのゲート電極に、電荷を供給する為の書き込みトランジスタを、更に有することを特徴とする請求項１に記載の半導体集積回路。
4. 前記書き込みトランジスタのチャネル領域は、膜厚５ｎｍ以下の膜で形成されていることを特徴とする請求項３に記載の半導体集積回路。
5. 前記書き込みトランジスタのソース／ドレイン経路は、前記蓄積トランジスタのソース／ドレイン経路が形成される方向に垂直な方向に形成されていることを特徴とする請求項４に記載の半導体集積回路。
6. 前記スイッチング素子を共通に設けられた第２のメモリセルを、更に有することを特徴とする請求項１に記載の半導体集積回路。
7. ゲート容量に電荷を蓄積する蓄積トランジスタと、前記蓄積トランジスタのゲート電極に接続された書き込みビット線と、前記蓄積トランジスタのドレイン電極に接続された読み取りビット線と、を有するメモリセルと、
   前記読み取りビット線と電源との間にスイッチング素子とを有し、且つ
   前記スイッチング素子は、読み取りビット線の電位を制御し、待機状態にある時は、前記読み取りビット線はフローティング状態にあり、そして、読み取り動作状態にある時は、読み取りビット線の電位は電源電位となることを特徴とする半導体集積回路。
8. 前記読み取りビット線と前記蓄積トランジスタのドレイン電極の間に導通を制御する為の選択トランジスタを、更に有することを特徴とする請求項７に記載の半導体集積回路。
9. 前記書き込みビット線から前記蓄積トランジスタのゲート電極に電荷を供給する為の書き込みトランジスタを、更に有することを特徴とする請求項７に記載の半導体集積回路。
10. 前記書き込みトランジスタのチャネル領域は、膜厚５ｎｍ以下の膜で形成されていることを特徴とする請求項９に記載の半導体集積回路。
11. 前記書き込みトランジスタのソース／ドレイン経路は、前記蓄積トランジスタのソース／ドレイン経路が形成された方向に垂直な方向に形成されていることを特徴とする請求項１０に記載の半導体集積回路。
12. 前記スイッチング素子を共通に設けられた第２のメモリセルを、更に有することを特徴とする請求項７に記載の半導体集積回路。
13. ゲート容量に電荷を蓄積する蓄積トランジスタと、前記蓄積トランジスタのゲート電極に接続された書き込みビット線と、前記蓄積トランジスタのドレイン電極の接続された読み出しビット線と、を有するメモリセルと、
    前記蓄積トランジスタのソース電極と電源電位の間に設けられたスイッチング素子と、を有し、
    待機状態においては、前記蓄積トランジスタのソース電極の電位と前記読み取りビット線の電位とが、前記蓄積トランジスタのソース電位と前記読み取りビット線の電位とを制御することによって、同電位となることを特徴とする半導体集積回路。
14. 前記読み取りビット線と前記蓄積トランジスタのドレイン電極との間に導通を制御する選択トランジスタを、更に有することを特徴とする請求項１３に記載の半導体集積回路。
15. 前記書き込みビット線から前記蓄積トランジスタのゲート電極に電荷を供給する書き込みトランジスタを、更に有することを特徴とする請求項１３に記載の半導体集積回路。
16. 前記書き込みトランジスタのチャネル領域は、膜厚５ｎｍ以下の膜で形成されていることを特徴とする請求項１５に記載の半導体集積回路。
17. 前記書き込みトランジスタのソース／ドレイン経路は、前記蓄積トランジスタのソース／ドレイン経路が形成される方向に垂直な方向に形成されていることを特徴とする請求項１６に記載の半導体集積回路。
18. 前記スイッチング素子を共通に設けられた第２のメモリセルを、更に有することを特徴とする請求項７に記載の半導体集積回路。