TW200529228A

TW200529228A - Semiconductor integrated circuit

Info

Publication number: TW200529228A
Application number: TW093132384A
Authority: TW
Inventors: Bryan Atwood; Takao Watanabe
Original assignee: Renesas Tech Corp
Priority date: 2004-02-24
Filing date: 2004-10-26
Publication date: 2005-09-01
Also published as: JP4418254B2; US7139214B2; US20050185474A1; JP2005243059A; KR20050086362A; US7391667B2; US20070081380A1; CN1661723A

Description

200529228 (1) 九、發明說明【發明所屬之技術領域】本發明係關於半導體積體電路，特別是使用洩漏電流少之3電晶體型動態單元之半導體積體電路。【先前技術】 3電晶體型動態單元及使用其之半導體積體電路，很久以前即爲眾所周知。與使用6個電晶體之靜態單元（以下，6T單元）相比，元件數少之故，集成度高，與1電晶體型動態單元（1 T單元）不同，有讀出時之增益故，可高速動作爲其特長。關於3電晶體單元（以下，3 T單元）之文獻例，則有專利文獻1。此發明係在3 T單元之讀出時，藉由令積蓄T r之源極由0 V成爲負電位，以謀求讀出動作之局速化的實現。關於藉由使用通道極爲薄之半導體，利用膜厚方向之量子力學性關閉效果，以降低洩漏電流之電晶體，則揭示在專利文獻2。 [專利文獻1]日本專利特開2 000 — 1 1 642號公報 [專利文獻 2]USP6576943 【發明內容】在前述習知例中，雖然考慮到讀出動作之高速化’但是，關於待機時之消耗電力，則未考慮到。 -4 - 200529228 (2) 3 T單元係被利用於活用其特徵之高集成性或高速性。因此’並未下工夫於消耗電力之降低，例如在攜帶機器等，要求消耗電力特別是待機電力低之領域則不適用。在3 Τ單元中，於讀出動作時，選擇電晶體成爲導通狀態，積蓄電晶體流通與導通狀態或關閉狀態有相關之電流，在讀出位元線有電位變化出現。藉由檢測此而進行讀出動作。在待機時，全部的單元之選擇電晶體關閉故，不管積蓄電晶體之狀態，由讀出位元線流向蓄積電晶體之源極電極之電流幾乎被遮斷。但是，選擇電晶體爲MO S電晶體故，即使爲關閉狀態’也存在微小之洩漏電流。記憶體之容量如大至數百萬位元，即使1個單元之洩漏電流小，合計之電流値也變得很大。本發明想要解決之課題，即是在3 Τ單元中待機時所流通之洩漏電流的降低。 [解決課題用手段] 如簡單說明在本申請案所揭示發明中之代表性者的槪要，則如下述：連接複數之3電晶體記憶體單元之積蓄電晶體的源極，在前述源極與電源之間設置開關手段。動作時，令前述開關手段導通，令積蓄電晶體之源極偏壓爲所期望之電壓値。另一方面，在待機時，藉由關閉前述開關手段，以遮斷流經記憶體單元之洩漏電流路徑。進而，3電晶體記憶體單元之寫入電晶體係使用以通 -5- 200529228 (3) 道領域之膜厚5 nm程度以下之膜所形成的電晶體。 [發明之效果] 在本發明中，於包含以3電晶體記憶體單元所構成之記憶體的半導體積體電路中，可大幅降低其之待機狀態的電力。【實施方式】以下，利用圖面，說明本發營之實施例。第1圖係顯示基於使用3T單元MC所構成之本發明的記憶體之基本構造圖。第2圖係顯示3 T單元M C之電路構造。如第2圖所示般，本單元MC係以選擇電晶體MR 1、積蓄電晶體MR2、寫入電晶體MW之3個電晶體所構成 ’記憶體單元之寫入電晶體MW的閘極係連接於寫入字元線WWL，寫入電晶體MW之源極、汲極之一方係連接於寫入位元線WBL，選擇電晶體MRI之閘極係連接於讀出字元線R W L，選擇電晶體M R 1之源極、汲極之一方係連接於讀出位元線R B L，寫入電晶體M W之源極、汲極之另一方係與積蓄電晶體MR2之閘極連接，積蓄電晶體MR2 之汲極係與選擇電晶體MR〗之源極 '汲極之另一方連接。記憶體單元所使用之電晶體都是N通道型電晶體。第1 圖忠，只顯示記憶體陣列的構造即接近記憶體陣列之周邊電路。更新控制電路、控制脈衝產生電路等予以省略。另冬 200529228 (4) 此處，雖顯示記憶體之構造，本發明可以適用於作爲單體之記憶體而動作之半導體積體電路，在記憶體之外，當然也可以適用於搭載微處理器或邏輯電路等之半導體積體電路。第1圖中，3T單元MC係2維配置，讀出字元線 RWL、寫入字元線 WWL、讀出位元線RBL、寫入位元線 WBL係相連接。另外，與複數之寫入位元線與複數之寫入字元線連接之複數的記憶體單元之積蓄電晶體MR2的源極S2係藉由共通配線而連接於洩漏遮斷電路LC。寫入、讀出字元線係藉由X解碼器XDEC、X驅動器 WDRV所選擇控制，延伸在第1方向。讀出位元線與寫入位元線係延伸在與第1方向交叉之第2方向。另外，將寫入位元線驅動爲因應寫入資訊之電位的寫入放大器WA、檢測放大讀出於讀出位元線之訊號的感測放大器SA係由 Y解碼器即輸入輸出電路10所控制。關於本實施例之讀出寫入動作，由於與通常的記憶體爲相同之控制故，省略說明，針對洩漏遮斷做敘述。在第1圖之實施例中，源極S 2係連接於洩漏遮斷電路。因此，例如在動作時間，令洩漏遮斷電路成爲低阻抗狀態，將S2之電位固定爲接地電位，在待機時，令LC 變成高阻抗狀態，以令S 2成爲浮置狀態，藉此可以有效地遮斷全部記憶體單元之洩漏電流。另外，由第2圖可以明白，積蓄電晶體MR2之源極S 2即使成爲浮置狀態’記憶資訊也可在記憶於閘極電容下加以保持。 200529228 (5) 第3圖係顯示洩漏遮斷電路LC之具體的實施例。第 3圖係使用N通道型MOS電晶體MSW作爲洩漏遮斷電路 L· C。將3 T單元之源極s 2連接於電晶體M S W之汲極，將 M S W之源極電位連接於接地電位。藉此，藉由切換μ S W 之閘極GSW之電位，可以控制洩漏遮斷電路LC之阻抗。第4圖係顯示第3圖之實施例的閘極G s w之電位控制方法。第1圖之記憶體在動作狀態A C T之情形，將G S W 驅動爲高電位，在待機狀態S T時，將G S W驅動爲低電位。藉此，在動作狀態中，S2成爲接地電位故，變成可以進行3 T單元之讀出動作，在待機狀態中，S 2成爲浮置狀態故，可以有效地遮斷流過3 T單元之源極S 2的洩漏電流。電晶體M S W之大小係因應在讀出時同時所選擇之3 T 單元的數目，決定爲在讀出時可以獲得足夠之電流。如依據第3、4圖所示之實施例，藉由以MO S電晶體所構成之簡單的開關，可以有效地遮斷3 Τ單元之洩漏電流。另外，3 Τ單元係動態單元故，即使在待機時，也需要更新動作。3 Τ單元之更新係藉由由單元讀出資訊，再度予以寫入而進行。因此，即使在待機時，於進行更新動作之情形，也令前述洩漏遮斷電路LC成爲低阻抗狀態以進行更新。因此，更新之間雖有洩漏電流流通，但是，其期間短之故，不會損及待機電流削減效果。另外，在前述中，雖只在待機時遮斷洩漏電流，但是，也可以因應需要而在寫入動作時加以遮斷。在該情形下，記憶體在動作狀態時之電力降低成爲可能。 -8- 200529228 (6) 第5圖係洩漏遮斷電路L C之別的實施例’第6圖之顯示其動作之實施例。在第4圖之實施例中，藉由令源極 S 2成爲浮置狀態，以遮斷洩漏電流’但是’在第5圖之實施例中，藉由設爲固定電位’以遮斷洩漏電流。具體爲，如第 6圖之實施例所示般，在動作時’藉由設閘極 GSW成爲高電位，令N通道型電晶體MSW1成爲導通狀態，令P通道型電晶體MSW2成爲關閉狀態’以將S2保持爲接地電位。另外，在待機時，藉由設GSW成爲低電位，令MSW1成爲關閉狀態，MS W2成爲導通狀態，將 S 2之電位保持在與讀出位元線的預先充電電壓相等之電位V B P。流經S 2之洩漏電流的主成分係由被預先充電爲高電位之都位元線RBL通過積蓄電晶體MR2之閘極爲高電位狀態之單元而流通之副臨界電流。因此，如將源極 S 2保持在與讀出位元線RB L之預先充電電壓相同之電壓，則可以遮斷洩漏電流。在前述說明之第5圖的實施例中，構成洩漏遮斷電路LC之電晶體數雖然增加，但是，將 S 2控制爲固定電位故，與設爲浮置狀態之情形相比，在 S 2之電位由於耦合等之影響而變動，洩漏電流有增加之顧慮的情形下有效。在前述之實施例中，說明藉由控制積蓄電晶體MR2 之源極S2，以遮斷洩漏電流之實施例。接著，利用第7 圖與第8圖，說明藉由讀出位元線之預先充電電路的控制以削減洩漏之實施例。第7圖係讀出位元線之預先充電電路之實施例，於連接有複數之記憶體單元MC之讀出位元 200529228 (7) 線RBL連接預先充電用之p通道型電晶體MPR。如將閘極G P R設爲低電位，則電晶體Μ P R導通，讀出位元線被預先充電爲電極S P R之電位。第8 ( a ) 、（ b )圖係說明第7圖之電路的動作之時序圖的實施例。第8 ( a )圖係藉由與源極S 2之控制的實施例之第3、4圖之實施例組合，以提高洩漏電流之遮斷效果的實施例，第8 ( h )圖係不使用源極側之電流開關，在預先充電電路側遮斷洩漏電流之實施例。首先，說明第8 ( a )圖之實施例。在動作時ACT，於讀出動作READ時，除了讀出來自記憶體單元之訊號的期間，設MPR之閘極GPR爲低電位，令電晶體MPR導通。藉此，讀出位元線RBL被充電爲與MPR之源極電位 SPR相同的高電位。另一方面，在待機時ST，設MPR之閘極GPR成爲高電位，令MPR關閉。進而，倂用第3、4 圖之實施例故，在待機時，設置在源極S 2之電晶體M S W 也關閉。此結果爲，洩漏電流被遮斷。如依據本實施例，源極S 2側與預先充電電路側之兩方的電晶體關閉故，與關閉單方之電晶體的情形相比，洩漏電流之遮斷效果變高〇接著，說明第8 ( b )圖之動作。依據記憶體單元之佈置或構造或可以使用之配線數，S 2之配線有變得困難之情形。另外，依據記憶體單元陣列之佈置等，設置於源極S 2之開關電晶體或其控制電路的面積、電力的額外負擔會有變成問題之情形。在該種情形下，此實施例爲有效 -10- 200529228 (8) 。如第8 ( b )圖所示般，在動作時 ACT，於讀出動作 READ時，除了讀出來自單元之訊號的期間，令MPR之閘極GPR爲低電位，令電晶體MPR導通。另外，在待機時，同樣令G P R爲低電位，令電晶體Μ P R導通。藉此，讀出位元線RBL被預先充電。動作時ACT，SPR之電位成爲高電位 V B P，讀出位元線RB L被預先充電爲高電位 V B P。另一方面，在待機時，S P R之電位被控制爲接地電位GND故，讀出位元線放電至接近電晶體MPR之臨界値電壓的絕對値之電位，之後，以MPR之洩漏電流或對於接地之源極S 2之洩漏電流而逐漸接近接地電位，洩漏電流被遮斷。如此依據本實施例，即使不在積蓄電晶體 M R2之源極S 2設置開關電晶體，待機時，也不會有洩漏電流經常由讀出位元線R B L流通。另外，在第8 ( b )圖中，雖將預先充電電路的源極S P R之電位於待機時設爲接地電位’但是，基於電極S P R之配線電容大等之理由，有時也有驅動S P R之電位的電路的額外負擔成爲問題之情形。在該種情形下，S P R之電位，在動作時、待機時都同樣設爲高電位，在待機時，將預先充電用之電晶體 Μ P R之閘極G P R之電位設爲高電位之方法爲有效。如此一來，待機時，電晶體MPR關閉故，由電極SPR來的電流幾乎不會流通。在待機時，讀出字元線RWL爲低電位，記憶體單元之電晶體M R〗也關閉。因此，即使s p R爲局電位，對於S 2之拽漏電流也被遮斷。此方法也不需要電極SPR之驅動電路故，具有面積或電力之額外負擔少 200529228 (9) 之特長。另外’關於此方法之動作，由前述之說明可以容易明白故，省略時序圖。如前述般，藉由在位元線預先充電電路側下工夫，可以遮斷洩漏電流。另外，在前述第8 (a ) 、（ b )圖之實施例中，在待機時之更新動作時，進行讀出動作故，當然需要將讀出位元線RB L預先充電爲必要之電位。另外，依據感測放大器等之構造，雖也有產生新的洩漏電流之路徑的可能性，但是，在該種情形下，適當地設置洩漏電流遮斷用之開關，在待機時，令其成爲關閉狀態，將成爲洩漏之原因的電極之電位控制爲待機時 ’藉此，與前述相同，不用說也可以遮斷洩漏電流。以上，敘述了遮斷3 T單元之洩漏電流的方法。如依據這些實施例，可以大幅削減待機時之消耗電流，可將使用3 T單元之記憶體活用於目前爲止無法適用之低電力領域。且說，如前述般，3 T單元爲動態單元之一種，必須要更新動作。因此，待機時之消耗電力在單元的洩漏電流以外’也消耗更新所伴隨之電流。在3 T單元中，保持資訊之積蓄電晶體MR2的閘極電容小故，一般保持特性不好。因此，需要頻繁地進行更新，會有無法忽視爲此之電力的情形。在此情形，減少來自積蓄電容的洩漏電流故，作爲積蓄電晶體M R 2之絕緣膜係使用閘極電流可忽視之 #料’或者可令絕緣膜厚充分變厚。例如，使用4 · 5 nm 程度以上之氧化膜有效。在此情形下，如於電晶體MR 1 ' M R2設爲共通之絕緣膜厚，則面積或製造製程之額外 200529228 (10) 負擔可變少。進而，爲了令來自寫入電晶體之洩漏電流變小，使用如第9 ( a ) 、（ b )圖所示之通道的膜厚爲5 nm 以下之非常薄的多晶矽TFT (薄膜電晶體）電晶體爲有效〇在第9 ( a )圖所示之實施例中，將電晶體M W平面地形承載形成於半導體基板SIJB內之元件分離領域ISO 之上。在本實施例中，CH係以厚度5nm程度以下之薄膜多晶矽形成的通道部，如之後敘述般，藉此，可令洩漏電流變得非常小，可以提升保持特性。0X爲絕緣膜，WWL 爲成爲寫入字元線之電晶體MW的閘極，WBL爲成爲寫入位元線之源極，SN爲積蓄電極，相當於電晶體MW之汲極。在本實施例中，電晶體MW係與通常的電晶體相同 ’平面性地形成在基板上。因此，在形成有電晶體M W處與沒有形成處，沒有大的段差。因此，具有連接電晶體 M W與通常之電晶體用的配線、接觸等之工程變得容易之優點。第9 ( b )圖所示的，是在改善保持特性後，進而爲了高集成地實現3T單元所合適之實施例，在前述平面型之構造中，面積的增加成爲問題之情形下特別有效。本實施例係形成在開孔於3 T單元之積蓄電晶體MR2的閘極上之孔的內部具有縱型之構造的電晶體MW。CH爲電晶n MW之通道部，藉由具有5 nm程度以下之厚度的多晶石夕等之薄膜所形成。電晶體MW之閘極爲圓筒狀，其周圍以氧化膜Ο X與通道部C Η所包圍。W B L係相當於寫入位元 200529228 (11) 線之部份。電晶體M W之源極、汲極領域之一方（s N ) 係成爲電晶體M W 2之閘極，控制介由閘極氧化膜（〇乂）而流經形成在半導體基板（S U B )內之半導體領域（S 2、 D 2 )間之電流。在第9(a) 、（ b )圖之任何一種情形中，相當於閘極之WWL的電位一成爲高電位，則通道部CH導通，一成爲低電位，則成爲非導通狀態。通道C Η之厚度非常薄至5 nm程度以下故，關閉時之洩漏電流與通常之電晶體相比’可以極端地小。相對於通常之電晶體之關閉時的洩漏電流爲1 0的負1 0次方至1 2次方安培之程度，如本實施例般，在通道5 nm程度以下之薄膜電晶體中，膜厚方向之量子力學性關閉效果故，可以使洩漏電流成爲1 〇的負1 9次方之程度。關於具有此種構造之薄膜通道的場效型電晶體，例如題爲半導體元件即半導體積體電路之發明，則記載於專利文獻2。如依據本實施例，電晶體μ W的洩漏電流非常小之故，可以長時間保持積蓄接點s Ν所保持之資訊。可以積蓄在相當於S N之閘極的電荷量大約爲 ]0的負]5次方C (庫倫）之等級故，如假定μ W的洩漏電流爲1 〇的負1 9次方，則洩漏至1 〇 %的電荷之時間大約爲1 000秒。如電晶體MW的洩漏電流的偏差或高溫之動作，設計上之保證値雖有必要考慮設定爲更小値之情形 ’總之，在降低待機電流上，可以期待充分之效果。因此 ’藉由在先前所述之3 Τ單元倂用洩漏電流降低用之實施例，可以實現包含待機電流非常少之記憶體的半導體積體 -14 - 200529228 (12) 電路。以下，針對至目前爲止所述之實施例的變形實施例，或實施例的詳細動作，進而在使用如第2圖之記憶體單元之記憶體有效，且與目前爲止所述之實施例組合，實施例的效果更爲提升之實施例。第1 〇圖係將積蓄電晶體之源極S 2的配線與位元線平行配置之實施例。在第1圖之實施例中，雖將S2以與讀出字元線平行之配線延長於陣列之外，而連接於洩漏遮斷電路，但是，在本實施例中，在設爲與讀出位元線平行之配線外，連接於由設置在個讀出位元線之洩漏遮斷電路 LC 一 1至LC 一 η。一般，在存取記憶體陣列時，讀出字元線只選擇1條。因此，在如本實施例之構造中'，洩漏遮斷電路LCi ( i由1至η )只要能供給1個之記憶體單元的讀出電流即可。因此，可使構成LCi之開關電路的規模變小。因此，依據情形可使包含至控制LCi之周邊電路之記憶體電路整體的面積變小。在第1圖之實施例中，雖可將洩漏遮斷電路分個配置於個字元線，但是，在本實施例中，進而具有如下之效果。第2圖之3電晶體單元即使選擇讀出字元線，使電晶體MR 1導通，積蓄在MR2之閘極的資訊也不會被破壞。即非破壞讀出成爲可能。因此，在本實施例中，在所被選擇的讀出字元線上之記憶體單元中，可只使連接於想要讀出資訊之單元的洩漏遮斷電路活化。此種控制如使用 Y解碼器之訊號，可以容易地實現。此結果爲，如依據本實施例，讀出時之洩漏電流也可以限制 -15- 200529228 (13) 爲最小限度。接著，使用第1 1圖、第1 2圖、第1 3圖，說明關於第3圖、第5圖、第7圖所示之洩漏遮斷的實施例之動作。關於原理性之動作，已經在第4圖、第6圖、第8圖中說明，此處’對應記憶體的動作狀態而說明。在第1 1圖、第1 2圖、第1 3圖中，將記憶體的動作模式顯示爲 Active (動作狀態）、Standby (待機狀態）、Refresh ( 更新狀態）。在顯示第3圖、第5圖、第7圖之基本動作的第4圖、第6圖、第8圖中，雖也說明寫入動作，此處，爲了簡化故，只顯示讀出動作。另外，第13(a)、( b )圖分別爲對應第8 ( a ) 、（ b )圖之實施例。此處，更新雖在待機狀態之間進行，但是，當然也可因應需要而在動作狀態之間進行。在第】1圖、第1 2圖、第1 3圖中，RFCLK係顯示進行伴隨更新動作之讀出、寫入用之更新控制時鐘脈衝。在第3圖之記憶體單元的更新上，雖需要再度寫入讀出之資訊，但是，爲了簡化，在第13(a) 、（b )圖中，只顯示讀出位元線的波形。另外，在第3 圖之記憶體單元中’讀出用與寫入用之位元線係被分開故，可以高速地進行更新動作。另外’此處，雖將訊號的電位位準假定爲ov至1 v而顯示，但是，當然不限定於此。另外，S2在浮置狀態之情形的電位雖設爲〇·3λ/，此也是一個例子而已，當然依據電路構造或電晶體常數，並不限定爲變成〇 · 3 V。首先，使用第Π圖說明第3圖之動作。記憶體—在 -16 - 200529228 (14) 動作狀態之情形，於更新中，閘極G S W之電位變成1 V，第3圖之電晶體M S W導通，藉此，積蓄電晶體之源極S 2 成爲〇V。此結果爲，記憶體單元之讀出動作成爲可能。另外，在更新狀態中，藉由更新控制時鐘脈衝R F C L Κ之輸入，由記憶體單元讀出資訊，再度反轉寫入，藉此進行 3電晶體之更新。另一方面，在待機狀態中，GSW成爲 0V，第3圖之電晶體MSW關閉。此結果爲，積蓄電晶體的源極S 2成爲浮置狀態，通過積蓄電晶體所流通之洩漏電流被遮斷。此結果爲，可以降低待機狀態之消耗電流。接著，使用第1 2圖，令第5圖之動作與記憶體的狀態相對應而做說明。在動作狀態與更新動作狀態上，藉由使閘極GSW成爲1 V，使電晶體MSW1成爲導通狀態， MSW2成爲關閉狀態。藉此，與第1 1圖之實施例相同，將 S 2保持爲接地電位。另一方面，在待機時，藉由使 GSW成爲低電位，使MSW1成爲關閉狀態，MSW2成爲導通狀態，將S 2的電位保持爲與讀出位元線之預先充電電壓相等之電位VBP。如在第5圖之說明所記載的，流經 S 2之洩漏電流的主成分，係由預先充電爲高電位之讀出位元線RBL通過積蓄電晶體MR2之閘極電壓爲高電位狀態之單元而流通之負臨界電流。因此，如將源極S2保持在與讀出位元線RBL之預先充電電壓相同之電壓，則可以遮斷拽漏電流。在第1 1圖之實施例中，與第]2圖比較，由待機狀態移往動作狀態時之S 2的電位變動小之故，在速度方面， - 17 - 200529228 (15) 會有變得較爲有利之情形。另一方面，在使S 2成爲浮置狀態之情形，依據位於同一晶片上之邏輯電路動作之情形的雜訊等，也有S 2的電位變動，未預期之拽漏電流流通的情形。在有該種顧慮之情形，可以使用將s 2設爲固定電位之第5圖與第12圖之實施例。

最後，使用第1 3圖，使第7圖的動作與記憶體的狀態相對應而做說明。作爲第7圖之實施例的動作方法，先顯示第8 ( a )圖與（b )圖之2個實施例。此處，將對應第8 ( a )圖之實施例顯示於第1 3 ( a )圖，將對應第8 ( b)圖之實施例顯示於第13(b)圖。在第13(a)圖之實施例中，將第7圖之電晶體Μ P R的源極S P R的電位設定爲高電位（此處，爲IV ) 。MPR的閘極GPR的電位，在

動作時A c t i ν e中的讀出動作或更新動作R e f r e s h中的讀出動作中，於讀出位元線讀出記憶體單元之資訊時，當然設爲 IV，但是，在此以外，即使在待機時 Standby中，也設爲IV。藉此，在待機時，預先充電用之電晶體MPR成爲關閉狀態。另外，在待機狀態中，設置於源極S 2之第 3圖的電晶體M S W的閘極G S W成爲〇 V，M S W關閉。藉此，如第8 ( a )圖所說明的，可以有效地遮斷洩漏電流。待機時，讀出位元線、源極S 2都成爲浮置狀態故，如第1 3 ( a )圖所示般，兩者的電位逐漸接近（圖中，作爲一例係設爲〇 · 3 V )。如此，依據本實施例，倂用源極s 2 側與預先充電電路側之電晶體以遮斷洩漏故，變成可以有效果地降低待機電流。 -18- 200529228 (16) 另外，在讀出動作時，讀出位元線之電位係藉由積蓄在I思體單兀之資sJl而由預先充電電位變動。記憶體單元之積蓄節點的電位如爲高電位，則降低，如爲低電位，則不降低。在第13(a) 、（b)圖中，顯示每一讀出便降低之例子。另外，雖將讀出位元線R B L降低之情形的電位假定爲〇 · 7 V，此係一例而已，依據感測放大器等之設計，當然並不限定於此。在第1 3 ( b )圖之實施例中，於記憶體爲動作狀態或更新狀態時，將第7圖之電晶體MPR的源極SPR之電位設定在1 V，在待機狀態時，設定爲〇v。藉此，依據電晶體MPR之閘極GPR成爲0V，所設定的讀出位元線RBL 之預先充電電位，在動作狀態、更新狀態中成爲1 V之高電位。另一方面，在待機狀態時，閘極GPR成爲0V即源極電位SPR爲0V故，讀出位元線之電位降低，p通道型電晶體MPR之臨界値電壓的絕對値Vtp之位準降低，之後，朝向0V而慢慢降低。如此，讀出位元線RB L的電位幾乎一成爲0V時，由讀出位元線RB L流向記憶體單元之積蓄電晶體的源極之洩漏被遮斷。如此，如依據本實施例，藉由在預先充電電路側下工夫，可以遮斷洩漏故，可以適用於記憶體單元之積蓄電晶體的源極電位之配線因某種不當而有困難之情形。另外，在前述所述之外，如第8圖之說明所附隨記載般，SPR之電位雖保持爲高電位，但是，在待機時，令預先充電用之電晶體PMR關閉，不進行預先充電之方法亦屬有效；另外，在Μ P R之源極進而設 200529228 (17) 置開關，以該開關遮斷洩漏等各種變形當然也可以，但是，如參考目前爲止之實施例，構造簡單故，其說明予以省略。目前爲止，以待機狀態之洩漏電流的遮斷方法爲中心而說明了實施例。接著，針對讀出動作所必要之參照電壓的產生方法之實施例做說明。本發明雖然主要以3電晶體單元爲前提，但是，此形式之單元係讀出位元線爲1條故，在使用一般的差動型之感測放大器以進行讀出動作時，需要產生參照電壓之電路。在讀出時，爲了不令感測放大器產生誤動作，參照電壓必須爲所選擇單元之內容爲0之情形，出現在讀出位元線之訊號電壓，以及1之情形的訊號電壓之間的電壓。差動型之感測放大器通常可以檢測數 10 mV至數100 mV之訊號故，在產生參照電壓之電路上，需要抑制產生電壓的偏差之工夫。以下，使用第1 4圖至第1 7圖，顯示高精度地產生參照電壓所適合實施例。第1 4圖係顯示產生參照電壓之電路的原理的實施例。使用此圖說明動作原理，使用第1 5圖至第1 6圖，具體顯示適合於記憶體陣列之方法。另外，此處所述之參照電壓的產生方法當然可以與目前爲止所述之洩漏電流遮斷用的實施例，或寫入電晶體使用通道薄之電晶體之實施例等適當地組合使用，但是，單獨與3電晶體型之記憶體單元等組合使用，也是高精度之參照電壓的有效之產生方法。第 14(a)圖中，DMC— H、DMC— L係 1訊號產生虛擬單元與0訊號產生虛擬單元。這些虛擬單元之佈置及 -20 - 200529228 (18) 構成虛擬單元之電晶體MR1、MR2、MW之尺寸常數係儘可能設爲與記憶體單元者相同。另外，連接於讀出位元線 RBL1、RBL2及連接於未圖示出之感測放大器之讀出位元線之記憶體單元MC之數目設爲相等，設連接於感測放大器之位元線的電容相等。於讀出位元線RBL1、RBL2雖分別連接複數之記憶體單元與差動型之感測放大器等，在第 1 4圖中，予以省略。使用第14(b)圖說明動作。首先，藉由提升虛擬寫入字元線DWWL，進行虛擬單元之更新D— REF。由第14 (a )圖可以明白，一提升虛擬寫入字元線DWWL，虛擬單元內之寫入電晶體MW變成導通狀態，於1訊號產生虛 .擬單元MC—H寫入高電壓VDH，於0訊號產生虛擬單元 DMC - L寫入低電位VDL。虛擬單元係具有與記憶體單元同樣的常數故，以與記憶體單元相同之週期進行更新。接著，說明進行參照訊號之產生的虛擬單元之讀出動作D -READ。如第14 ( b )圖所示般，將虛擬控制訊號DCTL 提升爲高電位。此結果爲，電晶體M D 1、M D 2成爲導通狀態’讀出位元線RBL1、RBL2被短路，藉由從保持在高電位之電晶體MPR之源極SPR之電流，成爲相同電位。此處，S P R之電位，即預先充電電位高之情形，雖也有電晶體MD1、MD2沒有充分導通之情形，但是，在該情形下，將DCTL之電位昇壓爲比SPR高的電壓，或者使用ρ 通道型電晶體即可。在使用Ρ通道型電晶體之情形，當然要反轉訊號DCTL之電位關係。接著，令預先充電讀出位 200529228 (19) 元線用之電晶體MPR的閘極GPR成爲高電位，使電晶體 MPR成爲關閉狀態，將虛擬讀出字元線DRWL提升爲高電位。此結果爲，被短路之讀出位元線RBL1 ' RBL2同時被以來自2個虛擬單元DMC — Η、DMC - L之讀出電流所驅動。如前述般，這些虛擬單元係與記憶體單元MC爲相同的尺寸常數、佈置形狀。因此，1訊號產生虛擬單元 DMC — Η之讀出電流幾乎與從記憶1之記憶體單元MC的電流相等，〇訊號產生虛擬單元DMC - L之讀出電流幾乎與從記憶〇之記憶體單元MC之電流相等。進而，如前述般，讀出位元線RBL1、RBL2之電容係設計爲與連接在未圖示出之感測放大器的一方之輸入的讀出位元線相同故，讀出位元線RBL1、RBL2所產生之電位，即參照電位係成爲讀出1之情形的讀出位元線電位SIG1與讀出0之情形的讀出位元線電位SIG0之中間電位。在本實施例中，虛擬單元係使用與記憶體單元MC爲相同尺寸常數及同一佈置形狀者之故，即使由於電晶體的製造製程的偏差等，使用本實施例之晶片上的記憶體單元MC之特性產生偏差，虛擬單元之讀出訊號也同樣偏差故，可以期待非常穩定之讀出動作。第1 5圖係依據前述實施例之原理所構成之記憶體單元陣列的實施例。MC係目前爲止以實施例所說明之3電晶體型之記憶體單元。另外，爲了避免圖面變得反雜，寫入字元線或寫入位元線、寫入電晶體的源極S 2之配線、洩漏遮斷電路LC、解碼器、輸入輸出電路 '讀出位元線 -22- 200529228 (20) 之預先充電用之電路等雖予以省略’但是，這些如參照目前爲止所說明之實施例，可以容易地構成。另外’關於虛擬單元，也與記憶體單元相同’當然可以使用洩漏電流遮斷之手段。第1 5圖中，夾住讀出用之感測放大器R S A 1、 RS A2、…RS An而在圖面之上與下構成記憶體陣列。爲了區別上陣列與下陣列故，在記憶體單元M C以外加上字尾 a與b。另外，DMC— La、DMC— Lb係第14圖之實施例所說明之〇訊號產生虛擬單元，DMC— Ha、DMC - Hb係第1 4圖之實施例所說明之1訊號產生虛擬單元。如第所示般，這些虛擬單元係〇訊號產生虛擬單元與1訊號產生虛擬單元交互排列配置於相鄰之位元線。即在各記憶體陣列中，各有η / 2個（η爲讀出位元線之數目')之〇訊號產生虛擬單元與1訊號產生虛擬單元。以下，說明本實施例之讀出動作。在本實施例中，對於感測放大器，於選擇圖面上位於上側之記億體單元時，令位於圖面下側之虛擬單元DMC 一 Lb、DM C - Hb動作，產生參照電壓，於選擇圖面上位於下側之記憶體單元時，令位於圖面上側之虛擬單元 DMC— La、DMC— Ha動作而產生參照電壓。舉其一例而說明選擇連接於讀出字元線RWL — al之記憶體單元MC 之情形。基本動作係以第1 4 ( b )圖所示之步驟進行。首先，讀出位元線之預先充電用之電晶體MPR (第1 5圖中未圖示出）成爲導通狀態時，提升虛擬控制訊號DCTL -b，使讀出位兀線R B L — b ]、…、R B L - b η短路。接著， 200529228 (21)

使未圖不出之預先充電用之電晶體Μ P R成爲關閉狀恶後，選擇讀出字元線R W L - a 1與虛擬讀出字元線D R W L — b ，提升爲高電位。此結果爲’在圖上側之記憶體單元陣列的讀出位元線RB L — a 1、…RB L — an，依據記憶在連接於個別之讀出位元線之記憶體單元的資訊而出現電位變化。記憶體單元之資訊爲1之情形，變成第1 4 ( b )圖之SIG 1 ，在〇之情形，變成SIG0之電位而變化。另一方面，在下側之記憶體單元陣列中，藉由η / 2個之1訊號產生虛擬單元DMC— Hb與η/2個之0訊號產生虛擬單元DMC

- Lb，被短路之讀出位元線受到驅動而產生參照電位。1 訊號產生虛擬單元DMC - Hb與0訊號產生虛擬單元DMC - Lb之數目相等故，參照電壓變成由記憶1之記憶體單元MC之讀出訊號（讀出位元線的電位變化）與由記憶0 之記憶體單元MC之讀出訊號的中間電位。此結果爲，從上側之記憶體單元陣列之記憶體單元的讀出訊號與從下側之記憶體單元陣列之參照電壓輸入各讀出用之感測放大器而被放大，該電位差被放大，通過未圖示出之輸入輸出電路而讀出於外部。在讀出動作循環之最後，將讀出字元線 RWL - al與虛擬讀出字元線DRWL - b之電位降低爲低電位，預先充電讀出位元線後，將虛擬控制訊號DCTL - b 之電位降低爲低電位。在本實施例中，使用各η / 2個之虛擬單元以產生參照電壓。此處’ η係讀出位元線之數目，在通常之設計中，爲數】〇至數】〇〇〇程度。因此，可使個虛擬單元之偏差的影響變小’可以期待更爲穩定之讀出 -24- 200529228 (22) 動作。如設虛擬單元之電流的偏差爲高斯分布，可以期待該偏差與虛擬單元之數目的平方根（、厂（η / 2 )成反比而減少。另外，在前述中，雖設〇訊號產生虛擬單元與1訊號產生虛擬單元之數目相等，但是，依據記憶體單元之保持特性等，也有期望取得多一點之〇訊號SIG 0或1訊號 S I G 1之其中一種的讀出之餘裕的情形。在該種情形下，因應需要，藉由改變1訊號產生虛擬單元與〇訊號產生虛擬單元之數目，可以調整參照電位之値。在此情形下，η 也是很大故，具有可以微妙地調整之優點。第1 5圖之實施例雖係所謂1交點型構造之例子，但是，在讀出動作時，讀出字元線與虛擬讀出字元線係同時提升故，在輸入於感測放大器之2條的讀出位元線會有同相而且幾乎相同量之雜訊載入。因此，也具有可以避免讀出時之雜訊所帶來的不好影響之優點。但是，依據情形，也有要使雜訊的影響更小，因爲佈置之關係，期望所謂2交點構造之情形。在該情形下，做成如第1 6圖之實施例所示之構造即可。在本圖中，在輸入於感測放大器之左側的讀出位元線或連接於其之虛擬單元等加上字尾c，在輸入於感測放大器之右側的讀出位元線或連接於其之虛擬單元等加上字尾d而顯示。由第】5圖之說明可以容易類推，在選擇連接於輸入於感測放大器之左側的讀出位元線之記憶體單元之情形，則驅動連接於輸入於感測放大器之右側的讀出位元線之虛擬單元的虛擬字元線、虛擬控制訊號D C TL d，反之，在選擇連接於輸入於感測放大器之右側的讀出位元線之記 -25- 200529228 (23) 憶體單元的情形，則驅動連接於輸入於感測放大器之左側的讀出位元線之虛擬單元的虛擬字元線、虛擬控制訊號 DC TLc。本實施例之特長係讀出字元線與虛擬讀出字元線與全部的讀出位元線交叉。因此，伴隨讀出字元線、虛擬讀出字元線之電位變化，載入讀出位元線之雜訊成爲相同量。如前述般，在先前的1交點之實施例中，載入輸入於感測放大器之讀出位元線的雜訊雖也幾乎相等’但是’在構成讀出位元線之配線的電阻大之情形等，依據由感測放大器至所選擇的讀出字元線之距離與由感測放大器至虛擬讀出字元線之距離的差，會有雜訊之量產生微妙差之情形。在該狀況變成問題之情形，本實施例有效。第]7圖係適用於削減更新所伴隨之電力之實施例。已經介紹過藉由遮斷流經記憶體單元之源極的洩漏電流，可以削減待機時之電流的實施例。3電晶體單元由於係動態單元故，需要更新。因此，在源極電流之削減外，如可削減更新所伴隨之電力，則可以實現待機電力非常低之記憶體。如在第9圖、第1 0圖之實施例所說明的，在寫入電晶體藉由使用通道薄之電晶體，可以改善保持時間。本實施例係適合於進一步削減更新之電力的方法。在本實施例中5藉由分割位元線，以削減更新所伴隨之充放電電流。但是，在3電晶體單元中，與1電晶體單元不同，爲了更新，需要進行讀出動作與寫入動作。因此，如下述般，在感測電路等需要下工夫。弟]7圖中’ LBLKi — j (字尾i、j分別是由1至q、] 200529228 (24) 至m之整數）係區域區塊，內部具備有，區域讀出位元線L R B L i — j與區域寫入位元線L W B L i — j與連接於其之p 個記憶體單元M C，及預先充電區域感測放大器l S A或區域位兀線用之MOS電晶體MPR、MPW等。前述區域區塊 L B L K i — j係配置爲2維狀，藉由全域讀出位元線g R B L 1 .....GRBLm、全域寫入位元線GWBL1.....GWBLm及讀出字元線RWLj — j、寫入字元線w WLi — j (字尾i、j 分別爲由1至q、1至p之整數）等而連接爲如圖示般。 LCTL係區域控制電路。如之後敘述般，此電路係因應讀出、寫入、更新之各動作，而控制資料的流動者。另外，前述區域感測放大器LSA係以輸入輸出爲反轉關係之反相器所構成，電源端子Cj (字尾係1至q之整數）的電位一成爲高電位，便被活化。另外，爲了不令圖面變得繁雜，顯示源極S 2等之連接配線或前述預先充電用Μ Ο S電晶體之閘極的連接線則省略。位於全域位元線之一端的 MRS A、MWA分別係主讀出感測放大器、主寫入放大器，係將讀出於全域寫入位元線上之訊號輸出於記憶體陣列以外之電路，及將寫入資料輸出於全域寫入位元線用之電路。另外，在本圖中，省略解碼器或共通輸入輸出線等。以下，利用第18圖，以區域控制電路LCTL之動作爲中心來說明本實施例的動作。第】8圖係顯示讀出Read、寫入 Write、更新Refresh之各動作的主要部份之動作波形。另外，與前述的實施例相同，橫軸爲時間之經過，縱軸爲顯不電位的變化。此處，舉例顯不連接於區域區塊L B L Kj - 200529228 (25)

k (字尾k係1至m之整數）的第i號之讀出、寫入字7C 線之記憶體單元的動作。基於記憶體陣列之性質，同一字元線狀的單元受到並列選擇。另外，在實際動作中，電位的變化係如本圖般，不是矩形，在上升、下降需要有限的時間，角部也變得和緩，但是，此處，爲了容易理解故’ 顯示爲矩形。進而，電位的變化也只顯示高電位（H i g h ) 、低電位（Low)之不同。具體之電位位準雖未顯示出來，但是，例如在施加於ηΜ Ο S電晶體（η型金氧半導體）的閘極之電壓中，當然可將其之高電位位準設定爲源極電位的最大値，設定在加上臨界値電壓之電壓以上等，因應需要而個別加以最佳化。

首先，由讀出動作Read說明起。如第18圖所示般，設端子GPRj爲高電位，令預先充電用PM0S電晶體（P 型金氧化半導體）Μ P R關閉，一使讀出字元線R W L j - i 成爲高電位，則訊號由記憶體單元MC而讀出於區域讀出位元線LRBLj —k (字尾k係1至m之整數）。所被選擇之記憶體單元MC的積蓄節點之電位如爲高電位，則區域位元線的電位降低，積蓄節點之電位如爲低電位，則維持爲預先充電電位之高電位。圖中，前者之例子以~ /顯示，後者之例子以、0 /顯示。接著，藉由使端子Cj與 Rj的電位成爲高電位，活化區域感測放大器LSA，令電晶體MRa導通。其結果爲，藉由區域感測放大器L S A所被反轉之訊號傳至電晶體MRb之閘極。區域讀出位元線之電位爲低電位之情形，區域感測放大器的輸出成爲高電 -28- 200529228 (26) 位’電晶體 MRb導通。其結果爲，全域讀出位元線 GRBLk (字尾k爲1至m之整數）的電位成爲低電位。反之’區域位元線的電位爲高電位之情形，區域感測放大器之輸出變成低電位，電晶體M R b關閉。在此情形下，全域讀出位元線GRBLk (字尾k爲1至m之整數）的電位維持爲預先充電電位（高電位）而沒有變化（第1 7圖中，省略全域讀出位元線之預先充電電路）。如此所產生之全域位元線的電位變化係以主讀出感測放大器MRS A加以檢測放大，讀出於記憶體陣列之外。接著，說明寫入動作 Write。使端子 GPWj成爲高電位，令預先充電用pMOS電晶體MP W關閉，使寫入字元線WWLj — i及端子Wj之電位成爲高電位。其結果爲，記憶體單元之寫入電晶體（第1 7圖中省略）與電晶體M Wb 導通，藉由寫入放大器WA而設定在全域寫入位元線 G W B L j — k (字尾k爲1至m之整數）的電位傳至區域寫入位元線L W B L j - k (字尾k爲1至ηι之整數），而寫入記憶體單元。最後，說明更新動作。更新係以藉由區域感測放大器以反轉讀出於區域讀出位元線之資訊，通過區域寫入位元線而寫回記憶體單元MC而達成。首先，使端子GPRj成爲高電位，令預先充電用pMOS電晶體MPR關閉，一使讀出字元線RWLj - i成爲高電位，則訊號由記憶體單元 MC而讀出於區域讀出位元線LRBLj — k (字尾k爲]至m 之整數）。此時，與前述讀出動作不同，端子Rj之電位 •29- 200529228 (27) 維持在低電位。在此狀態下，區域感測放大器L S A之輸入電壓係設定爲因應積蓄在記憶體單元之資訊的電壓。接著’進入寫回記憶體單元之動作。將端子GPRj保持爲高電位’維持預先充電用電晶體Μ P R爲關閉下，使端子 GPWj之電位成爲高電位，使區域寫入位元線用預先充電電晶體MPW關閉，使端子Cj、Fj及寫入字元線WWLj - i 之電位成爲高電位。其結果爲，區域感測放大器被活化，通過電晶體MWa，區域寫入位元線LRBLj — k (字尾k爲 1至m之整數）之電位反轉而寫入記憶體單元MC。將此種動作針對全部的記憶體單元在保持時間內進行即可。另外，在第1 5圖、第1 6圖之實施例中，使用差動型之感測放大器與虛擬單元。將同樣的電路使用於第1 7圖之實施例的區域感測放大器當然也可以，但是，在第1 7圖之實施例中，並非差動型而係使用輸入爲1個者。在此情形下，讀出位元線之電位一降低爲比反相器電路的臨界値低時，輸出會變化故，不需要使用虛擬單元。另外，區域感測放大器之輸出可以取得大些故，更新時，以區域感測放大器可以直接驅動區域寫入位元線。因此，具有可使區域感測放大器部份的佔有面積變小之優點。如第1 7圖所示般，在分割位元線之情形，會有面積增加而成爲問題之情形故，在該種情形下，期望此種區域感測放大器。另外，前述邏輯臨界値可藉由改變構成反相器之電晶體的常數或臨界値而容易予以變更。例如，在前述實施例中，將區域位元線預先充電爲高電位故，如將邏輯臨界値設定高些，則 -30- 200529228 (28) 在速度方面變得有利。如前述說明般，如依據第1 7圖、第1 8圖所示之實施例，在分割位元線之記憶體單元陣列中，可以進行讀出、寫入、更新動作。記憶體的消耗電流係驅動之位元線的電容愈小則可以更爲削減故，如依據本實施例，可以賓現低消耗電力的記憶體。特別是，藉由只驅動區域位元線使得更新動作成爲可能故，在待機電流之削減上有效。本實施例在使用3電晶體型之記憶體單元等之記憶體上，即使單獨使用，雖當然也可以獲得更新時之消耗電流削減的效果，但是，藉由與目前爲止所敘述之洩漏電流削減用之實施例的組合，可以大幅削減待機電流。例如，在第9 ( a ) 、（ b )圖中，敘述爲了提升記憶體單元之保持特性，在寫入電晶體使用薄膜通道之實施例。如與這些實施例組合，進行更新之頻度減少故，倂同依據第]7圖、第1 8圖之實施例的更新時，驅動之位元線電容的削減效果，可使基於更新之消耗電流變得非常小。另外，如與削減流經在第1圖至第8圖等之圖面中所說明之 3電晶體單元之源極與讀出位元線間之洩漏電流的實施例組合，則更新以外之待機電流的成分受到削減故，可以實現待機電流少之記憶體。當然，也可同時組合前述之保持特性提升用的實施例與讀出位元線及源極間之洩漏電流防止用之實施例與第17圖、第18圖之實施例之3種。在該情形下，可以實現待機電力極端小之記憶體。 -31 - 200529228 (29) 【圖式簡單說明】第1圖係顯示本發明之半導體積體電路之記億體部份的基本構造之實施例圖。第2圖係顯示第1圖之實施例的記憶體單元M C之等效電路的實施例。第3圖係顯示洩漏遮斷電路LC之第一實施例圖。第4圖係顯示第3圖之實施例的時序圖之實施例圖。第5圖係顯示洩漏遮斷電路LC之第二實施例圖。第6圖係顯示第5圖之實施例的時序圖之實施例圖。第7圖係顯示讀出位元線之預先充電電路的實施例圖〇第8圖係顯示第7圖之實施例的時序圖之實施例圖。第9圖係顯示改善3 Τ單元之保持特性用之寫入電晶體的剖面圖之實施例。第1 0圖係設源極S2的配線與位元線平行之方向的實施例。第1 1圖係顯示第3圖之實施例的詳細動作之時序圖的實施例。第1 2圖係顯示第5圖之實施例之詳細動作之時序圖的實施例。第〗3圖係顯示第7圖之實施例的詳細動作之時序圖的實施例。第1 4圖係顯示使用複數之虛擬單元，高精度地產生讀出時之參照電壓之方法的原理之實施例。 -32- 200529228 (30) 第1 5圖係將第1 4圖的原理使用於1交點之佈置的實施例。第1 6圖係將第1 4圖之原理使用於2交點之佈置的實施例。第1 7圖係顯示只驅動區域位元線以進行更新用之記憶體陣列的構造之實施例。第1 8圖係顯示第1 7圖的動作之時序圖的實施例。 t主要元件符號說明】以下之符號中，X，y係顯示圖中所使用之數字或英 $字母之字尾字。例如 ’ RWLx — y 係表不 RWL1 — 1 ' RWL1 — p、RWLq 〜P等。 M C : 3電晶體型動態單元 MR1 :選擇電晶體 MR2 :積蓄電晶體 _ MW :寫入電晶體 S2、S2— X :積蓄電晶體之源極 SN :資訊記憶節點（積蓄節點） LC、LC 一 X :洩漏電流遮斷電路 XDEC : X解碼器 XDRV : X驅動器 YDEC : Υ解碼器 YDRV : Υ驅動器 -33- 200529228 (31) I 〇 :輸入輸出電路 RSA、RSAx :讀出感測放大器 W A :寫入放大器 RBL、RBLx :讀出位元線 WBL、WBLx :寫入位元線 RWL、RWLx、RWLx— y:讀出字元線 WWL、WWLx、WWLx— y:寫入字元線

VBP :讀出位元線預先充電電壓 CH :通道部 OX :氧化膜 ISO :元件分離領域 MSW、MSW1、MSW2 :構成洩漏電流遮斷電路之 Μ 0 S電晶體 MPR :讀出位元線預先充電用之M0S電晶體 SPR : M0S電晶體MPR之源極

GPR、GPRx : M0S電晶體MPR之閘極 MPW :寫入位元線預先充電用之M0S電晶體 SPW : M0S電晶體MPW之源極 GPW、GPWx : M0S電晶體MPW之閘極 G S W :洩漏電流遮斷電路之控制訊號 RFCLK :更新控制時鐘脈衝 A C T、A c t i v e :動作狀態 ST、Standby :待機狀態 READ、Read:讀出動作 - 34- 200529228 (32) WRITE、Write :寫入動作 Refresh :更新動作 DMC - H、DMC — Hx: 1訊號產生虛擬單元 DMC— L、DMC - Lx: 0訊號產生虛擬單元 VD Η : 1訊號產生虛擬單元之寫入電壓 VDL: 0訊號產生虛擬單元之寫入電壓 DRWL、DRWLx:虛擬讀出字元線

DWWL' DWWL— X:虛擬寫入字元線

MDx :輸入以虛擬控制訊號之MOS電晶體DCTL DCTL - X :讀出1時之讀出位元線電位 LBLKx — y :區域區塊 LCTL :區域控制電路 LBLKx - y :區域區塊 LSA :區域放大器

MWa、MWb、MRa、MRb :區域控制電路內部之MOS

電晶體 L R B L X — y :區域讀出位元線 LWBLx - y:區域寫入位元線 GRBLx :全域讀出位元線 GWBLx :全域寫入位元線 Rx : MOS電晶體MRa之閘極端子 Cx :區域放大器啓動訊號 Fx : MOS電晶體MWa之閘極端子 Wx : MOS電晶體MWb之閘極端子 -35 -

Claims

200529228 (1) 十、申請專利範圍 1. 一種半導體積體電路，其特徵爲具有：由在閘極電容積蓄電荷之積蓄電晶體，及由寫入位元線對前述積蓄電晶體之閘極寫入電荷用之寫入電晶體，及控制讀出位元線與積蓄電晶體之汲極的導通用之選擇電.晶體所成之記憶體單元，及位於前述積蓄電晶體之源極與電源之間的開關元件。 2 ·如申請專利範圍第1項所記載之半導體積體電路 ’其中，進而具備：延伸存在於第1方向之複數的寫入字元線，及延伸存在於前述第1方向之複數的讀出字元線，及延伸存在於與第1方向交叉之第2方向的複數之讀出位元線，及延伸存在於前述第2方向之複數的寫入位元線；前述記憶體單元具有複數個，前述複數之記憶體單元的前述寫入電晶體之閘極係連接在前述複數的寫入字元線 ’前述寫入電晶體之源極、汲極的一方係連接於前述複數之寫入位元線，前述選擇電晶體之閘極係連接於複數之讀出字元線，前述選擇電晶體之源極、汲極之一方係連接於前述複數之讀出位元線，前述寫入電晶體之源極、汲極之 €〜方係分別連接於前述積蓄電晶體的閘極，前述積蓄電晶體之汲極係分別連接於前述選擇電晶體之源極、汲極之另〜方。 3.如申請專利範圍第2項所記載之半導體積體電路 ’其中，前述寫入電晶體之通道領域係以膜厚5 nm程度以下之膜所形成，形成爲介由絕緣膜而包圍前述寫入電晶 -36- 200529228 (2) 體之閘極。 4 .如申請專利範圍第3項所記載之半導體積體電路，其中，前述寫入電晶體之源極、汲極路徑係形成在與形成有前述積蓄電晶體之源極、汲極路徑之方向垂直的方向〇 5 ·如申請專利範圍第3項所記載之半導體積體電路，其中，前述開關元件係具備：在電源電位與前述積蓄電晶體的源極之間具有源極、汲極路徑之N通道型MOS電晶體，控制前述積蓄電晶體之源極在第1狀態下爲浮置狀態，在第2狀態下爲電位成爲電源電位。 6 .如申請專利範圍第2項所記載之半導體積體電路，其中，前述開關元件係共通地設置在連接於前述複數之寫入位元線與複數之寫入字元線之複數的記憶體單元。 7. —種半導體積體電路，乃爲包含：由在閘極電容積蓄電荷之積蓄電晶體，及由寫入位元線對前述積蓄電晶體之閘極寫入電荷用之寫入電晶體，及控制讀出位元線與積蓄電晶體之汲極的導通用之選擇電晶體所成之記憶體單元而構成之半導體積體電路，其特徵爲具有··在前述半導體積體電路爲動作狀態時，及爲待機狀態時，令前述積蓄電晶體之源極的電位改變之第1電路。 8 .如申請專利範圍第7項所記載之半導體積體電路，其中，進而具備：延伸存在於第1方向之複數的寫入字元線，及延伸存在於前述第1方向之複數的讀出字元線’ 及延伸存在於與第]方向交叉之第2方向的複數之讀出位 -37- 200529228 (3) 元線，及延伸存在於前述第2方向之複數的寫入位元線；前述記憶體單元具有複數個，前述複數之記憶體單元的前述寫入電晶體之閘極係連接在前述複數的寫入字元線，前述寫入電晶體之源極、汲極的一方係連接於前述複數之寫入位元線’前述選擇電晶體之閘極係連接於複數之讀出字元線，前述選擇電晶體之源極、汲極之一方係連接於前述複數之讀出位元線，前述寫入電晶體之源極、汲極之另一方係分別連接於前述積蓄電晶體的閘極，前述積蓄電晶體之汲極係分別連接於前述選擇電晶體之源極、汲極之另一方。 9 .如申請專利範圍第8項所記載之半導體積體電路 ’其中，前述寫入電晶體之通道領域係以膜厚5 nm程度以下之膜所形成，形成爲介由絕緣膜而包圍前述寫入電晶體之閘極。 10. 如申請專利範圍第9項所記載之半導體積體電路 ’其中’則述馬入電晶體之源極、汲極路徑係形成在與形成有前述積蓄電晶體之源極、汲極路徑之方向垂直的方向 c 11. 如申請專利範圍第8項所記載之半導體積體電路 ’其中，前述第1電路係具備：在電源電位與前述積蓄電晶體的源極之間具有源極、汲極路徑之N通道型Μ 0 S電晶體，控制前述積蓄電晶體之源極在第1狀態下爲浮置狀態，在第2狀態下爲電位成爲電源電位。 12. 如申請專利範圍第 Π項所記載之半導體積體電 -38- 200529228 (4) 路，其中，前述電路係係共通地設置在連接於前述複數之寫入位元線與複數之寫入字元線之複數的記憶體單元。 13. —種半導體積體電路，乃爲包含：由在閘極電容積蓄電荷之積蓄電晶體，及由寫入位元線對前述積蓄電晶體之閘極寫入電荷用之寫入電晶體，及控制讀出位元線與積蓄電晶體之汲極的導通用之選擇電晶體所成之記憶體單元而構成之半導體積體電路，其特徵爲：具有’ 使讀出位元線成爲所期望電位用之預先充電電晶體；前述預先充電電晶體的汲極或者源極係連接於讀出位元線，在前述半導體積體電路爲動作狀態時與待機狀態時，令另一端之源極或汲極的電位變化。 1 4 .如申請專利範圍第1 3項所記載之半導體積體電路，其中，進而具備：延伸存在於第1方向之複數的寫入字元線，及延伸存在於前述第1方向之複數的讀出字元線，及延伸存在於與第1方向交叉之第2方向的複數之讀出位元線，及延伸存在於前述第2方向之複數的寫入位元線，及選擇前述複數之讀出字元線與前述複數之寫入字元線之X解碼器，及選擇前述複數之讀出位元線與前述複數之寫入位元線之γ解碼器；前述記憶體單元具有複數個，前述複數之記憶體單元的前述寫入電晶體之閘極係連接在前述複數的寫入字元線’前述寫入電晶體之源極、汲極的一方係連接於前述複數之寫入位元線’前述選擇電晶體之閘極係連接於複數之讀出字元線’前述選擇電晶體之源極、汲極之一方係連接於前述複數之讀出位元線，前述寫 -39- 200529228 (5) 入電晶體之源極、汲極之另一方係分別連接於前述積蓄電晶體的閘極’則述積畜電晶體之汲極係分別連接於前述選擇電晶體之源極、汲極之另一方。 1 5 .如申請專利範圍第1 4項所記載之半導體積體電路’其中，前述寫入電晶體之通道領域係以膜厚5 nm程度以下之膜所形成’形成爲介由絕緣膜而包圍前述寫入電晶體之閘極。 1 6 .如申請專利範圍第1 5項所記載之半導體積體電路 ’其中，前述寫入電晶體之源極、汲極路徑係形成在與形成有前述積蓄電晶體之源極、汲極路徑之方向垂直的方向

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