JP2006073165A5 - - Google Patents

Claims (15)

1. 電源電圧制御機能を有する半導体記憶装置であって、
   ワード線と、
   ビット線と、
   電源線と、
   前記ワード線と前記ビット線と前記電源線とに接続されたメモリセルと、
   活性なワード線に接続された前記メモリセルに対しては、前記電源線を介して、所定の電源電圧を供給し、非活性なワード線に接続された前記メモリセルに対しては、前記電源線を介して、前記所定の電源電圧よりも低く、かつ、前記メモリセルがデータを保持できる最低レベル以上の電圧を供給するメモリセル電源電圧制御回路とを備える、半導体記憶装置。
2. 前記メモリセル電源電圧制御回路は、前記所定の電源電圧が印加される電源端子と接地端子との間に直列に接続された第１〜３のトランジスタを備え、
   前記第１のトランジスタは、前記所定の電源電圧が印加される電源端子に接続され、
   前記第２のトランジスタは、ダイオード型にゲート接続され、
   前記第１および第３のトランジスタは、外部から供給されるアドレス信号に基づいて制
   御されることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記第２のトランジスタの閾値電圧の絶対値が、前記メモリセルに含まれる全てのトランジスタの閾値電圧の最大値以上であることを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記メモリセル電源電圧制御回路は、前記アドレス信号が活性状態を示すときには前記所定の電源電圧を、前記アドレス信号が非活性状態を示すときには第２のトランジスタの閾値電圧を出力することを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記メモリセル電源電圧制御回路は、前記ワード線が活性状態になる前に、前記メモリセルに前記所定の電源電圧を供給することを特徴とする、請求項２に記載の半導体記憶装置。
6. 前記メモリセル電源電圧制御回路は、複数の前記ワード線に接続された複数の前記メモリセルに対して同じ電源電圧を供給することを特徴とする、請求項２に記載の半導体記憶装置。
7. 前記電源線は、前記メモリセルが含まれるメモリセルアレイにおける基板電位供給領域に配線され、
   前記メモリセル電源電圧制御回路は、前記基板電位供給領域に隣接し、かつ、ワード線ドライバ回路領域に隣接する領域に配置されることを特徴とする、請求項２に記載の半導体記憶装置。
8. 前記メモリセルに供給される電源電圧が前記メモリセルがデータを保持できる最低レベルの電圧よりも低くなることを防止するメモリセル電源電圧補償回路をさらに備える、請求項１に記載の半導体記憶装置。
9. 前記メモリセル電源電圧補償回路は、前記所定の電源電圧が印加される電源端子と前記電源線とに接続された電荷供給素子を含むことを特徴とする、請求項８に記載の半導体記憶装置。
10. 前記メモリセル電源電圧制御回路は、前記所定の電源電圧が印加される電源端子と接地端子との間に直列に接続された第１〜３のトランジスタを備え、
    前記第１のトランジスタは、前記所定の電源電圧が印加される電源端子に接続され、
    前記第２のトランジスタは、ダイオード型にゲート接続され、
    前記第１および第３のトランジスタは、外部から供給されるアドレス信号に基づいて制御され、
    前記第１のトランジスタは、前記メモリセル電源電圧補償回路として機能することを特徴とする、請求項８に記載の半導体記憶装置。
11. 前記メモリセル電源電圧補償回路は、
    前記電源線を介して前記メモリセルに供給される電源電圧と当該電源電圧の基準電圧とを比較する比較回路と、
    前記比較回路から出力される信号に応じて、前記所定の電源電圧が印加される電源端子と前記電源線とを導通および短絡するスイッチ素子とを備え、
    前記メモリセルに供給される電源電圧を前記基準電圧以上に保持することを特徴とする、請求項８に記載の半導体記憶装置。
12. 前記比較回路および前記スイッチ素子は、外部から供給されるアドレス信号が活性状態を示すときには動作を停止することを特徴とする、請求項１１に記載の半導体記憶装置。
13. 前記ビット線をプリチャージするか否かを制御する制御信号が供給されるビット線プリチャージ制御信号線と、
    前記ビット線と前記ビット線プリチャージ制御信号線とに接続され、前記制御信号に基づいてビット線をプリチャージするビット線プリチャージ回路と、
    外部からの信号に基づいて前記制御信号を前記ビット線プリチャージ制御信号線に出力するビット線プリチャージ制御回路とをさらに備え、
    前記ビット線プリチャージ制御回路は、活性な前記ワード線が非活性な状態になる際に、前記ワード線に接続された前記メモリセルの前記電源線に蓄積された電荷を、前記ビット線プリチャージ制御信号線に供給することを特徴とする、請求項２に記載の半導体記憶装置。
14. 前記メモリセルの代替として使用可能な冗長救済用メモリセルと、前記冗長救済用メモリセルに供給される電源電圧を、前記メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とを含む冗長救済ブロックをさらに備え、
    前記メモリセルの代替として使用されない冗長救済用メモリセルを含む冗長救済ブロックでは、前記スイッチ素子は接地電位を出力することを特徴とする、請求項２に記載の半導体記憶装置。
15. 前記メモリセルの代替として使用可能な冗長救済用メモリセルと、
    前記メモリセルに供給される電源電圧を、前記メモリセル電源電圧制御回路から供給される電源電圧および接地電位のいずれかに切り替えるスイッチ素子とをさらに備え、
    前記冗長救済用メモリセルによって代替されるメモリセルでは、前記スイッチ素子は接地電位を出力することを特徴とする、請求項２に記載の半導体記憶装置。