JP4485577B2 - パリティ生成回路，パリティ生成回路用構成回路，情報処理装置，及びエンコーダ - Google Patents
パリティ生成回路，パリティ生成回路用構成回路，情報処理装置，及びエンコーダ Download PDFInfo
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Description
本発明は、２進数の入力データに対するプライオリティエンコーダからの出力データに対してパリティを生成するための技術に関する。
従来から、２進数で表わされる入力データに対して、この入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するプライオリティエンコーダがある。
従来、このプライオリティエンコーダの出力データ（プライオリティエンコーダ結果）にパリティビットを付加することはなかった。なお、パリティの生成方法に関しては、従来から種々の技術が提案されている（例えば、下記特許文献１参照）。
従来、このプライオリティエンコーダの出力データ（プライオリティエンコーダ結果）にパリティビットを付加することはなかった。なお、パリティの生成方法に関しては、従来から種々の技術が提案されている（例えば、下記特許文献１参照）。
しかし、近年、エラー検知をより細かくしたいという要望が高まっており、高信頼性プロセッサにはエラー検出をするために、従来では対象としていなかったような演算回路に対してもパリティビットを付加して信頼性を向上している。その一環として、プライオリティエンコーダ（例えば、データの正規化処理のためのシフト量演算に使われる回路であって、入力データの先頭ビットからのゼロの数を計数するリーディングゼロカウンタ（Leading Zero Counter））の出力データにパリティビットを付加することが望まれている。
そこで、プライオリティエンコーダの出力データに対してパリティを生成する方法として、例えば、図１４に示す第１の方法や図１５に示す第２の方法が容易に想到される。
なお、以下の説明において、プライオリティエンコーダは、２進数入力データの先頭から最初の“０”の位置（ビット位置）を出力データとして出力するものである場合を例にあげて説明する。
なお、以下の説明において、プライオリティエンコーダは、２進数入力データの先頭から最初の“０”の位置（ビット位置）を出力データとして出力するものである場合を例にあげて説明する。
また、パリティビットは、データのエラーを検出するために、データに含まれる“１”もしくは“０”の個数を、偶数，奇数で表わす信号であり、以下の説明において、プライオリティエンコーダの出力データに含まれる“１”の個数が奇数ならば、パリティビットが“１”になる場合を例にあげて説明する。
まず、第１の方法として、図１４に示すごとく、プライオリティエンコーダ１００の出力側にＥＸＯＲ（EXclusive OR；排他的論理和）回路１０２をそなえ、このＥＸＯＲ回路１０２がプライオリティエンコーダ１００の出力データの排他的論理和を取ることによって、当該出力データのパリティを生成する方法が考えられる。
まず、第１の方法として、図１４に示すごとく、プライオリティエンコーダ１００の出力側にＥＸＯＲ（EXclusive OR；排他的論理和）回路１０２をそなえ、このＥＸＯＲ回路１０２がプライオリティエンコーダ１００の出力データの排他的論理和を取ることによって、当該出力データのパリティを生成する方法が考えられる。
さらに、第２の方法として、図１５に示すごとく、複数の論理積回路１０３（図１５には論理積回路１０３−０〜１０３−２のみ表記）と、一つの論理和回路１０４とからなるパリティ生成回路１０５において、プライオリティエンコーダ（図示略）への入力データ（入力信号；Ｚ０〜Ｚｎ）に基づいてプライオリティエンコーダの出力データのパリティを生成する方法が考えられる。
具体的には、複数の論理積回路１０３が並列的にそなえられ、最上位の論理積回路１０３（ここでは論理積回路１０３−０）から順に、入力データが２ビットずつ追加されながら入力され、各論理積回路１０３は入力データが特定パターンのときのみ“１”を出力するように構成されている。なお、論理積回路１０３の数は、入力データのビット数と各論理積回路１０３に追加されていくビット数とに対応している。
つまり、図１５に示すごとく、最上位の論理積回路１０３−０には入力データＺｎ、及び、入力データＺｎ−１の反転データが入力される。これにより、論理積回路１０３−０からは、入力データＺｎが“１”であり、且つ、入力データＺｎ−１が“０”である場合にのみ、“１”が出力される。
また、論理積回路１０３−１には入力データＺｎ，Ｚｎ−１に加えて、入力データＺｎ−２、及び、入力データＺｎ−３の反転データが入力される。これにより、論理積回路１０３−１からは、入力データＺｎ〜Ｚｎ−２がすべて“１”であり、且つ、入力データＺｎ−３が“０”である場合にのみ、“１”が出力される。
また、論理積回路１０３−１には入力データＺｎ，Ｚｎ−１に加えて、入力データＺｎ−２、及び、入力データＺｎ−３の反転データが入力される。これにより、論理積回路１０３−１からは、入力データＺｎ〜Ｚｎ−２がすべて“１”であり、且つ、入力データＺｎ−３が“０”である場合にのみ、“１”が出力される。
さらに、論理積回路１０３−２には入力データＺｎ〜Ｚｎ−３に加えて、入力データＺｎ−４、及び、入力データＺｎ−５の反転データが入力される。これにより、論理積回路１０３−２からは、入力データＺｎ〜Ｚｎ−４がすべて“１”であり、且つ、入力データＺｎ−５が“０”である場合にのみ、“１”が出力される。
そして、最下位の論理積回路１０３では、入力データＺｎ〜Ｚ０のすべてが入力され、論理積が算出される。
そして、最下位の論理積回路１０３では、入力データＺｎ〜Ｚ０のすべてが入力され、論理積が算出される。
次いで、パリティ生成回路１０５では、論理和回路１０４が、これら複数の論理積回路１０３のすべての出力の論理和を算出することによって、その算出結果をパリティビットとして出力する。
特開２０００−２０３３２号公報
しかしながら、図１４を参照しながら上述した第１の方法では、プライオリティエンコーダ１００の出力を用いてパリティを生成するので、プライオリティエンコーダ１００の処理時間にパリティ生成のディレイが単純に加えられることになり、パリティビットを付加しない従来のプライオリティエンコーダに対して処理時間が増大して高速化が困難になってしまう。
また、図１５を参照しながら上述した第２の方法では、入力データＺｎ〜Ｚ０のうちの上位データ（ここでは入力データＺｎが最上位データ）は多数の論理積回路１０３に入力しなければならず、回路が複雑化してしまう。例えば、入力データＺｎ，Ｚｎ−１はすべての論理積回路１０３に入力しなければならず、回路が非常に複雑化してしまう。
さらに、第２の方法では、並列的にそなえられた複数の論理積回路１０３のうちの下位側の論理積回路１０３には多数の入力データが入力されることになるので、回路が複雑化してしまうとともに、論理積回路１０３での処理時間が長くなってしまう。例えば、最下位の論理積回路１０３ではすべての入力データＺｎ〜Ｚ０の論理積を算出しなければならず、ディレイが増大してしまう。
さらに、第２の方法では、並列的にそなえられた複数の論理積回路１０３のうちの下位側の論理積回路１０３には多数の入力データが入力されることになるので、回路が複雑化してしまうとともに、論理積回路１０３での処理時間が長くなってしまう。例えば、最下位の論理積回路１０３ではすべての入力データＺｎ〜Ｚ０の論理積を算出しなければならず、ディレイが増大してしまう。
本発明は、このような課題に鑑み創案されたもので、処理時間を増大させることなく、また、回路を複雑化することなく、プライオリティエンコーダの出力データに対するパリティを生成できるようにすることを目的とする。
上記目的を達成するために、本発明のパリティ生成回路は、２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設されるとともに、構成回路をツリー状に多段接続することにより構成され、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、該エンコーダからの前記出力データのパリティを生成するものであって、該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力するとともに前記第１信号と前記第２信号との論理積を論理積信号として生成し、前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴としている。
また、上記目的を達成するため、本発明のパリティ生成回路用構成回路は、２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設されるとともに、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、このエンコーダからの前記出力データのパリティを生成するパリティ生成回路を構成すべく、該パリティ生成回路においてツリー状に多段接続される構成回路であって、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３入力信号との論理積と、前記第１信号と前記第４信号の否定論理との論理積と、の論理和を生成してパリティ生成用信号として次段の構成回路に出力する論理回路と、前記第１信号と前記第２信号との論理積を生成して論理積信号として前記次段の構成回路に出力する論理積回路とをそなえ、前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴としている。
また、上記目的を達成するため、本発明の情報処理装置は、２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダと、このエンコーダに並設されるとともに、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路とをそなえ、このパリティ生成回路が、構成回路をツリー状に多段接続することにより構成され、
該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力し、前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴としている。
該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力し、前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴としている。
また、上記目的を達成するため、本発明のエンコーダは、２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するものであって、前記出力データのパリティを生成するパリティ生成回路をそなえ、このパリティ生成回路が、構成回路をツリー状に多段接続することにより構成され、該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力し、前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴としている。
このように、本発明によれば、パリティ生成回路が、エンコーダへの入力データを用いて、エンコーダの処理と並行してパリティを生成することができ、処理時間を増大させることがない。
また、パリティ生成回路が、複数の第１構成回路を並列的にそなえる第１段生成部と、この第１段生成部からの第１信号及び第２信号に基づいてパリティを生成する第２段生成部とをそなえて構成されているので、一つの入力データを多数のゲートに入力させる必要がなく、回路が複雑にならず、簡素な構成でパリティを生成することができる。
また、パリティ生成回路が、複数の第１構成回路を並列的にそなえる第１段生成部と、この第１段生成部からの第１信号及び第２信号に基づいてパリティを生成する第２段生成部とをそなえて構成されているので、一つの入力データを多数のゲートに入力させる必要がなく、回路が複雑にならず、簡素な構成でパリティを生成することができる。
１，１ａ，１ｂ，１ｃ 情報処理装置
２，１００ プライオリティエンコーダ（エンコーダ）
３，３ａ，３ｂ，３ｃ，１０５ パリティ生成回路
４，４ａ，４ｂ，４ｃ 第１段生成部
５，５ｂ 第２段生成部
５−１ 前段生成部
５−２ 後段生成部
６，６ｃ 修正部
６ａ，１１ａ，１１ｂ，１１ｅ，１２ｂ〜ｊ ＮＯＴゲート
６ｂ，１１ｆ，１１ｈ，１２ｒ，１２ｕ，１２ｖ，１０３−０〜１０３−２ ＡＮＤゲート
６ｄ，６ｅ，１０４ ＯＲゲート
１０−１〜１０−１５，１０ａ−１〜１０ａ−８，１０ｂ−１〜１０ｂ−５，１０ｃ−１〜１０ｃ−４ パリティ生成回路用構成回路（１０−１〜１０−８，１０ａ−１〜１０ａ−８，１０ｂ−１〜１０ｂ−４，１０ｃ−１〜１０ｃ−４：第１構成回路，１０−９〜１０−１２，１０ｂ−５：第２構成回路）
１１ｃ，１１ｄ，１２ｎ〜ｑ 論理ゲート
１１ｇ，１２ａ，１２ｓ バッファゲート
１２ｋ〜ｍ，１２ｔ ＮＡＮＤゲート
１０２ ＥＸＯＲ（EXclusive OR）回路（排他的論理和回路）
２，１００ プライオリティエンコーダ（エンコーダ）
３，３ａ，３ｂ，３ｃ，１０５ パリティ生成回路
４，４ａ，４ｂ，４ｃ 第１段生成部
５，５ｂ 第２段生成部
５−１ 前段生成部
５−２ 後段生成部
６，６ｃ 修正部
６ａ，１１ａ，１１ｂ，１１ｅ，１２ｂ〜ｊ ＮＯＴゲート
６ｂ，１１ｆ，１１ｈ，１２ｒ，１２ｕ，１２ｖ，１０３−０〜１０３−２ ＡＮＤゲート
６ｄ，６ｅ，１０４ ＯＲゲート
１０−１〜１０−１５，１０ａ−１〜１０ａ−８，１０ｂ−１〜１０ｂ−５，１０ｃ−１〜１０ｃ−４ パリティ生成回路用構成回路（１０−１〜１０−８，１０ａ−１〜１０ａ−８，１０ｂ−１〜１０ｂ−４，１０ｃ−１〜１０ｃ−４：第１構成回路，１０−９〜１０−１２，１０ｂ−５：第２構成回路）
１１ｃ，１１ｄ，１２ｎ〜ｑ 論理ゲート
１１ｇ，１２ａ，１２ｓ バッファゲート
１２ｋ〜ｍ，１２ｔ ＮＡＮＤゲート
１０２ ＥＸＯＲ（EXclusive OR）回路（排他的論理和回路）
以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の第１実施形態について
まず、図１を参照しながら、本発明の第１実施形態としての情報処理装置の構成について説明する。この図１に示すように、本情報処理装置１は、プライオリティエンコーダ（エンコーダ）２及びパリティ生成回路３をそなえて構成されている。
〔１〕本発明の第１実施形態について
まず、図１を参照しながら、本発明の第１実施形態としての情報処理装置の構成について説明する。この図１に示すように、本情報処理装置１は、プライオリティエンコーダ（エンコーダ）２及びパリティ生成回路３をそなえて構成されている。
これらプライオリティエンコーダ２及びパリティ生成回路３のそれぞれには入力データＺ１５〜Ｚ０が入力される。ここで、入力データＺ１５〜Ｚ０は、２進数（“１”もしくは“０”）で表わされる１６ビットの一連のデータであり、入力データＺ１５が最上位（先頭ビット）であり、入力データＺ０が最下位となる。
プライオリティエンコーダ２は、入力データＺ１５〜Ｚ０の先頭ビット（入力データＺ１５）から見て最初に“０”が出現するビット位置を出力データ（プライオリティエンコーダ結果）として出力するものである。なお、プライオリティエンコーダ２からの出力データは２進数データであり、この出力データが示すビット位置は、最初に出現した“０”の位置であってもよいし、先頭ビットから当該“０”までの“１”の数であってもよい。
プライオリティエンコーダ２は、入力データＺ１５〜Ｚ０の先頭ビット（入力データＺ１５）から見て最初に“０”が出現するビット位置を出力データ（プライオリティエンコーダ結果）として出力するものである。なお、プライオリティエンコーダ２からの出力データは２進数データであり、この出力データが示すビット位置は、最初に出現した“０”の位置であってもよいし、先頭ビットから当該“０”までの“１”の数であってもよい。
パリティ生成回路３は、プライオリティエンコーダ２に並設され、プライオリティエンコーダ２からの出力データのパリティＰ´を生成するものであり、図２に示すごとく、複数のパリティ生成回路用構成回路（以下、単に構成回路という）１０−１〜１０−１５をそなえて構成されている。なお、以下の説明において、複数の構成回路１０−１〜１０−１５を特に区別する必要がない場合には単に符号“１０”を用いて説明する。
図２に示すごとく、パリティ生成回路３は、複数の構成回路１０−１〜１０−１５がツリー状に多段接続されて構成されており、ここでは、構成回路１０−１〜１０−８から第１段生成部４が構成され、構成回路１０−９〜１０−１５から第２段生成部５が構成されている。なお、パリティ生成回路３では複数の構成回路１０−１〜１０−１５のそれぞれは同一の構成である。
第１段生成部４としての構成回路１０−１〜１０−８（以下、構成回路１０−１〜１０−８のことを第１構成回路１０−１〜１０−８ともいう）は、構成回路１０−１から構成回路１０−８に向けて順に並列的に配置され、構成回路１０−１〜１０−８のそれぞれが、入力データＺ１５〜Ｚ０のうちの先頭ビットから所定ビット数（好ましくは、２のｎ乗（ｎは１以上の整数）；ここでは２ビット）を順に担当するように構成されている。
ここでは、構成回路１０−１に入力データＺ１５，Ｚ１４が入力され、構成回路１０−２に入力データＺ１３，Ｚ１２が入力され、構成回路１０−３に入力データＺ１１，Ｚ１０が入力され、構成回路１０−４に入力データＺ９，Ｚ８が入力され、構成回路１０−５に入力データＺ７，Ｚ６が入力され、構成回路１０−６に入力データＺ５，Ｚ４が入力され、構成回路１０−７に入力データＺ３，Ｚ２が入力され、構成回路１０−８に入力データＺ１，Ｚ０が入力される。
そして、複数の構成回路１０−１〜１０−８のそれぞれは、自身に入力された所定ビット数（ここでは２ビット）のビットデータについてのパリティ生成用の仮パリティビットＰ（第１信号）を生成して出力するとともに（図中の“Ｐ”参照）、担当する所定ビット数のビットデータがすべて“１”もしくは“０”（ここでは“１”）であるか否かを示すＧ信号（第２信号）を生成して出力する（図中の“Ｇ”参照）。
なお、図２において、各構成回路１０−１〜１０−８における符号“Ａ１”，“Ａ０”，“Ｂ１”，“Ｂ０”は、それぞれ、入力（もしくは、入力ポート）を示すものであり、入力Ａ１，Ａ０は担当する入力データＺ１５〜Ｚ０のいずれかであり、入力Ａ１は上位側の入力データ、入力０は下位側の入力データである。また、入力Ｂ１，Ｂ０は強制的に“０”にされている。
また、構成回路１０−９〜１０−１５における入力Ａ１，Ａ０，Ｂ１，Ｂ０は前段に接続された構成回路１０からの仮パリティビットＰもしくはＧ信号であり、これらについては、後述の第２段生成部５の説明部分において詳細に説明する。
ここで、図３を参照しながら構成回路１０の構成について説明する。なお、図３に示す構成は、複数の構成回路１０−１〜１０−１５のすべてに共通する。
ここで、図３を参照しながら構成回路１０の構成について説明する。なお、図３に示す構成は、複数の構成回路１０−１〜１０−１５のすべてに共通する。
構成回路１０は、ＮＯＴゲート１１ａ，１１ｂ，１１ｅ、論理ゲート１１ｃ，１１ｄ、及びＡＮＤゲート１１ｆをそなえて構成されている。
特に、構成回路１０は、次式（１）により、仮パリティビットＰが算出されて出力されるように、ＮＯＴゲート１１ａ，１１ｂ，１１ｅ及び論理ゲート１１ｃ，１１ｄをそなえて構成されている。なお、下記式（１）において、ＸＡ１は入力Ａ１の反転を示し、ＸＢ０は入力Ｂ０の反転を示している。
特に、構成回路１０は、次式（１）により、仮パリティビットＰが算出されて出力されるように、ＮＯＴゲート１１ａ，１１ｂ，１１ｅ及び論理ゲート１１ｃ，１１ｄをそなえて構成されている。なお、下記式（１）において、ＸＡ１は入力Ａ１の反転を示し、ＸＢ０は入力Ｂ０の反転を示している。
Ｐ＝ＸＡ１・Ｂ１＋Ａ１・ＸＢ０ ・・・（１）
また、構成回路１０は、次式（２）によってＧ信号が算出されて出力されるように、ＡＮＤゲート１１ｆをそなえて構成されている。
Ｇ＝Ａ０・Ａ１ ・・・（２）
つまり、Ｇ信号は、入力Ａ０と入力Ａ１との論理積である。
また、構成回路１０は、次式（２）によってＧ信号が算出されて出力されるように、ＡＮＤゲート１１ｆをそなえて構成されている。
Ｇ＝Ａ０・Ａ１ ・・・（２）
つまり、Ｇ信号は、入力Ａ０と入力Ａ１との論理積である。
なお、上記式（１），（２）によれば、図４の表１３に示すごとく、仮パリティビットＰやＧ信号が生成される。つまり、入力“Ａ１Ａ０”が“００”もしくは“０１”のとき、仮パリティビットＰは入力Ｂ１になり、Ｇ信号は“０”になる。
また、入力“Ａ１Ａ０”が“１０”のとき、仮パリティビットＰは入力Ｂ０の反転（“ＸＢ０”）になり、Ｇ信号は“０”になる。
また、入力“Ａ１Ａ０”が“１０”のとき、仮パリティビットＰは入力Ｂ０の反転（“ＸＢ０”）になり、Ｇ信号は“０”になる。
さらに、入力“Ａ１Ａ０”が“１１”のとき、仮パリティビットＰは入力Ｂ０の反転（“ＸＢ０”）になり、Ｇ信号は“１”になる。
次に、第２段生成部５について説明すると、第２段生成部５は、第１段生成部４における複数の第１構成回路１０−１〜１０−８からの仮パリティビットＰ及びＧ信号に基づいて、エンコーダ２の出力データのパリティＰ´を生成するものであり、構成回路１０−９〜１０−１２（以下、構成回路１０−９〜１０−１２のことを第２構成回路１０−９〜１０−１２ともいう）からなる前段生成部５−１と、構成回路１０−１３〜１０−１５からなる後段生成部５−２とをそなえて構成されている。
次に、第２段生成部５について説明すると、第２段生成部５は、第１段生成部４における複数の第１構成回路１０−１〜１０−８からの仮パリティビットＰ及びＧ信号に基づいて、エンコーダ２の出力データのパリティＰ´を生成するものであり、構成回路１０−９〜１０−１２（以下、構成回路１０−９〜１０−１２のことを第２構成回路１０−９〜１０−１２ともいう）からなる前段生成部５−１と、構成回路１０−１３〜１０−１５からなる後段生成部５−２とをそなえて構成されている。
前段生成部５−１としての構成回路１０−９〜１０−１２は、構成回路１０−９〜１０−１２に向けて順に並列的に配置され、構成回路１０−９〜１０−１２のそれぞれが、前段の第１段生成部４の複数の第１構成回路１０−１〜１０−８からの仮パリティビットＰ及びＧ信号を先頭ビット側から所定ビット数（好ましくは、２のｎ乗（ｎは１以上の整数）；ここでは２ビット）を順に担当するように構成されている。
ここで、構成回路１０−９〜１０−１２の構成は、図３に示すごとく、構成回路１０−１〜１０−８と同様に構成されているが、構成回路１０−９〜１０−１２において入力Ａ１として前段に接続された第１構成回路のうちの上位側の構成回路のＧ信号が入力され、入力Ａ０として前段に接続された第１構成回路のうちの下位側の構成回路のＧ信号が入力される。
さらに、構成回路１０−９〜１０−１２において入力Ｂ１として前段に接続された第１構成回路のうちの上位側の構成回路の仮パリティビットＰが入力され、入力Ｂ０として前段に接続された第１構成回路のうちの下位側の構成回路の仮パリティビットＰが入力される。
具体的には、構成回路１０−９〜１０−１２のそれぞれは、２つの第１構成回路を前段に接続され、構成回路１０−９はその前段に第１構成回路１０−１，１０−２を接続され、構成回路１０−１０はその前段に第１構成回路１０−３，１０−４を接続され、構成回路１０−１１はその前段に第１構成回路１０−５，１０−６を接続され、構成回路１０−１２はその前段に第１構成回路１０−７，１０−８を接続されている。
具体的には、構成回路１０−９〜１０−１２のそれぞれは、２つの第１構成回路を前段に接続され、構成回路１０−９はその前段に第１構成回路１０−１，１０−２を接続され、構成回路１０−１０はその前段に第１構成回路１０−３，１０−４を接続され、構成回路１０−１１はその前段に第１構成回路１０−５，１０−６を接続され、構成回路１０−１２はその前段に第１構成回路１０−７，１０−８を接続されている。
したがって、構成回路１０−９の入力Ａ１として第１構成回路１０−１のＧ信号が入力され、入力Ａ０として第１構成回路１０−２のＧ信号が入力され、入力Ｂ１として第１構成回路１０−１の仮パリティビットＰが入力され、入力Ｂ０として第１構成回路１０−２の仮パリティビットＰが入力される。
また、構成回路１０−１０の入力Ａ１として第１構成回路１０−３のＧ信号が、入力Ａ０として第１構成回路１０−４のＧ信号が、入力Ｂ１として第１構成回路１０−３の仮パリティビットＰが、入力Ｂ０として第１構成回路１０−４の仮パリティビットＰが、それぞれ入力される。
また、構成回路１０−１０の入力Ａ１として第１構成回路１０−３のＧ信号が、入力Ａ０として第１構成回路１０−４のＧ信号が、入力Ｂ１として第１構成回路１０−３の仮パリティビットＰが、入力Ｂ０として第１構成回路１０−４の仮パリティビットＰが、それぞれ入力される。
さらに、構成回路１０−１１の入力Ａ１として第１構成回路１０−５のＧ信号が、入力Ａ０として第１構成回路１０−６のＧ信号が、入力Ｂ１として第１構成回路１０−５の仮パリティビットＰが、入力Ｂ０として第１構成回路１０−６の仮パリティビットＰが、それぞれ入力される。
また、構成回路１０−１２の入力Ａ１として第１構成回路１０−７のＧ信号が、入力Ａ０として第１構成回路１０−８のＧ信号が、入力Ｂ１として第１構成回路１０−７の仮パリティビットＰが、入力Ｂ０として第１構成回路１０−８の仮パリティビットＰが、それぞれ入力される。
また、構成回路１０−１２の入力Ａ１として第１構成回路１０−７のＧ信号が、入力Ａ０として第１構成回路１０−８のＧ信号が、入力Ｂ１として第１構成回路１０−７の仮パリティビットＰが、入力Ｂ０として第１構成回路１０−８の仮パリティビットＰが、それぞれ入力される。
そして、第２構成回路１０−９〜１０−１２のそれぞれは、入力Ａ１，Ａ０及び入力Ｂ１，Ｂ０に基づいて、上記式（１）により前段の第１構成回路からの仮パリティビットＰ（第１信号）にかかるビットデータについてのパリティ生成用の仮パリティビットＰ（第３信号）を生成して出力する。
さらに、第２構成回路１０−９〜１０−１２のそれぞれは、入力Ａ１，Ａ０に基づいて、上記式（２）により前段の第１構成回路からのＧ信号（第２信号）の論理積（Ｇ信号；第４信号）を生成して出力する。
さらに、第２構成回路１０−９〜１０−１２のそれぞれは、入力Ａ１，Ａ０に基づいて、上記式（２）により前段の第１構成回路からのＧ信号（第２信号）の論理積（Ｇ信号；第４信号）を生成して出力する。
後段生成部５−２としての構成回路１０−１３〜１０−１５は、前段生成部５−１における複数の第２構成回路１０−９〜１０−１２からの仮パリティビットＰ及びＧ信号に基づいて、プライオリティエンコーダ２からの出力データのパリティＰ´を生成するものであり、構成回路１０−１３〜１０−１５がツリー状に多段接続されて構成されている。
つまり、構成回路１０−１３，１０−１４が並列的にそなえられ、これら構成回路１０−１３，１０−１４の後段に構成回路１０−１５が接続されている。
つまり、構成回路１０−１３，１０−１４が並列的にそなえられ、これら構成回路１０−１３，１０−１４の後段に構成回路１０−１５が接続されている。
構成回路１０−１３は、その前段に第２構成回路１０−９，１０−１０を接続され、構成回路１０−１４は、その前段に第２構成回路１０−１１，１０−１２を接続されている。
なお、構成回路１０−１３において、入力Ａ１は第２構成回路１０−９のＧ信号であり、入力Ａ０は第２構成回路１０−１０のＧ信号であり、入力Ｂ１は第２構成回路１０−９の仮パリティビットＰであり、入力Ｂ０は第２構成回路１０−１０の仮パリティビットＰである。
なお、構成回路１０−１３において、入力Ａ１は第２構成回路１０−９のＧ信号であり、入力Ａ０は第２構成回路１０−１０のＧ信号であり、入力Ｂ１は第２構成回路１０−９の仮パリティビットＰであり、入力Ｂ０は第２構成回路１０−１０の仮パリティビットＰである。
また、構成回路１０−１４において、入力Ａ１は第２構成回路１０−１１のＧ信号であり、入力Ａ０は第２構成回路１０−１２のＧ信号であり、入力Ｂ１は第２構成回路１０−１１の仮パリティビットＰであり、入力Ｂ０は第２構成回路１０−１２の仮パリティビットＰである。
そして、構成回路１０−１３，１０−１４は、上記第２構成回路１０−９〜１０−１２と同様に、担当する前段の構成回路からの仮パリティビットＰ及びＧ信号に基づいて、上記式（１），（２）により仮パリティビットＰ及びＧ信号を生成する。
そして、構成回路１０−１３，１０−１４は、上記第２構成回路１０−９〜１０−１２と同様に、担当する前段の構成回路からの仮パリティビットＰ及びＧ信号に基づいて、上記式（１），（２）により仮パリティビットＰ及びＧ信号を生成する。
つまり、構成回路１０−１３，１０−１４は、前段における構成回路からの仮パリティビット（第３信号）及びＧ信号（第４信号）に基づいて、仮パリティビットＰにかかるビットデータについてのパリティ生成用信号を、次段の構成回路１０−１５への仮パリティビットＰ（第３信号）として生成して出力するとともに、前段における構成回路からのＧ信号の論理積を次段の構成回路１０−１５へのＧ信号（第４信号）として生成して出力する。
構成回路１０−１５は最終段の構成回路（つまり、ツリー状の頂点の構成回路）であり、構成回路１０−１３，１０−１４からの仮パリティビットＰ及びＧ信号に基づいて、上記式（１）により、プライオリティエンコーダ２の出力データのパリティＰ´を生成して出力する。
ここでは、プライオリティエンコーダ２の出力データに含まれる“１”の個数が奇数ならば、パリティＰ´が“１”になる。
ここでは、プライオリティエンコーダ２の出力データに含まれる“１”の個数が奇数ならば、パリティＰ´が“１”になる。
このように、本発明の第１実施形態としての情報処理装置１によれば、パリティ生成回路３が、プライオリティエンコーダ２への入力データＺ１５〜Ｚ０を用いて、プライオリティエンコーダ２の処理と並行してパリティＰ´を生成することができ、処理時間を増大させることがない。
また、パリティ生成回路３が、複数の第１構成回路１０−１〜１０−８を並列的にそなえる第１段生成部４と、この第１段生成部４からの仮パリティビットＰ及びＧ信号に基づいてパリティＰ´を生成する第２段生成部５とをそなえて構成されているので、上述した図１５に示す第２の方法のように、一つの入力データを多数のゲートに入力させる必要がなく、回路が複雑にならず、簡素な構成でパリティＰ´を生成することができる。
また、パリティ生成回路３が、複数の第１構成回路１０−１〜１０−８を並列的にそなえる第１段生成部４と、この第１段生成部４からの仮パリティビットＰ及びＧ信号に基づいてパリティＰ´を生成する第２段生成部５とをそなえて構成されているので、上述した図１５に示す第２の方法のように、一つの入力データを多数のゲートに入力させる必要がなく、回路が複雑にならず、簡素な構成でパリティＰ´を生成することができる。
つまり、入力データＺ１５〜Ｚ０を２ビットに分割し、その構成単位を２ビットとする構成回路１０−１〜１０−１５をツリー状に多段接続してパリティ生成回路３を構成することによって、回路を簡素化することができる。
しかも、パリティ生成回路３によれば、上述した第２の方法のごとく、多数のデータ（例えば、すべての入力データ）の論理積を算出するようなことがないので、高速にパリティＰ´を生成することができる。
しかも、パリティ生成回路３によれば、上述した第２の方法のごとく、多数のデータ（例えば、すべての入力データ）の論理積を算出するようなことがないので、高速にパリティＰ´を生成することができる。
また、パリティ生成回路３は、第１段生成部４を構成する第１構成回路１０−１〜１０−８及び第２段生成部５を構成する構成回路１０−９〜１０−１５を、ツリー状に多段接続して構成されるので、各構成回路間の接続が非常に簡素になり、複雑な構成にならずにパリティＰ´を生成することができる。
〔２〕本発明の第２実施形態について
次に、本発明の第２実施形態としての情報処理装置について説明する。図１に示すように、本発明の第２実施形態としての情報処理装置１ａもプライオリティエンコーダ２及びパリティ生成回路３ａをそなえて構成されており、本情報処理装置１ａは、上述した第１実施形態の情報処理装置１に対して、パリティ生成回路３ａの構成（特に後述する第１構成回路１０ａ−１〜１０ａ−８（図５，図６参照））が異なっている。
次に、本発明の第２実施形態としての情報処理装置について説明する。図１に示すように、本発明の第２実施形態としての情報処理装置１ａもプライオリティエンコーダ２及びパリティ生成回路３ａをそなえて構成されており、本情報処理装置１ａは、上述した第１実施形態の情報処理装置１に対して、パリティ生成回路３ａの構成（特に後述する第１構成回路１０ａ−１〜１０ａ−８（図５，図６参照））が異なっている。
したがって、ここでは上述した第１実施形態の情報処理装置１との共通部分についてはその詳細な説明を省略し、以下、上述した第１実施形態の情報処理装置１とは異なる部分について説明する。
図５は本情報処理装置１ａのパリティ生成回路３ａの構成を示す図である。なお、図５において既述の符号と同一の符号は同一の部分もしくは略同一の部分を示しており、ここではこれらの部分の詳細な説明は省略する。
図５は本情報処理装置１ａのパリティ生成回路３ａの構成を示す図である。なお、図５において既述の符号と同一の符号は同一の部分もしくは略同一の部分を示しており、ここではこれらの部分の詳細な説明は省略する。
図５に示すように、本情報処理装置１ａのパリティ生成回路３ａは、第１構成回路１０ａ−１〜１０ａ−８が並列的にそなえてなる第１段生成部４ａ，第２構成回路１０−９〜１０−１５をそなえてなる第２段生成部５，及び修正部６をそなえて構成されている。なお、第１構成回路１０ａ−１〜１０ａ−８及び第２構成回路１０−９〜１０−１５は、ツリー状に多段接続されている。
第１段生成部４ａを構成する第１構成回路１０ａ−１〜１０ａ−８は、第２構成回路１０−９〜１０−１５とは異なる構成をしており、図６に示すごとく、入力Ａ１，Ａ０のみをそなえて構成されている。
つまり、図６に示すように、第１構成回路１０ａ−１〜１０ａ−８のそれぞれは、バッファゲート１１ｇ及びＡＮＤゲート１１ｈをそなえて構成され、２ビットの入力データのみが入力されるように構成されており、上述した第１実施形態の第１構成回路１０−１〜１０−８のごとく入力Ｂ１，Ｂ０をそなえていない。
つまり、図６に示すように、第１構成回路１０ａ−１〜１０ａ−８のそれぞれは、バッファゲート１１ｇ及びＡＮＤゲート１１ｈをそなえて構成され、２ビットの入力データのみが入力されるように構成されており、上述した第１実施形態の第１構成回路１０−１〜１０−８のごとく入力Ｂ１，Ｂ０をそなえていない。
このため、各第１構成回路１０ａ−１〜１０ａ−８は、入力Ａ１を仮パリティビットＰ（第１信号）として出力するとともに、入力Ａ１，Ａ０の論理積をＧ信号（第２信号）として出力する。
なお、上述した第１実施形態の第１構成回路１０−１〜１０−８と同様に、構成回路１０ａ−１には入力データＺ１５，Ｚ１４がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−２には入力データＺ１３，Ｚ１２がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−３には入力データＺ１１，Ｚ１０がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−４には入力データＺ９，Ｚ８がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−５には入力データＺ７，Ｚ６がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−６には入力データＺ５，Ｚ４がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−７には入力データＺ３，Ｚ２がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−８には入力データＺ１，Ｚ０がそれぞれ入力Ａ１，Ａ０として入力される。
なお、上述した第１実施形態の第１構成回路１０−１〜１０−８と同様に、構成回路１０ａ−１には入力データＺ１５，Ｚ１４がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−２には入力データＺ１３，Ｚ１２がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−３には入力データＺ１１，Ｚ１０がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−４には入力データＺ９，Ｚ８がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−５には入力データＺ７，Ｚ６がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−６には入力データＺ５，Ｚ４がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−７には入力データＺ３，Ｚ２がそれぞれ入力Ａ１，Ａ０として入力され、構成回路１０ａ−８には入力データＺ１，Ｚ０がそれぞれ入力Ａ１，Ａ０として入力される。
修正部６は、最終段の構成回路１０−１５から出力された仮パリティビットＰとＧ信号とに基づいて、パリティＰ´を生成するものであり、ＮＯＴゲート６ａ及びＡＮＤゲート６ｂをそなえて構成されている。
つまり、修正部６は、前段の構成回路１０−１５から出力されたＧ信号をＮＯＴゲート６ａで反転し、この反転されたＧ信号と仮パリティビットＰとの論理積をＡＮＤゲート６ｂで算出することによって、パリティＰ´を生成する。
つまり、修正部６は、前段の構成回路１０−１５から出力されたＧ信号をＮＯＴゲート６ａで反転し、この反転されたＧ信号と仮パリティビットＰとの論理積をＡＮＤゲート６ｂで算出することによって、パリティＰ´を生成する。
パリティ生成回路３ａでは、第１段生成部４ａ及び第２段生成部５によって生成されるパリティ（すなわち、構成回路１０−１５から出力される仮パリティビットＰ）は、第１段生成部４ａの構成に起因して、入力データＺ１５〜Ｚ０がすべて“１”であった場合に誤った値を出力してしまうが、修正部６が構成回路１０−１５から出力される仮パリティビットＰを訂正することによって、かかる場合であっても正しい値を出力することができる。つまり、修正部６は、入力データＺ１５〜Ｚ０がすべて“１”であった場合に構成回路１０ａ−１〜１０ａ−８を簡素化したことに起因するエラーを解消すべく、最終段の構成回路１０−１５の出力データを訂正する。
このように、本発明の第２実施形態としての情報処理装置１ａによれば、上述した第１実施形態と同様の効果を得ることができるとともに、さらに、上述した第１実施形態の情報処理装置１に対して第１段生成部４ａを構成する第１構成回路１０ａ−１〜１０ａ−８を簡素化することができ、トランジスタ数を削減し、省電力化を図ることができる。
〔３〕本発明の第３実施形態について
次に、本発明の第３実施形態としての情報処理装置について説明する。図１に示すように、本発明の第３実施形態としての情報処理装置１ｂもプライオリティエンコーダ２及びパリティ生成回路３ｂをそなえて構成されており、本情報処理装置１ｂは、上述した第１実施形態の情報処理装置１に対して、パリティ生成回路３ａの構成が異なっている（後述する図７，図８参照）。
次に、本発明の第３実施形態としての情報処理装置について説明する。図１に示すように、本発明の第３実施形態としての情報処理装置１ｂもプライオリティエンコーダ２及びパリティ生成回路３ｂをそなえて構成されており、本情報処理装置１ｂは、上述した第１実施形態の情報処理装置１に対して、パリティ生成回路３ａの構成が異なっている（後述する図７，図８参照）。
図７は本情報処理装置１ｂのパリティ生成回路３ｂの構成を示す図である。なお、図７において既述の符号と同一の符号は同一の部分もしくは略同一の部分を示しており、ここではこれらの部分の詳細な説明は省略する。
図７に示すように、本情報処理装置１ｂのパリティ生成回路３ｂは、複数の構成回路１０ｂ−１〜１０ｂ−５がツリー状に多段接続されて構成されており、構成回路１０ｂ−１〜１０ｂ−４（第１構成回路）から第１段生成部４ｂが構成され、構成回路１０ｂ−５が第２段生成部５ｂとして機能する。
図７に示すように、本情報処理装置１ｂのパリティ生成回路３ｂは、複数の構成回路１０ｂ−１〜１０ｂ−５がツリー状に多段接続されて構成されており、構成回路１０ｂ−１〜１０ｂ−４（第１構成回路）から第１段生成部４ｂが構成され、構成回路１０ｂ−５が第２段生成部５ｂとして機能する。
つまり、上述した第１実施形態の情報処理装置１では、各構成回路１０−１〜１０−１１５が２ビット入力であったのに対して、本情報処理装置１ｂでは、各構成回路１０ｂ−１〜１０ｂ−５が４ビット入力で構成されている。
したがって、並列的に配置された構成回路１０ｂ−１〜１０ｂ−４のそれぞれに対して、構成回路１０ｂ−１に入力データＺ１５〜Ｚ１２が入力され、構成回路１０ｂ−１に入力データＺ１１〜Ｚ８が入力され、構成回路１０ｂ−１に入力データＺ７〜Ｚ４が入力され、構成回路１０ｂ−１に入力データＺ３〜Ｚ０が入力される。
したがって、並列的に配置された構成回路１０ｂ−１〜１０ｂ−４のそれぞれに対して、構成回路１０ｂ−１に入力データＺ１５〜Ｚ１２が入力され、構成回路１０ｂ−１に入力データＺ１１〜Ｚ８が入力され、構成回路１０ｂ−１に入力データＺ７〜Ｚ４が入力され、構成回路１０ｂ−１に入力データＺ３〜Ｚ０が入力される。
なお、図７において、各構成回路１０ｂ−１〜１０ｂ−５における符号“Ａ３”，“Ａ２”，“Ａ１”，“Ａ０”，“Ｂ３”，“Ｂ２”，“Ｂ１”，“Ｂ１”は、それぞれ、入力（もしくは、入力ポート）を示す。
なお、第１構成回路１０ｂ−１〜１０ｂ−４の入力Ａ３〜Ａ０は、入力データＺ１５〜Ｚ０のいずれかを示し、入力Ｂ３〜Ｂ０は強制的に“０”にされている。
なお、第１構成回路１０ｂ−１〜１０ｂ−４の入力Ａ３〜Ａ０は、入力データＺ１５〜Ｚ０のいずれかを示し、入力Ｂ３〜Ｂ０は強制的に“０”にされている。
具体的には、第１構成回路１０ｂ−１において、入力データＺ１５が入力Ａ３になり、入力データＺ１４が入力Ａ２になり、入力データＺ１３が入力Ａ１になり、入力データＺ１２が入力Ａ０になる。また、第１構成回路１０ｂ−２において、入力データＺ１１が入力Ａ３になり、入力データＺ１０が入力Ａ２になり、入力データＺ９が入力Ａ１になり、入力データＺ８が入力Ａ０になる。また、第１構成回路１０ｂ−３において、入力データＺ７が入力Ａ３になり、入力データＺ６が入力Ａ２になり、入力データＺ５が入力Ａ１になり、入力データＺ４が入力Ａ０になる。また、第１構成回路１０ｂ−４において、入力データＺ３が入力Ａ３になり、入力データＺ２が入力Ａ２になり、入力データＺ１が入力Ａ１になり、入力データＺ０が入力Ａ０になる。
なお、第２段生成部５ｂとしての構成回路１０ｂ−５の入力Ａ３には第１構成回路１０ｂ−１で生成されたＧ信号が入力され、入力Ａ２には第１構成回路１０ｂ−２で生成されたＧ信号が入力され、入力Ａ１には第１構成回路１０ｂ−３で生成されたＧ信号が入力され、入力Ａ０には第１構成回路１０ｂ−４で生成されたＧ信号が入力される。
また、構成回路１０ｂ−５の入力Ｂ３には第１構成回路１０ｂ−１で生成された仮パリティビットＰが入力され、入力Ｂ２には第１構成回路１０ｂ−２で生成された仮パリティビットＰが入力され、入力Ｂ１には第１構成回路１０ｂ−３で生成された仮パリティビットＰが入力され、入力Ｂ０には第１構成回路１０ｂ−４で生成された仮パリティビットＰが入力される。
また、構成回路１０ｂ−５の入力Ｂ３には第１構成回路１０ｂ−１で生成された仮パリティビットＰが入力され、入力Ｂ２には第１構成回路１０ｂ−２で生成された仮パリティビットＰが入力され、入力Ｂ１には第１構成回路１０ｂ−３で生成された仮パリティビットＰが入力され、入力Ｂ０には第１構成回路１０ｂ−４で生成された仮パリティビットＰが入力される。
そして、図８に示すごとく、構成回路１０ｂ−１〜１０ｂ−５のそれぞれは、バッファゲート１２ａ，ＮＯＴゲート１２ｂ〜１２ｉ，ＮＡＮＤゲート１２ｋ〜１２ｍ，論理ゲート１２ｎ〜１２ｑ，及びＡＮＤゲート１２ｒをそなえて構成されている。
特に、各構成回路１０ｂ−１〜１０ｂ−４は、次式（３）により、仮パリティビットＰ（第１信号）が算出されて出力されるように、構成回路１０ｂ−５は、次式（３）により、パリティビットＰ´が算出されて出力されるように、バッファゲート１２ａ，ＮＯＴゲート１２ｂ〜１２ｉ，ＮＡＮＤゲート１２ｋ〜１２ｍ，及び論理ゲート１２ｎ〜１２ｑをそなえて構成されている。なお、下記式（３）において、ＸＡ３は入力Ａ３の反転を示し、ＸＡ２は入力Ａ２の反転を示し、ＸＡ１は入力Ａ１の反転を示し、ＸＢ２は入力Ｂ２の反転を示し、ＸＢ１は入力Ｂ１の反転を示している。
特に、各構成回路１０ｂ−１〜１０ｂ−４は、次式（３）により、仮パリティビットＰ（第１信号）が算出されて出力されるように、構成回路１０ｂ−５は、次式（３）により、パリティビットＰ´が算出されて出力されるように、バッファゲート１２ａ，ＮＯＴゲート１２ｂ〜１２ｉ，ＮＡＮＤゲート１２ｋ〜１２ｍ，及び論理ゲート１２ｎ〜１２ｑをそなえて構成されている。なお、下記式（３）において、ＸＡ３は入力Ａ３の反転を示し、ＸＡ２は入力Ａ２の反転を示し、ＸＡ１は入力Ａ１の反転を示し、ＸＢ２は入力Ｂ２の反転を示し、ＸＢ１は入力Ｂ１の反転を示している。
Ｐ＝ＸＡ３・Ｂ３＋Ａ３・ＸＡ２・ＸＢ２＋Ａ３・Ａ２・ＸＡ１・ＸＢ１＋Ａ３・Ａ２・Ａ１・Ｂ０ ・・・（３）
また、各構成回路１０ｂ−１〜１０ｂ−５は、次式（４）によってＧ信号（第２信号）が算出されて出力されるように、ＡＮＤゲート１２ｒをそなえて構成されている。
Ｇ＝Ａ０・Ａ１・Ａ２・Ａ３ ・・・（４）
つまり、Ｇ信号は、入力Ａ０〜Ａ３の論理積である。
また、各構成回路１０ｂ−１〜１０ｂ−５は、次式（４）によってＧ信号（第２信号）が算出されて出力されるように、ＡＮＤゲート１２ｒをそなえて構成されている。
Ｇ＝Ａ０・Ａ１・Ａ２・Ａ３ ・・・（４）
つまり、Ｇ信号は、入力Ａ０〜Ａ３の論理積である。
そして、上記式（３），（４）によれば、図９の表１４に示すごとく、仮パリティビットＰ（もしくはパリティビットＰ´）やＧ信号が生成される。つまり、入力“Ａ３Ａ２Ａ１Ａ０”において入力Ａ３が“０”のとき、仮パリティビットＰは入力Ｂ３になり、Ｇ信号は“０”になる。
また、入力“Ａ３Ａ２Ａ１Ａ０”において、入力Ａ３が“１”であり、且つ、入力Ａ２が“０”のとき、仮パリティビットＰは入力Ｂ２の反転（“ＸＢ２”）になり、Ｇ信号は“０”になる。
また、入力“Ａ３Ａ２Ａ１Ａ０”において、入力Ａ３が“１”であり、且つ、入力Ａ２が“０”のとき、仮パリティビットＰは入力Ｂ２の反転（“ＸＢ２”）になり、Ｇ信号は“０”になる。
さらに、入力“Ａ３Ａ２Ａ１Ａ０”において、入力Ａ３が“１”であり、且つ、入力Ａ２が“１”であり、且つ、入力Ａ１が“０”のとき、仮パリティビットＰは入力Ｂ１の反転（“ＸＢ１”）になり、Ｇ信号は“０”になる。
また、入力“Ａ３Ａ２Ａ１Ａ０”が“１１１０”のとき、仮パリティビットＰは入力Ｂ０になり、Ｇ信号は“０”になる。
また、入力“Ａ３Ａ２Ａ１Ａ０”が“１１１０”のとき、仮パリティビットＰは入力Ｂ０になり、Ｇ信号は“０”になる。
さらに、入力“Ａ３Ａ２Ａ１Ａ０”が“１１１１”のとき、仮パリティビットＰは入力Ｂ０になり、Ｇ信号は“１”になる。
このように、本発明の第３実施形態としての情報処理装置１ｂによれば、上述した第１実施形態と同様の効果を得ることができるとともに、本情報処理装置１ｂでは、入力データＺ１５〜Ｚ０を４ビットに分割し、その構成単位を４ビットとする構成回路１０ｂ−１〜１０ｂ−５をツリー状に多段接続してパリティ生成回路３ｂを構成することによって、５つの構成回路１０ｂ−１〜１０ｂ−５によってパリティビットＰ´の生成を実現し、回路をより簡素化することができる。
このように、本発明の第３実施形態としての情報処理装置１ｂによれば、上述した第１実施形態と同様の効果を得ることができるとともに、本情報処理装置１ｂでは、入力データＺ１５〜Ｚ０を４ビットに分割し、その構成単位を４ビットとする構成回路１０ｂ−１〜１０ｂ−５をツリー状に多段接続してパリティ生成回路３ｂを構成することによって、５つの構成回路１０ｂ−１〜１０ｂ−５によってパリティビットＰ´の生成を実現し、回路をより簡素化することができる。
〔４〕本発明の第４実施形態について
次に、本発明の第４実施形態としての情報処理装置について説明する。図１に示すように、本発明の第４実施形態としての情報処理装置１ｃもプライオリティエンコーダ２及びパリティ生成回路３ｃをそなえて構成されており、本情報処理装置１ｃは、上述した第３実施形態の情報処理装置１ｂに対して、パリティ生成回路３ｃの構成（特に後述する第１構成回路１０ｃ−１〜１０ｃ−４（図１０，図１１参照））が異なっている。
次に、本発明の第４実施形態としての情報処理装置について説明する。図１に示すように、本発明の第４実施形態としての情報処理装置１ｃもプライオリティエンコーダ２及びパリティ生成回路３ｃをそなえて構成されており、本情報処理装置１ｃは、上述した第３実施形態の情報処理装置１ｂに対して、パリティ生成回路３ｃの構成（特に後述する第１構成回路１０ｃ−１〜１０ｃ−４（図１０，図１１参照））が異なっている。
つまり、本情報処理装置１ｃは、上述した第２実施形態の情報処理装置１ｂの第１実施形態の情報処理装置１に対する変更と同様に、第１構成回路１０ｃ−１〜１０ｃ−４が入力Ｂ３〜Ｂ０をそなえておらず、上述した第３実施形態の情報処理装置１ｂの第１構成回路１０ｂ−１〜１０ｂ−４に対して簡素化されて構成されている。
したがって、ここでは上述した第３実施形態の情報処理装置１ｂとの共通部分についてはその詳細な説明を省略する。
したがって、ここでは上述した第３実施形態の情報処理装置１ｂとの共通部分についてはその詳細な説明を省略する。
図１０は本情報処理装置１ｃのパリティ生成回路３ｃの構成を示す図である。なお、図１０において既述の符号と同一の符号は同一の部分もしくは略同一の部分を示しており、ここではこれらの部分の詳細な説明は省略する。
図１０に示すように、本情報処理装置１ｃのパリティ生成回路３ｃは、第１構成回路１０ｃ−１〜１０ｃ−４が並列的にそなえてなる第１段生成部４ｃ，構成回路１０ｂ−５からなる第２段生成部５ｂ，及び修正部６ｃをそなえて構成されている。なお、構成回路１０ｃ−１〜１０ｃ−４及び構成回路１０ｂ−５は、ツリー状に多段接続されている。
図１０に示すように、本情報処理装置１ｃのパリティ生成回路３ｃは、第１構成回路１０ｃ−１〜１０ｃ−４が並列的にそなえてなる第１段生成部４ｃ，構成回路１０ｂ−５からなる第２段生成部５ｂ，及び修正部６ｃをそなえて構成されている。なお、構成回路１０ｃ−１〜１０ｃ−４及び構成回路１０ｂ−５は、ツリー状に多段接続されている。
第１段生成部４ｃを構成する第１構成回路１０ｃ−１〜１０ｃ−４は、図１１に示すごとく、入力Ａ３，Ａ２，Ａ１，Ａ０のみをそなえて構成されている。
つまり、図１１に示すように、第１構成回路１０ｃ−１〜１０ｃ−４のそれぞれは、バッファゲート１２ｓ，ＮＡＮＤゲート１２ｔ，及びＡＮＤゲート１２ｕ，１２ｖをそなえて構成され、４ビットの入力データのみが入力されるように構成されており、上述した第３実施形態の第１構成回路１０ｂ−１〜１０ｂ−４のごとく入力Ｂ３，Ｂ２，Ｂ１，Ｂ０をそなえていない。
つまり、図１１に示すように、第１構成回路１０ｃ−１〜１０ｃ−４のそれぞれは、バッファゲート１２ｓ，ＮＡＮＤゲート１２ｔ，及びＡＮＤゲート１２ｕ，１２ｖをそなえて構成され、４ビットの入力データのみが入力されるように構成されており、上述した第３実施形態の第１構成回路１０ｂ−１〜１０ｂ−４のごとく入力Ｂ３，Ｂ２，Ｂ１，Ｂ０をそなえていない。
これにより、各第１構成回路１０ｃ−１〜１０ｃ−４は、入力Ａ３と、入力Ａ３〜Ａ１の否定論理積との論理積を仮パリティビットＰ（第１信号）として出力するとともに、入力Ａ３〜Ａ０の論理積をＧ信号（第２信号）として出力する。
修正部６ｃは、最終段の構成回路１０ｂ−５から出力された仮パリティビットＰとＧ信号とに基づいて、パリティＰ´を生成するものであり、ＮＯＴゲート６ａ及びＡＮＤゲート６ｂをそなえて構成されている。
修正部６ｃは、最終段の構成回路１０ｂ−５から出力された仮パリティビットＰとＧ信号とに基づいて、パリティＰ´を生成するものであり、ＮＯＴゲート６ａ及びＡＮＤゲート６ｂをそなえて構成されている。
つまり、修正部６ｃは、前段の構成回路１０ｂ−５から出力されたＧ信号をＮＯＴゲート６ａで反転し、この反転されたＧ信号と仮パリティビットＰとの論理積をＡＮＤゲート６ｂで算出することによって、パリティＰ´を生成する。
パリティ生成回路３ｃでは、第１段生成部４ｃ及び第２段生成部５ｂによって生成されるパリティ（すなわち、構成回路１０ｂ−５から出力される仮パリティビットＰ）は、第１段生成部４ｃの構成に起因して、入力データＺ１５〜Ｚ０がすべて“１”であった場合に誤った値を出力してしまうが、修正部６ｃが構成回路１０ｂ−５から出力される仮パリティビットＰを訂正することによって、かかる場合であっても正しい値を出力することができる。つまり、修正部６ｃは、入力データＺ１５〜Ｚ０がすべて“１”であった場合に構成回路１０ｃ−１〜１０ｃ−４を簡素化したことに起因するエラーを解消すべく、最終段の構成回路１０ｂ−５の出力データを訂正する。
パリティ生成回路３ｃでは、第１段生成部４ｃ及び第２段生成部５ｂによって生成されるパリティ（すなわち、構成回路１０ｂ−５から出力される仮パリティビットＰ）は、第１段生成部４ｃの構成に起因して、入力データＺ１５〜Ｚ０がすべて“１”であった場合に誤った値を出力してしまうが、修正部６ｃが構成回路１０ｂ−５から出力される仮パリティビットＰを訂正することによって、かかる場合であっても正しい値を出力することができる。つまり、修正部６ｃは、入力データＺ１５〜Ｚ０がすべて“１”であった場合に構成回路１０ｃ−１〜１０ｃ−４を簡素化したことに起因するエラーを解消すべく、最終段の構成回路１０ｂ−５の出力データを訂正する。
このように、本発明の第４実施形態としての情報処理装置１ｃによれば、上述した第３実施形態と同様の効果を得ることができるとともに、さらに、上述した第３実施形態の情報処理装置１ｂに対して第１段生成部４ｃを簡素化することができ、トランジスタ数を削減し、省電力化を図ることができる。
〔５〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形、組み合わせて実施することができる。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形、組み合わせて実施することができる。
例えば、上述した実施形態では、パリティ生成回路３（３ａ〜３ｃ）がプライオリティエンコーダ２とは別個にそなえられている例をあげて説明したが、本発明はこれに限定されるものではなく、プライオリティエンコーダ（エンコーダ）２がパリティ生成回路３（３ａ〜３ｃ）をそなえてもよい。
また、上述した実施形態では、プライオリティエンコーダ２が、入力データＺ１５〜Ｚ０のうちの先頭の“０”の位置（ビット位置）を出力するように構成された例をあげて説明したが、本発明はこれに限定されるものではなく、プライオリティエンコーダ２が入力データＺ１５〜Ｚ０のうちの先頭の“１”の位置を出力するように構成してもよい。
また、上述した実施形態では、プライオリティエンコーダ２が、入力データＺ１５〜Ｚ０のうちの先頭の“０”の位置（ビット位置）を出力するように構成された例をあげて説明したが、本発明はこれに限定されるものではなく、プライオリティエンコーダ２が入力データＺ１５〜Ｚ０のうちの先頭の“１”の位置を出力するように構成してもよい。
さらに、上述した実施形態では、パリティ生成回路３（３ａ〜３ｃ）が、プライオリティエンコーダ２の出力データの“１”の個数が奇数である場合に“１”を出力する例をあげて説明したが、本発明はこれに限定されるものではなく、プライオリティエンコーダ２の出力データの“１”の個数が偶数である場合に“１”を出力するように構成してもよいし、かかる出力データの“０”の個数が奇数である場合に“１”を出力するように構成してもよいし、かかる出力データの“０”の個数が偶数である場合に“１”を出力するように構成してもよい。
なお、上述した第１，２実施形態では各構成回路１０が２ビット入力であり、上述した第３，４実施形態では各構成回路１０が４ビット入力である場合を例にあげて説明したが、本発明はこれに限定されるものではなく、２ビット入力や４ビット入力以外のビット数（好ましくは、２のｎ乗ビット（ｎは１以上の整数））入力の構成回路で実現してもよい。
さらに、パリティ生成処理の高速化を図るべく、上述した第１，２実施形態の２ビット入力の構成回路と上述した第３，４実施形態の４ビットとを適宜組み合わせてパリティ生成回路３を構成してもよく、例えば、第１段生成部４を２ビット入力の構成回路で実現し、第２段生成部５を４ビット入力の構成回路で実現するようにしてもよい。
また、上述した実施形態では、入力データＺ１５〜Ｚ０のビット数が偶数である場合を例にあげて説明したが、本発明はこれに限定されるものではなく、入力データのビット数は奇数であってもよい。
また、上述した実施形態では、入力データＺ１５〜Ｚ０のビット数が偶数である場合を例にあげて説明したが、本発明はこれに限定されるものではなく、入力データのビット数は奇数であってもよい。
なお、入力データのビット数が奇数である場合、上述した第２実施形態の情報処理装置１ａのパリティ生成回路３ａの修正部６は、図１２に示すごとく、ＯＲゲート６ｄのみをそなえて構成する。これによって上述した第２実施形態と同様の作用効果を得ることができる。
さらに、入力データのビット数が奇数である場合、上述した第４実施形態の情報処理装置１ｃのパリティ生成回路３ｃの修正部６ｃは、図１３に示すごとく、ＯＲゲート６ｅのみをそなえて構成する。これによって上述した第４実施形態と同様の作用効果を得ることができる。
〔６〕付記
（付記１）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路であって、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、パリティ生成回路。
（付記２）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記１記載のパリティ生成回路。
（付記３）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記２記載のパリティ生成回路。
（付記４）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記３記載のパリティ生成回路。
（付記５）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記２〜４のいずれか一項に記載のパリティ生成回路。
（付記６）
前記複数の第２構成回路のそれぞれに入力されるデータの前記所定数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記２〜５のいずれか一項に記載のパリティ生成回路。
（付記７）
前記複数の第１構成回路のそれぞれに入力されるデータの前記所定ビット数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記１〜６のいずれか一項に記載のパリティ生成回路。
（付記８）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路を構成すべく、該パリティ生成回路においてツリー状に多段接続される構成回路であって、
前記２進数入力データにおける前記先頭ビット側から連続する所定ビット数のビットデータ、もしくは、前段における所定数の構成回路からのパリティ生成用信号および論理積信号に基づいて、前記所定ビット数のビットデータについてのパリティ生成用信号、もしくは、前記パリティ生成用信号にかかるビットデータについてのパリティ生成用信号を生成して次段の構成回路に出力する論理回路と、
前記所定ビット数のビットデータの論理積、もしくは、前記所定数の構成回路からの論理積信号の論理積を生成して論理積信号として前記次段の構成回路に出力する論理積回路とをそなえて構成されていることを特徴とする、パリティ生成回路用構成回路。
（付記９）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダと、
該エンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路とをそなえ、
該パリティ生成回路が、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、情報処理装置。
（付記１０）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記９記載の情報処理装置。
（付記１１）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記１０記載の情報処理装置。
（付記１２）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記１１記載の情報処理装置。
（付記１３）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記１０〜１２のいずれか一項に記載の情報処理装置。
（付記１４）
前記複数の第２構成回路のそれぞれに入力されるデータの前記所定数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記１０〜１３のいずれか一項に記載の情報処理装置。
（付記１５）
前記複数の第１構成回路のそれぞれに入力されるデータの前記所定ビット数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記９〜１４のいずれか一項に記載の情報処理装置。
（付記１６）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダであって、
前記出力データのパリティを生成するパリティ生成回路をそなえ、
該パリティ生成回路が、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、エンコーダ。
（付記１７）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記１６記載のエンコーダ。
（付記１８）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記１７記載のエンコーダ。
（付記１９）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記１８記載のエンコーダ。
（付記２０）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記１７〜１９のいずれか一項に記載のエンコーダ。
（付記２１）
２進数データのパリティを生成するパリティ生成回路であって、
前記２進数データを先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記２進数データのパリティを生成する第２段生成部とから構成されていることを特徴とする、パリティ生成回路。
さらに、入力データのビット数が奇数である場合、上述した第４実施形態の情報処理装置１ｃのパリティ生成回路３ｃの修正部６ｃは、図１３に示すごとく、ＯＲゲート６ｅのみをそなえて構成する。これによって上述した第４実施形態と同様の作用効果を得ることができる。
〔６〕付記
（付記１）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路であって、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、パリティ生成回路。
（付記２）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記１記載のパリティ生成回路。
（付記３）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記２記載のパリティ生成回路。
（付記４）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記３記載のパリティ生成回路。
（付記５）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記２〜４のいずれか一項に記載のパリティ生成回路。
（付記６）
前記複数の第２構成回路のそれぞれに入力されるデータの前記所定数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記２〜５のいずれか一項に記載のパリティ生成回路。
（付記７）
前記複数の第１構成回路のそれぞれに入力されるデータの前記所定ビット数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記１〜６のいずれか一項に記載のパリティ生成回路。
（付記８）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路を構成すべく、該パリティ生成回路においてツリー状に多段接続される構成回路であって、
前記２進数入力データにおける前記先頭ビット側から連続する所定ビット数のビットデータ、もしくは、前段における所定数の構成回路からのパリティ生成用信号および論理積信号に基づいて、前記所定ビット数のビットデータについてのパリティ生成用信号、もしくは、前記パリティ生成用信号にかかるビットデータについてのパリティ生成用信号を生成して次段の構成回路に出力する論理回路と、
前記所定ビット数のビットデータの論理積、もしくは、前記所定数の構成回路からの論理積信号の論理積を生成して論理積信号として前記次段の構成回路に出力する論理積回路とをそなえて構成されていることを特徴とする、パリティ生成回路用構成回路。
（付記９）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダと、
該エンコーダに並設され、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路とをそなえ、
該パリティ生成回路が、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、情報処理装置。
（付記１０）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記９記載の情報処理装置。
（付記１１）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記１０記載の情報処理装置。
（付記１２）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記１１記載の情報処理装置。
（付記１３）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記１０〜１２のいずれか一項に記載の情報処理装置。
（付記１４）
前記複数の第２構成回路のそれぞれに入力されるデータの前記所定数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記１０〜１３のいずれか一項に記載の情報処理装置。
（付記１５）
前記複数の第１構成回路のそれぞれに入力されるデータの前記所定ビット数が２のｎ乗（ｎは１以上の整数）であることを特徴とする、付記９〜１４のいずれか一項に記載の情報処理装置。
（付記１６）
２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダであって、
前記出力データのパリティを生成するパリティ生成回路をそなえ、
該パリティ生成回路が、
前記２進数入力データを前記先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記出力データのパリティを生成する第２段生成部とから構成されていることを特徴とする、エンコーダ。
（付記１７）
前記第２段生成部が、
前記第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号を前記先頭ビット側から所定数毎にそれぞれ入力され、前記所定数の前記第１信号および前記第２信号に基づいて前記第１信号にかかるビットデータについてのパリティ生成用の第３信号を生成して出力するとともに前記所定数の前記第２信号の論理積を第４信号として生成して出力する複数の第２構成回路を並列的にそなえてなる前段生成部と、
該前段生成部における前記複数の第２構成回路からの前記第３信号および前記第４信号に基づいて、前記出力データのパリティを生成する後段生成部とから構成されていることを特徴とする、付記１６記載のエンコーダ。
（付記１８）
前記後段生成部が、前記前段生成部をなす前記第２構成回路と同一構成を有する複数の構成回路をツリー状に多段接続して構成されていることを特徴とする、付記１７記載のエンコーダ。
（付記１９）
前記後段生成部における各構成回路が、前段における所定数の構成回路からの第３信号および第４信号に基づいて当該第３信号にかかるビットデータについてのパリティ生成用の信号を次段の構成回路への第３信号として生成して出力するとともに、前記所定数の構成回路からの第４信号の論理積を前記次段の構成回路への第４信号として生成して出力することを特徴とする、付記１８記載のエンコーダ。
（付記２０）
前記第１構成回路と前記第２構成回路とが同一構成を有していることを特徴とする、付記１７〜１９のいずれか一項に記載のエンコーダ。
（付記２１）
２進数データのパリティを生成するパリティ生成回路であって、
前記２進数データを先頭ビットから所定ビット数毎にそれぞれ入力され、前記所定ビット数のビットデータについてのパリティ生成用の第１信号を生成して出力するとともに前記所定ビット数のビットデータが全て“１”もしくは“０”であるか否かを示す第２信号を生成して出力する複数の第１構成回路を並列的にそなえてなる第１段生成部と、
該第１段生成部における前記複数の第１構成回路からの前記第１信号および前記第２信号に基づいて、前記２進数データのパリティを生成する第２段生成部とから構成されていることを特徴とする、パリティ生成回路。
Claims (4)
- ２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設されるとともに、構成回路をツリー状に多段接続することにより構成され、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路であって、
該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力するとともに前記第１信号と前記第２信号との論理積を論理積信号として生成し、
前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、
前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴とする、パリティ生成回路。 - ２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダに並設されるとともに、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路を構成すべく、該パリティ生成回路においてツリー状に多段接続される構成回路であって、
それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３入力信号との論理積と、前記第１信号と前記第４信号の否定論理との論理積と、の論理和を生成してパリティ生成用信号として次段の構成回路に出力する論理回路と、
前記第１信号と前記第２信号との論理積を生成して論理積信号として前記次段の構成回路に出力する論理積回路とをそなえ、
前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、
前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴とする、パリティ生成回路用構成回路。 - ２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダと、
該エンコーダに並設されるとともに、前記２進数入力データが入力され、入力された前記２進数入力データに基づいて、該エンコーダからの前記出力データのパリティを生成するパリティ生成回路とをそなえ、
該パリティ生成回路が、構成回路をツリー状に多段接続することにより構成され、
該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力し、
前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、
前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴とする、情報処理装置。 - ２進数入力データを入力され該２進数入力データの先頭ビットから見て最初に“０”もしくは“１”が出現するビット位置を出力データとして出力するエンコーダであって、
前記出力データのパリティを生成するパリティ生成回路をそなえ、
該パリティ生成回路が、構成回路をツリー状に多段接続することにより構成され、
該構成回路は、それぞれ１ビットの第１〜４信号が入力され、前記第１〜４信号に基づいて、前記第１信号の否定論理と前記第３信号との論理積と、前記第１信号と前記第４信号の否定論理の論理積と、の論理和をパリティ生成用信号として生成して出力するとともに前記第１信号と前記第２信号との論理積を論理積信号として生成して出力し、
前記２進数入力データが入力される構成回路において、前記第１信号および第２信号は、それぞれ、前記２進数入力データにおける前記先頭ビット側から連続する２ビットのうち、先頭ビット側のビットデータおよび他方のビットデータであり、前記第３信号および第４信号は、 “０”または“１”のいずれか一方の値であり、
前記２進数入力データが入力される構成回路以外の構成回路において、前記第１信号および第２信号は、それぞれ、前段における２つの構成回路のうち、先頭ビット側の構成回路からの論理積信号および他方の構成回路からの論理積信号であり、前記第３信号および第４信号は、それぞれ、前記前段における２つの構成回路のうち、先頭ビット側の構成回路からのパリティ生成用信号および他方の構成回路からのパリティ生成用信号であることを特徴とする、エンコーダ。
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