KR100949481B1

KR100949481B1 - 표시패널 드라이버용 제어 신호를 발생하는 장치 및 방법

Info

Publication number: KR100949481B1
Application number: KR1020080044209A
Authority: KR
Inventors: 싱-후이 차오; 리앙-쉥 양
Original assignee: 노바텍 마이크로일렉트로닉스 코포레이션
Priority date: 2007-05-15
Filing date: 2008-05-13
Publication date: 2010-03-24
Also published as: TWI374418B; US20080284703A1; KR20080101694A; TW200844942A; US8411011B2; JP2013127637A; JP2009003430A

Abstract

한 세트의 제어신호를 출력하기 위하여 기설정된 개수의 입력신호를 수신하는 표시패널 드라이버용 제어신호를 발생하는 방법이 개시된다. 상기한 방법은 리셋 과정을 갖는 시작 단계를 포함한다. 표시패널 드라이버는 다양한 입력단자를 통해서 한 세트의 입력신호 중 제1 부분을 수신한다. 다수의 입력단자들 중 하나는 2차 입력단자로써 사용되고, 인에이블 입력신호를 수신한다. 인에이블 입력신호는 한 세트의 입력신호들 중 제2 부분을 생성하기 위하여 제어신호 발생기를 내부적으로 인에이블시킨다. 한 세트의 입력신호들 중 제1 및 제2 부분은 완성된 한 세트의 입력신호를 형성한다. 입력신호의 연속 데이터가 기설정된 형태를 충족시키지 않을 때 상기한 방법은 리셋 과정으로 되돌아간다.

Description

표시패널 드라이버용 제어 신호를 발생하는 장치 및 방법{METHOD AND APPARATUS TO GENERATE CONTROL SIGNALS FOR DISPLAY PANEL DRIVER}

본 발명은 표시장치의 구동 회로에 관한 것으로, 더욱 상세하게는 표시패널 드라이버용 제어신호를 발생하는 장치 및 방법에 관한 것이다.

종래의 박막 트랜지스터 액정 모듈의 시스템 구조에서, 고화질의 요건을 달성하거나 더 효과적이고 더 유연한 시스템 디자인 제품을 만들기 위한 목적으로 컨트롤러와 소오스/게이트 드라이버 사이에 추가 제어 배선이 제공되고, 소오스/게이트 드라이버에 대응하는 추가 칩 패드들이 새로운 구동 제어 기능 및 선택 제어 기능을 수행하기 위해서 요구된다. 이러한 추가 제어 배선 및 추가 칩 패드들은 비용 효율성을 저하시키고, 기능 확대의 정체를 유도한다.

도 1은 종래의 박막 트랜지스터 액정 표시 모듈의 도면이다.

도 1에 도시된 바와 같이, 박막 트랜지스터 액정 표시 모듈(100)은 액정 표시 패널(102), X-PCB(104), Y-PCB(106), 컨트롤러(108), 소오스 드라이버(SD1~SD8), 게이트 드라이버(GD1~GD3), 소오스 드라이버 필름(110) 및 게이트 드라이버 필름(112)을 포함한다. 디지털 표시 데이터는 컨트롤러에 의해서 처리되고, 제어신호와 적절한 데이터 형태로 변환된다. 데이터 및 제어 신호는 클럭 신호(CLK, GCLK)와 함께 데이터 수신을 위한 참조용으로 사용되고, 소오스 드라이버(SD1~SD8) 및 게이트 드라이버(GD1~GD3)에 순차적으로 전송된다.

도 2는 종래의 소오스 드라이버의 제어신호에 대한 타이밍도이다.

도 2에 도시된 바와 같이, 시스템 파워를 절감하기 위하여 드라이버를 온 또는 오프시키는 제어신호를 구비하는 종래의 연속 연결 구조가 전개된다. 소오스 드라이버용으로 사용되는 대부분의 기본 제어신호들은 스타트 펄스(SPI/SPO)를 제외하고서도 래치 신호(STB) 및 극성 신호(POL)를 포함한다. 그러나, 더 좋은 화질 및 새로운 구동 제어 기능을 달성하기 위하여 계속적으로 발전하고 있다. 일반적으로 이처럼 새로이 추가된 기능을 제어하기 위해서는 컨트롤러와 소오스 드라이버 사이에 추가 제어 배선이 요구된다. 예를 들어, 수평 2도트 반전 기능은 두 개의 추가 제어 배선 즉, H-2DOT 및 POLC 배선을 요구한다. 또한, 더 효율적이고 더 유연한 시스템 디자인 제품을 확보하기 위하여 소오스 드라이버는 다른 시스템 제품들보다 발전된 요건을 제공하기 위하여 많은 선택 제어 기능, 예를 들어, 다채널 선택, 저전력 모드 선택 및 충전 공유 선택 등을 포함한다. 이러한 추가된 선택 제어 기능은 선택 제어를 수행하기 위한 추가적인 칩 패드들을 요구한다.

도 3은 종래의 소오스 드라이버의 기능을 나타낸 블럭도이다.

도 3에 도시된 바와 같이, 종래의 소오스 드라이버(300)는 쉬프트 레지스터(302), 데이터 래치(304), 레벨 쉬프터(306), 디지털-아날로그 컨버터(DAC)(308), 출력 회로(310), 클럭 입력 비교기(312), 데이터 수신기(314), 및 데이터 레지스터(316)를 포함한다. 소오스 드라이버(300)는 다른 기능에 응답하여야하기 때문에 입력 단자들이 많은 입력 신호, 예를 들어 HDOT, POLC, POL,...등을 입력받도록 설정되고, 반면에 대응하는 제어 신호들은 데이터를 표시하는 픽셀을 구동하기 위하여 출력된다.

한편, 종래의 드라이버의 입력 단자들은 칩 패드들을 요구한다. 따라서, 큰 칩 사이즈가 요구되고, 그에 상응하여 제조 비용이 증가한다. 시장 확대 및 비용 절감의 경향에 따라서 제품의 제어 기능을 증가시키면서, 기능 선택용의 컨트롤 패드들을 최소화하는 방안이 제품 개발 목표의 중심에 놓여져 있다.

따라서, 본 발명의 목적은 표시패널 드라이버용 제어신호를 발생하는 방법을 제공하는 것이다. 몇몇 입력단자들은 입력 단자들의 개수를 감소시키면서 원래 필요한 입력 신호를 내부적으로 발생시키기 위하여 입력 신호의 특성에 따라서 다르게 정의된 입력 신호에 할당된다.

또한, 본 발명의 다른 목적은 다른 입력 신호에 따라서 내부적으로 정의된 출력 신호를 발생하는 제어신호 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 표시패널 드라이버용 제어신호 발생 장치를 제공하는 것이다. 입력 신호의 특성에 따라서 다르게 정의된 입력 신호에 입력 단자를 할당함으로써, 원래 필요한 입력신호들이 내부적으로 발생되고, 그 결과 입력단자들의 개수를 감소시킬 수 있다.

본 발명의 일 측면에 따르면, 표시패널 장치용 제어신호를 발생시키는 방법이 제공된다. 표시패널 드라이버는 한 세트의 제어신호를 출력하기 위하여 소정의 개수로 이루어진 한 세트의 입력 신호를 입력받는다. 상기한 방법은 리셋 과정을 갖는 시작 단계를 포함한다. 표시패널 드라이버는 다수의 입력 단자를 통해서 상기 한 세트의 입력 신호 중 제1 부분을 입력받는다. 적어도 두 개의 입력 단자들은 보조 입력 단자들로써 사용되고, 다르게 정의된 적어도 두 개의 인에이블 입력 신호가 상기 보조 입력 단자들로 각각 입력된다. 상기 인에이블 입력 신호는 상기 한 세트의 입력 신호 중 제2 부분을 발생시키기 위하여 내부적으로 제어신호 발생기를 인에이블시킨다. 상기 한 세트의 입력 신호 중 제1 부분과 제2 부분은 완성된 한 세트의 입력 신호를 형성한다. 입력 신호 중 연속 데이터가 소정의 형태를 충족시킬 수 없을 때, 상기한 제어신호 발생방법은 리셋 과정으로 되돌아간다.

본 발명의 일 실시예에 따른 제어 신호를 발생시키는 방법에서, 상기 보조 입력 단자들은 극성 신호 입력단자 및 래치 신호 입력단자를 포함한다.

본 발명의 일 실시예에 따른 제어 신호를 발생시키는 방법에서, 상기 보조 입력 단자들은 XON 입력단자 및 XOE 입력단자를 포함한다.

본 발명의 일 실시예에 따른 제어 신호를 발생시키는 방법에서, 상기 한 세트의 입력신호 중 제2 부분은 상기 적어도 두 개의 인에이블 입력 신호가 확인된 다음에 인에이블된다.

본 발명의 일 실시예에 따른 제어 신호를 발생시키는 방법에서, 상기 입력신호의 제2 부분은 보조 입력 단자들에 따라서 정의된 다수의 내부 교체 신호를 포함한다.

본 발명의 일 실시예에 따른 제어 신호를 발생시키는 방법에서, 표시패널 드라이버에 구비된 입력단자의 개수는 기설정된 입력 신호의 개수보다 작다.

본 발명의 다른 측면에 따르면, 적어도 한 개의 제1 입력단자 및 한 개의 제2 입력단자를 포함하는 제어신호 발생기가 제공된다. 쉬프트 레지스터는 제1 입력단자의 다수의 입력 신호를 수신하고, 제1 및 제2 신호를 출력한다. 연속 데이터 확인 컨트롤러는 제2 입력 단자의 입력 신호를 수신하고, 상기 쉬프트 레지스터의 상기 제1 신호를 수신하며, 확인 신호를 출력한다. 제어신호 발생 유닛은 쉬프트 레지스터의 제2 신호를 수신하고, 연속 데이터 확인 컨트롤러의 확인 신호를 수신한다. 또한, 제어신호 발생 유닛은 제1 및 제2 입력단자의 입력신호에 따라서 기 정의된 한 세트의 제어 신호를 발생한다.

본 발명의 다른 측면에 따르면, 제어신호 발생 장치가 제공된다. 표시패널 드라이버는 한 세트의 제어신호를 출력하기 위하여 기 설정된 개수의 입력신호를 입력받는다. 제어신호 발생 장치는 다수의 입력단자를 통해서 한 세트의 입력신호 중 제1 부분을 입력받기 위한 메인 컨트롤 유닛을 포함한다. 적어도 두 개의 입력단자는 보조 입력단자로써 사용되고, 다르게 정의된 적어도 두 개의 입력신호가 각각 입력된다. 제어신호 발생기는 상기 한 세트의 입력신호 중 제2 부분을 발생시키기 위하여 인에이블 입력 신호를 수신한다. 상기 한 세트의 입력신호 중 제1 부분과 제2 부분은 완성된 한 세트의 제어 신호를 형성하고, 상기 한 세트의 제어신호가 출력된다. 입력 신호 중 연속 데이터가 소정의 형태를 충족시킬 수 없을 때, 상기한 제어신호 발생 방법은 리셋 과정으로 되돌아간다.

이와 같은 제어신호 발생방법에 따르면, 제어신호 발생기는 동일한 단자에 다르게 정의된 신호들의 수신을 할당하여, 원래 요구되는 입력신호를 내부적으로 발생시킴으로써, 내부적 입력 동작을 달성할 수 있다. 따라서, 입력 단자의 개수를 감소시킬 수 있다.

앞서 기술된 본 발명의 목적, 특징 및 효과를 완성하기 위하여, 바람직한 실 시예를 도면을 참조하여 이하에서 보다 상세하게 설명한다.

지금부터, 첨부한 도면들에 도시된 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면에서, 동일하거나 유사한 부분에는 동일한 참조부호가 사용될 수 있다.

본 발명은 표시패널의 소오스/드레인 드라이버의 가장 기본적 제어 공급원, 예를 들어 CLK, POL, XOE, 및 XON과 같은 제어 신호 라인을 사용하고, 소오스/드레인 드라이버의 다른 기능 선택 신호를 위한 추가적인 칩 패드들 뿐만 아니라 소오스/드레인 드라이버와 컨트롤러 사이의 추가적인 인터페이스를 통합시키기 위하여 내장된 소오스 제어 신호 발생기(EoS_CSG) 및 내장된 게이트 제어 신호 발생기(EoG_CSG)를 사용한다. 그 결과, 확장에 더 유연성을 갖고, 저생산 비용 및 고성능을 갖는 단순한 시스템이 고안될 수 있다.

다음에 따르면, 본 발명의 몇 가지 실시예가 기술된다. 그러나, 본 발명은 기술된 실시예에 한정되는 것은 아니다.

도 4는 본 발명의 일 실시예에 따른 소오스 드라이버의 기능을 설명하기 위한 블럭도이다.

도 4에 도시된 바와 같이, 본 발명의 소오스 드라이버(400)는 쉬프트 레지스터(402), 데이터 래치(404), 레벨 쉬프터(406), 디지털-아날로그 컨버터(DAC)(408), 출력회로(410), 클럭 입력 비교기(412), 데이터 수신기(414), 데이터 레지스터(416), 및 제어신호 발생기(CSG)(418)를 포함한다. 소오스 드라이 버(400)는 다른 기능에 부합해야 하기 때문에, CLKP, CLKN, DxxP, DxxN, STB, POL 등과 같은 기본 입력 신호를 수신하는 몇 개의 기본 입력 단자를 구비한다.

본 발명의 일 실시예에서, 소오스 드라이버(400)에 내장된 제어 신호 발생기(418)는 적어도 두 개의 입력 단자, 예를 들어 POL 신호를 수신하는 입력단자 및 클럭 입력 비교기(412)로부터 출력된 신호(420)를 수신하는 입력단자를 구비한다. 두 개의 신호 단자를 통해서 다르게 정의된 입력 신호들이 수신될 수 있고, 상기한 입력 신호들은 제어신호 발생기(418)에 의해서 내부적으로 처리되어 드라이버 입력 신호에 대응하는 내부 신호, 예를 들어 H-2DOT, int_POL,...ctl_sig_n-1, 및 ctl_sig_n을 발생시킨다. 또한, 제어신호 발생기(418)는 오리지널 POL 신호단자를 사용하고, 상기한 int_POL 신호는 오리지널 POL 신호를 대신할 수 있다.

제어신호 발생기(418)의 입력단자로써 POL 신호를 선택한 이유에 대해서는 도 2를 참조하여 설명할 것이다. 도 2에 도시된 바와 같이, POL 신호는 아주 긴 시간 동안 어떠한 액션을 발생하지 않고 일정한 레벨을 유지한다. 따라서, POL 신호는 다른 제어 기능에 영향을 주지 않으면서 효과적으로 사용될 수 있다. STB 제어신호가 로우 레벨에서 하이 레벨로 전환될 때에만 POL 신호가 사실상 기능을 한다는 것은 도 2에 도시된 소오스 드라이버에 대응하는 타이밍도에서 명확하게 알 수 있다. 다른 기간 내에서, 상기 POL 제어신호는 구동 시스템에 아무런 영향을 미치지 않는다. 따라서, POL 제어신호와 CLK 신호는 본 발명에 따른 제어신호 발생기의 입력신호로써의 역할을 수행하는데 적절하다. 먼저, 도 5에 도시된 바와 같이, POL 단자는 미리 정의된 연속 데이터를 전송하기 위한 입력 단자(din1)로써 사용되고, CLK 단자는 입력 단자(din1)의 입력 데이터를 데이터 레지스터에 저장하기 위하여 제어신호 발생기에 내부 클럭 신호를 공급하기 위한 입력 단자(din2)로써 사용된다. 또한, din2 입력 단자는 다양한 제어 메커니즘 및 데이터 수정 확인을 제어하기 위한 시스템에 요구되는 제어신호를 공급하기 위해서 사용된다. 소오스 드라이버의 내부 기본 제어 신호 공급원을 사용함으로써, 제어신호 발생기(418)는 요구되는 제어 신호를 발생시키기 위하여 소오스 드라이버에 내장된다. 따라서, 시스템의 기능을 확장시킬 수 있는 메커니즘이 역효과 없이 용이하게 이루어질 수 있다.

본 발명은 입력되어야 하는 한 세트의 입력 신호 중 한 부분을 발생시키는 제어신호 발생기(418)를 이용한다. 따라서, 칩 패드의 개수를 감소시킬 수 있다. 한편, 칩 패드의 개수는 드라이버가 수신해야하는 입력 신호의 개수보다 작고, 그로 인해서 몇 개의 칩 패드를 절감할 수 있다.

도 5는 본 발명의 일 실시예에 따른 제어신호 발생기의 블럭도이다.

도 5에 도시된 바와 같이, 제어신호 발생기(418)의 내부 구조는 초기 상태로 제어신호를 되돌리기 위한 리셋 유닛(rst_CSG)을 포함한다. 다른 메인 기능 블럭들은 연속 데이터 확인 컨트롤러(504), 데이터 레지스터로써 사용되는 m비트 쉬프트 레지스터 블럭(506), 및 제어신호 발생기(CSG) 블럭(508)을 포함한다. 예를 들어, 두 개의 입력 단자(din1, din2)를 사용함으로써, 쉬프트 레지스터 블럭(506)은 동시에 두 개의 입력단자(din1, din2)의 입력신호들을 수신한다. 또한, 연속 데이터 확인 컨트롤러(504)는 쉬프트 레지스터 블럭(506)으로부터 출력된 신호 또는 din2 입력단자의 신호를 수신한다. 제어신호 발생기 블럭(508)은 입력신호의 내용에 따 라서 드라이버의 입력 신호로써 사용되는 대응하는 제어신호들(ctl_Signal_1,...ctl_Signal_n)을 출력할 수 있다. 다음에서, 제어신호 발생기의 동작 메커니즘을 더욱 상세하게 기술할 것이다.

쉬프트 레지스터 블럭(506)은 입력 신호에 의해서 전송된 데이터를 절감하기 위하여 사용된다. 연속 데이터 확인 컨트롤러(504)는 제어 및 매칭 메커니즘을 구비하고, 입력 데이터의 매칭 및 수정 매칭 기법과 함께 컨트롤러(504)에 공급하고, 매칭 결과의 여부에 따라서 기설정된 값을 매치시키기로 결정하기 위한 미리 정의된 연속 데이터 정보를 포함한다. 매칭에 에러가 발생하면, 입력 제어 명령은 부정확한 것으로 간주된다. 제어 메커니즘은 리셋 초기 상태로 되돌아가고, 제어신호 출력이 어떠한 변화에 의해서 영향을 받지 않는 동안 다음 입력 데이터의 매칭을 기다린다. 매칭이 수정되면, 입력 제어 명령이 정확한 것으로 간주되고, 시스템은 데이터 레지스터가 채워질 때까지 설계에 따른 다음 입력 데이터를 절감하는 동작을 수행한다. 데이터 레지스터가 채워지는 것은 데이터의 입력이 완성되고, 다른 연속 데이터 매칭이 수행되는 것을 나타낸다. 데이터 길이 및 매칭 메커니즘의 매칭 개수는 실제 디자인에 의해서 결정된다. 제어 매칭 메커니즘이 전체적으로 만족스러울 때, 컨트롤러에 의해서 전송된 제어 명령 코드가 수정된다. 따라서, 제어신호 인에이블 명령의 입력 및 매칭이 실행된다. 제어신호 발생기 블럭(508)은 기능적 요구사항에 따라서 몇 개의 기능적 제어신호를 미리 정의한다. 각 기능적 제어신호는 독립된 인에이블 명령 코드를 구비한다. 유효한 기능적 제어신호 인에이블 명령 코드가 정확하게 매치되면, 제어신호 발생기 블럭(508)은 대응하는 제어신 호를 출력한다.

다음에는 동작 매커니즘의 흐름도가 기술된다. 도 6은 본 발명의 일 실시예에 따른 제어신호 발생에 대한 메커니즘을 나타낸 흐름도이다. 도 6에 도시된 바와 같이, 600 단계에서, 리셋이 인에이블된다. 602 단계에서, 데이터는 입력단자들(din1, din2)로부터 레지스터(reg)(506)와 컨트롤러(ctl)(504)로 전송된다. 그리고나면, 단계 606~622에서, 매칭 확인이 수행된다. 단계 624~634에서, 입력 데이터에 따라서 대응하는 제어신호(632-1, 632-2,...,632-n)가 발생된다.

한편, 제어신호 발생기는 미리 정의된 연속 데이터를 통해서 동작을 제어한다. 연속 데이터의 입력과 매칭 동작의 실행을 통해서 제어신호 발생기(CSG)의 구동 메커니즘의 신뢰성이 보증된다. 본 발명의 일 실시예에서는, 제어 메커니즘이 예기된 제어 신호를 정확하게 제어하고 발생시키기 위하여 D1, D2, D3, 및 Fx(F1~Fn)을 포함하는 연속 데이터를 입력받아야 한다고 가정한다. 기능적 제어신호를 출력한 이후에, 다른 기능적 제어신호의 출력이 유사하게 제어된다. 연속 입력 데이터가 완전하게 미리 설정된 특정 데이터에 일치하지 않을 때, 제어 메커니즘은 리셋 초기 상태로 되돌아간다. 제어신호의 출력은 어떠한 변화에 의해서 영향을 받지 않는다. 도 6에 도시된 시스템 제어 동작에서, 제어 메커니즘이 세 개의 m-비트 "제어 명령 코드" 매칭과 한 개의 "인에이블 명령 코드" 매칭을 수행한다고 가정한다. m-비트는 8-비트 데이터 레지스터로 표시되고, 세 개의 "제어 명령 코드"가 순차적으로 E6, 5A 및 A5로 표시된다고 가정한다. 마지막으로, "인에이블 명령 코드"는 시스템 제어 필요조건에 따라 출력된 기설정된 기능적 제어 신호에 대 응하고, B1~ B5로 표시되는 5개의 그룹을 갖는다고 가정한다. 따라서, 데이터(E6)가 입력되고, 수정 매칭이 실행된 이후에, 데이터(5A)의 입력과 다른 매칭의 실행에 의해서 제어 매칭이 뒤따르게 된다. 수정 매칭을 실행한 이후에, 데이터(A5)가 입력되고, 다른 매칭이 실행된다. 수정 매칭이 실행된 이후에, "인에이블 명령 코드"(B1~B5) 중 하나가 기능적 제어 신호를 출력하기 위하여 수신된다.

도 6에 나타난 메커니즘은 가능한 이행 수단들 중의 하나로써 이해되어야 하고, 오직 이 이행 수단에 한정되는 것으로 해석되지는 않아야 한다. 본 발명의 목적은 서로 다르게 정의된 두 개의 신호를 전달하기 위한 신호 단자를 선택하고, 드라이버에서 요구되는 입력 신호들을 내부적으로 발생시키기 위한 제어신호 발생기를 사용하는 것이다.

도 7은 본 발명의 일 실시예에 따른 입력 신호의 타이밍도이다. 도 7에 도시된 바와 같이, 본 발명의 일 실시예에서는 제어신호 발생기(CSG)의 입력 신호로써 두 개의 제어신호(STB, POL)를 사용한다. POL(또는 STB) 신호는 미리 정의된 연속 데이터를 전송하기 위한 입력단자(din1)로써 사용되고, STB(또는 POL) 신호는 CSG 시스템에 내부 클럭신호를 공급하기 위한 입력단자(din2)로써 사용된다. 여기서, int_POL 신호는 700 타임에 대응하고, POL 신호로 교체되기 위해서 사용된다. 실제 POL 입력 단자는 내장된 CSG의 입력 신호 중 일부분을 발생시킬 목적으로 휴지 기간 내에 다른 신호들을 수신할 수 있다.

도 8은 본 발명의 다른 실시예에 따른 소오스 드라이버의 기능을 설명하기 위한 블럭도이다. 도 8은 도 4와 매우 유사하지만, 도 7의 메커니즘에 근거한다. 즉, 입력 단자(POL, STB)는 동작을 위해서 사용된다. 다시 말하면, CSG(418)은 입력 단자(POL, STB)의 신호를 수신한다. 휴지 기간동안 드라이버에 대응하는 입력신호가 발생된다. 본 발명에 따른 소오스 드라이버(800)는 쉬프트 레지스터(802), 데이터 래치(804), 레벨 쉬프터(806), 디지털-아날로그 컨버터(DAC)(808), 출력회로(810), 클럭 입력 비교기(812), 데이터 수신기(814), 데이터 레지스터(816), 및 CSG(418)을 포함한다. CSG(418)의 하나의 입력단자는 POL 입력단자에 연결되고, 다른 하나의 입력단자는 STB 입력단자에 연결된다.

도 9는 본 발명의 다른 실시예에 따른 입력신호를 나타낸 타이밍도이다. 도 9에 도시된 바와 같이, 도 7과 비교하여 STB 및 POL 신호는 대응하는 시점에 각각 대응하는 내부 신호(int_STB, int_POL)로 동시에 발생된다. 본 발명에서, 두 개의 제어신호(STB, POL)는 제어신호 발생기(CSG)의 입력신호로써 사용된다. POL 및 STB 입력단자 중 하나는 미리 정의된 연속 데이터를 전송하기 위한 신호로써 사용되고, 나머지 하나는 CSG 시스템에 내부 클럭 신호를 공급하기 위한 신호로써 사용된다.

이와 동일한 개념으로, 게이트 드라이버에 내장된 제어신호 발생기가 제공될 수 있다. 도 10은 본 발명의 일 실시예에 따른 게이트 드라이버에 내장된 제어신호 발생기의 타이밍도이다. 도 10에 도시된 바와 같이, 게이트 드라이버에 대응하는 신호 타이밍도의 관점에서, 본 실시예에서는 제어신호 발생기(CSG)의 입력신호로써 두 개의 제어신호(XOE, XON)를 사용한다. XON(또는 XOE) 신호는 미리 정의된 연속 데이터를 전송하기 위한 신호로써 사용되고, XOE(또는 XON) 신호는 CSG 시스템에 내부 클럭을 공급하기 위한 신호로써 사용된다. 이와 동일한 개념으로, 게이트 드 라이버에 내장된 제어신호 발생기가 제공될 수 있다.

도 11은 본 발명의 다른 실시예에 따른 도 10의 제어신호 발생기에 대응하는 회로 블럭도이다. 도 11에 도시된 바와 같이, 게이트 드라이버에 내장된 제어신호 발생기(1100)는 제어신호 발생기(CSG)(1116)의 입력신호로써 XOE 및 XON 신호를 사용한다. 소오스 드라이버에서 지향하는 메커니즘에 따라서, 게이트 드라이버 내의 제어신호 발생기(CSG)(1116)는 XOE 및 XON 신호를 수신하는 입력단자들에 연결되고, 제어상태에 따라 요구되는 입력신호(ctl_sig_n)를 발생한다. 또한, 내부 교체 신호(int_XON, int_XOE)가 발생된다. 일반적으로, 게이트 드라이버는 쉬프트 레지스터(1112), 로직 컨트롤러(1114), 제어신호 발생시(CSG)(1116), 및 레벨 쉬프터&출력버퍼(1118)을 포함한다. 입력신호(XOE, XON)는 제어신호 발생기(CSG)(1116)를통해서 수신된다.

앞선 실시예에서, 제어신호가 도 4에서 출력된 신호로 미리 설정되고 고정된다면, 단자 한 세트의 제어신호 인에이블 명령 코드가 제어를 위해서 사용될 수 있다. 도 8 및 도 11에 도시된 바와 같이, 상기 제어신호가 제품에 따라서 출력되는 신호를 제어할 수 있다면, 제어신호는 적어도 두 세트의 제어신호 인에이블 명령 코드를 요구할 수 있다. 그러나, 이것은 동일한 동작 원칙하에서 다르게 변화되는 것이다.

도 12는 본 발명의 다른 실시예에 따른 소오스 드라이버의 기능을 설명하기 위한 블럭도이다. 도 12에 도시된 바와 같이, 다른 유용한 신호를 갖고 동작하고 다른 응용 요구성에 따라서 좀더 정교한 제어 메커니즘과 좀더 넓은 응용성을 갖는 소오스 드라이버가 제공될 수 있다. 도 12에 도시된 바와 같이, 소오스 드라이버(1200)는 쉬프트 레지스터(1202), 데이터 래치(1208), 레벨 쉬프터(1210), 디지털-아날로그 컨버터(DAC)(1212), 출력회로(1214), 클럭 입력 비교기(1216), 데이터 수신기(1218), 데이터 레지스터(1220), 및 제어신호 발생기(1222)를 포함한다. 추가적으로, 상기 소오스 드라이버(1200)는 SPI_ctl_R(1204), SPI_ctl_L(1206), Vref_2(1224) 및 S-D ID_reg(1226)을 더 포함한다. 본 발명의 일 실시예에서는 SPI 제어 신호 공급원의 이용이 증가하여, 제어신호 발생기(CSG)는 넓은 응용성을 가질 수 있다. 예를 들어, S-D ID_reg(1226)는 소오스 드라이버 또는 더 진보된 출력 제어회로에 제공될 수 있고, 소오스 드라이버의 출력 제어회로에 적용될 수 있다. 이러한 제어 메커니즘의 설계 및 구축은 시스템에 따라 적용될 수 있다. 소오스 드라이버 내에 구비된 S-D ID_reg(1226)의 응용에 관해서, 본 발명은 불필요한 연속 연결 구조를 갖는 데이터 전송 모드를 제공한다. 이 장치의 제어 응용을 통해서, 외부 컨트롤러는 요구 조건에 따라 대응하는 드라이버에 데이터를 전송하기 위한 컨트롤러의 하나를 인에이블시킬 수 있다.

현재 가장 통상적인 TFT LCD 모듈의 시스템 구조는 연속 연결 구조의 데이터 전송 모드를 사용한다. 먼저, 컨트롤러는 데이터를 수신하기 위한 드라이버를 인에이블시키기 위하여 대응하는 드라이버에 데이터를 전송하고, 제1 드라이버에 시작 펄스 신호를 전송한다. 데이터가 수신된 이후에, 드라이버는 시작 펄스 아웃 신호를 다음 드라이버 스테이지에 전송하고, 다음 드라이버 스테이지는 시작 펄스 아웃 신호에 의해서 인에이블되어서 컨트롤러로부터 데이터를 수신한다. 이러한 과정으 로, 컨트롤러로부터 출력된 데이터는 순차적으로 다음 스테이지에 제공된다. 마지막으로, 모든 드라이버의 출력 스테이지는 대응하는 전압을 출력하기 위하여 인에이블된다. 이러한 구조에서는 높은 구동 주파수를 요구한다는 문제에 직면한다. 또한, 클럭 스큐(skew) 및 PCB 패스 지연을 피하는 것이 불가능하기 때문에, 시작 펄스 신호는 신뢰성 문제와 직면하거나, 시스템의 높은 구동 주파수를 제한하는 주요 장애 요인이 될 수 있다. 이러한 문제를 해결하기 위한 한가지 방안은 연속 연결 구조를 파괴하는 것이다. 따라서 컨트롤러는 데이터 전송 동작을 완성하기 위하여 드라이버를 독립적으로 인에이블 시킬 수 있다. 본 실시예에서, 소오스 드라이버 내에 구비된 S-D ID_reg는 오리지널 연속 연결 구조의 데이터 전송 모드를 사용하는 느린 주파수 클럭과 각 드라이버의 S-D ID_reg에 확인 코드를 입력하기 위한 제어신호 발생기(CSG)를 연결할 수 있다. 드라이버의 S-D ID_reg 안으로 모든 확인 코드가 입력된 이후에, 시스템은 높은 주파수 동작 모드를 시작할 수 있다.

한편, 본 발명은 다르게 정의된 적어도 두 세트의 입력 신호를 허용하는 제어신호 발생기를 제공할 수 있다. 따라서, 드라이버의 정상 동작에 영향을 미치지 않을 것이다. 또한, 칩 패드의 개수를 감소시킴으로써 본 발명은 가장 중요한 조건하에서 추가적인 기능을 제공할 수 있다.

결과적으로, 본 발명의 목적은 드라이버에 허용된 몇 개의 신호 입력단자들을 다양하게 정의된 입력단자로써 사용하는 것이다. 제어신호 발생기를 통해서, 대응하는 입력신호가 발생되고, 다른 특별한 기능이 큰 유연성을 가지고 추가될 수 있다. 그 결과, 신규하고 추가적인 동작이 드라이버를 변화시키기 않으면서 제공될 수 있다.

해당 기술 분야의 숙련된 당업자는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명의 구조를 다양하게 수정 및 변경시킬 수 있다. 앞서 언급한 바를 고려하여 다음에 기재될 특허청구범위의 권리범위 내에서 본 발명을 수정 및 변경할 수 있다.

도 1은 종래의 박막 트랜지스터 액정 표시 모듈의 구조적 도면이다.

도 2는 종래의 소오스 드라이버의 제어 신호를 나타낸 타이밍도이다.

도 3은 종래의 소오스 드라이버의 기능을 설명하기 위한 블럭도이다.

도 5는 본 발명의 일 실시예에 따른 제어 신호 발생기를 나타낸 블럭도이다.

도 6은 본 발명의 일 실시예에 따른 제어 신호를 발생하는 메카니즘을 나타낸 흐름도이다.

도 7은 본 발명의 일 실시예에 따른 입력 신호를 나타낸 타이밍도이다.

도 8은 본 발명의 다른 실시예에 따른 소오스 드라이버의 기능을 설명하기 위한 블럭도이다.

도 9는 본 발명의 다른 실시예에 따른 입력 신호를 나타낸 타이밍도이다.

도 10은 본 발명의 일 실시예에 따른 게이트 드라이버에 내장된 제어신호 발생기의 타이밍도이다.

도 11은 본 발명의 다른 실시예에 따른 제어신호 발생기에 대응하는 회로 블럭도이다.

도 12는 본 발명의 다른 실시예에 따른 소오스 드라이버의 기능을 설명하기 위한 블럭도이다.

Claims

한 세트의 필요한 제어신호를 출력하기 위해 기설정된 개수로 이루어진 한 세트의 입력신호를 입력받는 표시패널 드라이버에 이용되는 제어신호를 발생하기 위한 방법에서,

리셋 과정을 시작하는 단계;

상기 표시패널 드라이버의 다수의 입력단자를 통해서 상기 한 세트의 입력신호 중 제1 부분을 수신하는 단계;

상기 입력단자들 중 어느 하나를 보조 입력단자로써 사용하고, 인에이블 입력신호를 입력하는 단계; 및

입력신호의 연속 데이터가 기 설정된 형태를 충족하지 않을 때 상기 리셋 과정으로 되돌아가는 단계를 포함하고,

상기 한 세트의 입력신호 중 제2 부분을 생성하기 위하여 상기 인에이블 입력신호는 내부 제어신호 발생기를 인에이블시키고, 상기 한 세트의 입력신호 중 상기 제1 및 제2 부분은 완성된 한 세트의 입력신호를 형성하고,

상기 한 세트의 입력신호 중 상기 제2 부분을 생성하기 위한 상기 발생기는 상기 인에이블 입력신호가 확인된 이후에 인에이블되는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생 방법.
제1항에 있어서, 상기 보조 입력단자는 극성 신호 입력단자 또는 래치 신호 입력단자를 포함하는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제1항에 있어서, 상기 보조 입력단자는 XON 입력단자 또는 XOE 입력단자를 포함하는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
삭제
제1항에 있어서, 상기 한 세트의 입력신호 중 상기 제2 부분은 상기 보조 입력단자에 대응하도록 정의된 다수의 내부 교체 신호를 포함하는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제1항에 있어서, 상기 표시패널 드라이버의 입력단자의 개수는 상기 기 설정된 입력신호의 개수보다 작은 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
적어도 하나의 제1 입력단자와 하나의 제2 입력단자;

상기 제1 및 제2 입력단자로부터 입력신호들을 수신하고, 제1 및 제2 신호를 출력하는 쉬프트 레지스터;

상기 제2 입력단자의 상기 입력신호와 상기 쉬프트 레지스터로부터 상기 제1 신호를 수신하고, 확인신호를 출력하는 연속 데이터 확인 컨트롤러; 및

상기 쉬프트 레지스터의 상기 제2 신호 및 상기 확인신호를 수신하고, 상기 제1 및 제2 입력단자의 상기 입력신호들에 따라서 기 정의된 한 세트의 제어신호를 생성하는 제어신호 발생유닛을 포함하고,

상기 제1 및 제2 입력단자는 제1 형태로 정의된 신호 또는 제2 형태로 정의된 신호를 수신하고, 상기 제2 형태로 정의된 신호는 상기 한 세트의 제어신호를 생성하는 것을 특징으로 하는 제어신호 발생기.
제7항에 있어서, 상기 제어신호 발생유닛을 리셋시키기 위한 리셋 유닛을 더 포함하는 것을 특징으로 하는 제어신호 발생기.
삭제
제7항에 있어서, 상기 한 세트의 제어신호는 상기 제1 형태로 정의된 신호에 대응하는 한 세트의 제1 신호 및 추가 한 세트의 제2 신호를 포함하는 것을 특징으로 하는 제어신호 발생기.
한 세트의 필요한 제어신호를 출력하기 위해 기설정된 개수로 이루어진 한 세트의 입력신호를 입력받는 표시패널 드라이버에 구비된 제어신호 발생장치에서,

다수의 입력단자를 통해서 상기 한 세트의 입력신호 중 제1 부분을 수신하는 메인 회로 유닛;

인에이블 입력신호가 더 입력되도록 허용되고, 제1 보조 입력단자로 설정된 상기 입력단자들 중 하나의 입력단자;

상기 한 세트의 입력신호 중 제2 부분을 생성하기 위해 상기 인에이블 입력신호를 수신하고, 상기 한 세트의 입력신호 중 상기 제1 부분과 함께 완성된 한 세트의 출력신호를 형성하며, 상기 한 세트의 제어신호를 출력하는 제어신호 발생기를 포함하고,

상기 리셋 과정은 상기 입력신호의 연속 데이터가 기 설정된 형태를 완전하게 충족시키지 않을 때 인에이블 되고,

상기 제어신호 발생기는 상기 메인 회로 유닛의 소오스 드라이버에 내장되는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
제11항에 있어서, 상기 제어신호 발생기는,

제1 보조 입력신호 및 제2 보조 입력신호로써 각각 사용되는 적어도 하나의 제1 입력단자 및 하나의 제2 입력단자;

상기 제1 및 제2 입력단자의 다수의 입력신호를 수신하고, 제1 및 제2 신호를 출력하는 쉬프트 레지스터;

상기 제2 입력단자의 상기 입력신호 및 상기 쉬프트 레지스터로부터 상기 제1 신호를 수신하고, 확인신호를 출력하는 연속 데이터 확인 컨트롤러; 및

상기 쉬프트 레지스터의 제2 신호 및 상기 확인신호를 수신하고, 상기 제1 및 제2 입력단자의 상기 입력신호들에 따라 기 정의된 한 세트의 제어신호를 생성하는 제어신호 발생유닛을 포함하는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
제11항에 있어서, 상기 제어신호 발생유닛을 리셋시키기 위하여 사용되는 리셋 유닛을 더 포함하는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
제12항에 있어서, 상기 제1 및 제2 입력단자는 제1 형태로 정의된 데이터 또는 제2 형태로 정의된 데이터를 수신하고, 상기 제2 형태로 정의된 데이터는 상기 한 세트의 제어신호를 생성하는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
제14항에 있어서, 상기 한 세트의 제어신호는 상기 제1 형태로 정의된 신호에 대응하는 한 세트의 제1 신호 및 추가적인 한 세트의 제2 신호를 포함하는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
삭제
제11항에 있어서, 상기 제어신호 발생기는 상기 메인 회로 유닛의 게이트 드라이버에 내장되는 것을 특징으로 하는 표시패널 드라이버의 제어신호 발생장치.
한 세트의 필요한 제어신호를 출력하기 위해 한 세트의 입력신호를 입력받는 표시패널 드라이버용 제어신호 발생방법에서,

상기 표시패널 드라이버의 다수의 입력단자에 의해서 상기 한 세트의 입력신호를 수신하는 단계;

상기 입력단자들 중 제1 입력단자에 의해서 수신된 제1 신호와 기설정된 신호를 비교하는 단계;

수정 상태에서 상기 제1 신호와 상기 기설정된 신호를 비교한 이후에 상기 제1 상기 입력단자들 중 상기 제1 입력단자로부터 제2 신호를 수신하는 단계;

상기 제2 신호에 따라서 다수의 제1 제어신호를 생성하는 단계를 포함하고,

상기 제1 제어신호는 상기 한 세트의 제어신호 중 서브 세트를 형성하는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 입력단자들 중 제2 입력단자에 의해서 수신된 클럭신호를 수신하는 단계를 더 포함하고,

상기 클럭신호는 상기 제1 신호를 독출하기 위해서 사용되는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제19항에 있어서, 상기 제1 신호 및 상기 클럭신호는 극성 신호 및 래치 신호로 재정의되는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제19항에 있어서, 상기 제1 신호 및 상기 클럭신호는 XON 신호 및 XOE 신호로 재정의되는 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 표시패널 드라이버는 소오스 드라이버인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 제1 신호는 극성 신호인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 제1 신호는 래치 신호인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 표시패널 드라이버는 게이트 드라이버인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 제1 신호는 XON 신호인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 제1 신호는 XOE 신호인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
제18항에 있어서, 상기 표시패널 드라이버는 타이밍 컨트롤 드라이버인 것을 특징으로 하는 표시패널 드라이버용 제어신호 발생방법.
한 세트의 필요한 제어신호를 출력하기 위해 한 세트의 입력신호를 입력받는 표시패널 드라이버용 제어신호를 발생하는 신호 발생기에서,

상기 표시패널 드라이버의 다수의 입력단자에 의해서 상기 한 세트의 입력신호를 수신하는 메인 회로 유닛; 및

상기 입력단자들 중 제1 단자에 의해서 수신된 제1 신호를 받고, 상기 신호와 기 설정된 신호를 비교하는 제어신호 발생기를 포함하고,

상기 제1 신호가 수정 결과와 함께 상기 기설정된 신호와 비교된 이후에, 상기 제1 단자는 제2 신호를 수신하고, 다수의 제1 제어 신호가 상기 제2 신호에 따라서 생성되며, 상기 제1 제어신호는 상기 한 세트의 제어신호의 서브 세트를 형성하는 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제어신호 발생기는,

상기 입력단자들 중 상기 제1 및 제2 단자들에 각각 결합된 제1 및 제2 입력단;

상기 제1 및 제2 입력단으로부터 입력신호들을 수신하고, 제3 및 제4 신호를 출력하는 쉬프트 레지스터;

상기 제2 입력단의 상기 입력신호 및 상기 쉬프트 레지스터로부터 상기 제3 신호를 수신하고, 확인신호를 출력하는 연속 데이터 확인 컨트롤러;

상기 쉬프트 레지스터의 제4 신호 및 상기 확인신호를 수신하고, 상기 제1 및 제2 입력단의 상기 입력신호들에 따라서 기정의된 한 세트의 제어신호를 생성하는 제어신호 생성유닛을 포함하는 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제2 단자는 클럭신호를 수신하는 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제어신호 발생유닛을 리셋시키기 위한 리셋 유닛을 더 포함하는 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 클럭신호는 상기 입력단자들 중 제2 단자로부터 수신되고, 상기 제1 신호는 상기 클럭신호에 따라서 독출되는 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 신호 발생기는 소오스 드라이버인 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제1 신호는 극성 신호인 것을 특징으로 신호 발생기.
제29항에 있어서, 상기 제1 신호는 래치 신호인 것을 특징으로 하는 신호 발생기.
제33항에 있어서, 상기 제1 신호 및 상기 클럭신호는 극성 신호 및 래치신호인 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 신호 발생기는 게이트 드라이버인 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제1 신호는 XON 신호인 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 제1 신호는 XOE 신호인 것을 특징으로 하는 신호 발생기.
제33항에 있어서, 상기 제1 신호 및 상기 클럭신호는 XON 신호 및 XOE 신호인 것을 특징으로 하는 신호 발생기.
제29항에 있어서, 상기 신호 발생기는 타이밍 컨트롤 드라이버인 것을 특징 으로 하는 신호 발생기.