JP2001289920A - ドライバ制御信号生成回路・ｉｃ試験装置 - Google Patents
ドライバ制御信号生成回路・ｉｃ試験装置Info
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- JP2001289920A JP2001289920A JP2000344833A JP2000344833A JP2001289920A JP 2001289920 A JP2001289920 A JP 2001289920A JP 2000344833 A JP2000344833 A JP 2000344833A JP 2000344833 A JP2000344833 A JP 2000344833A JP 2001289920 A JP2001289920 A JP 2001289920A
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Abstract
(57)【要約】
【課題】高速動作が可能なドライバ制御信号生成回路を
提供する。 【解決手段】Ｎ個のタイミング発生器の出力を２分岐す
ることにより２Ｎ系統のタイミングクロックを得ると共
に、この２Ｎ系統のタイミングクロックを２Ｎ個のゲ−
トの各一方の入力端子に印加し、この２Ｎ個のゲ−トを
波形フォ−マッタから出力される２Ｎ系統の波形発生制
御信号により開閉制御し、このゲ−トで取り出されたタ
イミングクロックをＳＲフリップフロップのセット入力
端子及びリセット入力端子に印加して従来より２倍速の
ドライバ制御信号を生成する。
提供する。 【解決手段】Ｎ個のタイミング発生器の出力を２分岐す
ることにより２Ｎ系統のタイミングクロックを得ると共
に、この２Ｎ系統のタイミングクロックを２Ｎ個のゲ−
トの各一方の入力端子に印加し、この２Ｎ個のゲ−トを
波形フォ−マッタから出力される２Ｎ系統の波形発生制
御信号により開閉制御し、このゲ−トで取り出されたタ
イミングクロックをＳＲフリップフロップのセット入力
端子及びリセット入力端子に印加して従来より２倍速の
ドライバ制御信号を生成する。
Description
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路素子（以下ＩＣと称す）を試験するＩＣ試験装置に
関し、特に被試験デバイスに試験パタ−ン信号を印加す
るドライバを高速動作させ、被試験デバイスを高速試験
することを目的とするものである。
回路素子（以下ＩＣと称す）を試験するＩＣ試験装置に
関し、特に被試験デバイスに試験パタ−ン信号を印加す
るドライバを高速動作させ、被試験デバイスを高速試験
することを目的とするものである。
【０００２】
【従来の技術】図８にＩＣ試験装置の概略の構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１と、パタ−ン発生器１２、タ
イミング発生器１３、波形フォ−マッタ１４、論理比較
器１５、ドライバ１６、比較基準電圧源２２、デバイス
電源２３、ドライバ制御信号生成回路２４等により構成
される。主制御器１１は一般にコンピュ−タシステムに
よって構成され、利用者が作成した試験プログラムに従
って主にパタ−ン発生器１２とタイミング発生器１３を
制御し、パタ−ン発生器１２から試験パタ−ンデ−タを
発生させ、この試験パタ−ンデ−タを波形フォ−マッタ
１４で実波形を持つ試験パタ−ン信号に変換し、この試
験パタ−ン信号を論理振幅基準電圧源２１で設定した振
幅値を持った波形に増幅するドライバ１６を通じて被試
験デバイス１９に印加し記憶させる。
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１と、パタ−ン発生器１２、タ
イミング発生器１３、波形フォ−マッタ１４、論理比較
器１５、ドライバ１６、比較基準電圧源２２、デバイス
電源２３、ドライバ制御信号生成回路２４等により構成
される。主制御器１１は一般にコンピュ−タシステムに
よって構成され、利用者が作成した試験プログラムに従
って主にパタ−ン発生器１２とタイミング発生器１３を
制御し、パタ−ン発生器１２から試験パタ−ンデ−タを
発生させ、この試験パタ−ンデ−タを波形フォ−マッタ
１４で実波形を持つ試験パタ−ン信号に変換し、この試
験パタ−ン信号を論理振幅基準電圧源２１で設定した振
幅値を持った波形に増幅するドライバ１６を通じて被試
験デバイス１９に印加し記憶させる。
【０００３】被試験デバイス１９から読み出した応答信
号はアナログ比較器１７で比較基準電圧源２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１５でパタ−ン発生器１２から出力される期待値と比
較し、期待値と不一致が発生した場合は、その読み出し
たアドレスのメモリセルに不一致があるものと判定し、
不良発生毎に不良解析メモリ１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。
号はアナログ比較器１７で比較基準電圧源２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１５でパタ−ン発生器１２から出力される期待値と比
較し、期待値と不一致が発生した場合は、その読み出し
たアドレスのメモリセルに不一致があるものと判定し、
不良発生毎に不良解析メモリ１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。
【０００４】被試験デバイス１９の端子が入力兼出力ピ
ン（Ｉ／０ピン）であった場合、ドライバ１６の出力端
子と、アナログ比較器１７の入力端子とが共通接続さ
れ、ドライバ１６が被試験デバイス１９に試験パタ−ン
信号を供給した後、被試験デバイス１９が応答信号を出
力するタイミングではドライバ１６は出力インピ−ダン
スを高インピ−ダンスに制御し、被試験デバイス１９の
負荷を軽減させて被試験デバイス１９の応答信号の波形
品質の劣化を阻止し、アナログ比較器１７に可及的に波
形品質の高い応答信号を入力させるようにしている。
ン（Ｉ／０ピン）であった場合、ドライバ１６の出力端
子と、アナログ比較器１７の入力端子とが共通接続さ
れ、ドライバ１６が被試験デバイス１９に試験パタ−ン
信号を供給した後、被試験デバイス１９が応答信号を出
力するタイミングではドライバ１６は出力インピ−ダン
スを高インピ−ダンスに制御し、被試験デバイス１９の
負荷を軽減させて被試験デバイス１９の応答信号の波形
品質の劣化を阻止し、アナログ比較器１７に可及的に波
形品質の高い応答信号を入力させるようにしている。
【０００５】このために従来より、ドライバ制御信号生
成回路２４が設けられ、このドライバ制御信号生成回路
２４に波形フォ−マッタ１４から波形発生制御信号が入
力され、またタイミング発生器１３からタイミングの基
準となるクロックを入力し、波形発生制御信号とタイミ
ング信号により、ドライバ制御信号を生成している。図
９に従来のドライバ制御信号生成回路２４の構成を示
す。この例では２個のアンドゲ−トＧ１、Ｇ２と１個の
ＳＲフリップフロップＳＲ−ＦＦとによってドライバ制
御信号生成回路２４を構成した場合を示す。２個のアン
ドゲ−トＧ１とＧ２の各一方の入力端子にはタイミング
発生器１３Ａと１３Ｂからドライバ制御信号ＤＲＥの立
上りのタイミングと立下りのタイミングを規定するタイ
ミングクロックＬＣＫとＴＣＫが入力される。
成回路２４が設けられ、このドライバ制御信号生成回路
２４に波形フォ−マッタ１４から波形発生制御信号が入
力され、またタイミング発生器１３からタイミングの基
準となるクロックを入力し、波形発生制御信号とタイミ
ング信号により、ドライバ制御信号を生成している。図
９に従来のドライバ制御信号生成回路２４の構成を示
す。この例では２個のアンドゲ−トＧ１、Ｇ２と１個の
ＳＲフリップフロップＳＲ−ＦＦとによってドライバ制
御信号生成回路２４を構成した場合を示す。２個のアン
ドゲ−トＧ１とＧ２の各一方の入力端子にはタイミング
発生器１３Ａと１３Ｂからドライバ制御信号ＤＲＥの立
上りのタイミングと立下りのタイミングを規定するタイ
ミングクロックＬＣＫとＴＣＫが入力される。
【０００６】２個のアンドゲ−トＧ１とＧ２の各他方の
入力端子には波形フォ−マッタ１４から波形発生制御信
号ＤＲＥ−ＬとＤＲＥ−Ｔが入力される。これらは波形
発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが「１」論理のと
きアンドゲ−トＧ１又はＧ２が開の状態に制御され、こ
の開の状態でタイミングクロックＬＣＫ又はＴＣＫが印
加されることにより、ＳＲフリップフロップＳＲ−ＦＦ
のセット入力端子Ｓ又はリセット入力端子Ｒにセットパ
ルス又はリセットパルスが印加されてドライバ制御信号
ＤＲＥが生成される。
入力端子には波形フォ−マッタ１４から波形発生制御信
号ＤＲＥ−ＬとＤＲＥ−Ｔが入力される。これらは波形
発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが「１」論理のと
きアンドゲ−トＧ１又はＧ２が開の状態に制御され、こ
の開の状態でタイミングクロックＬＣＫ又はＴＣＫが印
加されることにより、ＳＲフリップフロップＳＲ−ＦＦ
のセット入力端子Ｓ又はリセット入力端子Ｒにセットパ
ルス又はリセットパルスが印加されてドライバ制御信号
ＤＲＥが生成される。
【０００７】波形フォ−マッタ１４は波形発生制御デ−
タを記憶した波形メモリ１４Ａと、パタ−ン発生器１２
から与えられるパタ−ンデ−タＤＲＥ１，ＤＲＥ２を選
択するマルチプレクサＭＵＸと、波形モ−ドを設定する
レジスタＲＧとによって構成される。つまり、レジスタ
ＲＧに設定するモ−ドの設定に応じて波形メモリ１４Ａ
から読み出される波形モ−ドが切替えられ、ドライバ制
御信号ＤＲＥをＲＺ波形（Ｒｅｔｒｕｎ ｔｏ Ｚｅｒ
ｏ）で発生させるか、又はＮＲＺ波形（Ｎｏｎ Ｒｅｔ
ｒｕｎ ｔｏ Ｚｅｒｏ）で発生させるかを選択できる
構成とされている。
タを記憶した波形メモリ１４Ａと、パタ−ン発生器１２
から与えられるパタ−ンデ−タＤＲＥ１，ＤＲＥ２を選
択するマルチプレクサＭＵＸと、波形モ−ドを設定する
レジスタＲＧとによって構成される。つまり、レジスタ
ＲＧに設定するモ−ドの設定に応じて波形メモリ１４Ａ
から読み出される波形モ−ドが切替えられ、ドライバ制
御信号ＤＲＥをＲＺ波形（Ｒｅｔｒｕｎ ｔｏ Ｚｅｒ
ｏ）で発生させるか、又はＮＲＺ波形（Ｎｏｎ Ｒｅｔ
ｒｕｎ ｔｏ Ｚｅｒｏ）で発生させるかを選択できる
構成とされている。
【０００８】マルチプレクサＭＵＸはレジスタＲＧに設
定されるセレクト信号ＳＥＬに従ってパタ−ン発生器１
２から与えられるパタ−ンデ−タＤＲＥ１かＤＲＥ２の
何れかを選択し、このパタ−ンデ−タＤＲＥ１かＤＲＥ
２の何れかを波形メモリ１４Ａのアドレス入力端子に印
加し、パタ−ンデ−タＤＲＥ１又はＤＲＥ２の各論理値
に応じて波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが読
み出される。図１０にパタ−ンデ−タＤＲＥ１かＤＲＥ
２の何れかによって読み出される波形発生制御信号ＤＲ
Ｅ−ＬとＤＲＥ−Ｔの一例を示す。パタ−ンデ−タＤＲ
Ｅ１とＤＲＥ２はセレクト信号ＳＥＬによって何れか一
方が選択されて波形メモリ１４Ａに印加される。つま
り、セレクト信号ＳＥＬが「０」論理の場合はパタ−ン
デ−タＤＲＥ１が選択されて波形メモリ１４Ａに印加さ
れる。またセレクト信号ＳＥＬが「１」論理の場合はパ
タ−ンデ−タＤＲＥ２が選択されて波形メモリ１４Ａに
印加される。
定されるセレクト信号ＳＥＬに従ってパタ−ン発生器１
２から与えられるパタ−ンデ−タＤＲＥ１かＤＲＥ２の
何れかを選択し、このパタ−ンデ−タＤＲＥ１かＤＲＥ
２の何れかを波形メモリ１４Ａのアドレス入力端子に印
加し、パタ−ンデ−タＤＲＥ１又はＤＲＥ２の各論理値
に応じて波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが読
み出される。図１０にパタ−ンデ−タＤＲＥ１かＤＲＥ
２の何れかによって読み出される波形発生制御信号ＤＲ
Ｅ−ＬとＤＲＥ−Ｔの一例を示す。パタ−ンデ−タＤＲ
Ｅ１とＤＲＥ２はセレクト信号ＳＥＬによって何れか一
方が選択されて波形メモリ１４Ａに印加される。つま
り、セレクト信号ＳＥＬが「０」論理の場合はパタ−ン
デ−タＤＲＥ１が選択されて波形メモリ１４Ａに印加さ
れる。またセレクト信号ＳＥＬが「１」論理の場合はパ
タ−ンデ−タＤＲＥ２が選択されて波形メモリ１４Ａに
印加される。
【０００９】ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ
１が例えば０、１、０、１と変化すると、波形発生制御
信号ＤＲＥ−ＬとＤＲＥ−Ｔは図１０に示すようにＤＲ
Ｅ−Ｌは０、１、０、１と変化し、ＤＲＥ−Ｔも０、
１、０、１と変化する。これらの波形発生制御信号ＤＲ
Ｅ−ＴとＤＲＥ−Ｔがドライバ制御信号生成回路２４に
印加されることによりドライバ１６のモ−ド切替端子に
は図１１Ｈに示すＲＺ波形が印加される。つまり、図１
１Ａはパタ−ンデ−タＤＲＥ１を示す。図１１ＢとＣは
タイミング発生器１３Ａと１３Ｂから出力されるタイミ
ングクロックＬＣＫとＴＣＫを示す。これらタイミング
クロックＬＣＫとＴＣＫの発生タイミングｔ１とｔ２が
タイミング発生器１３Ａと１３Ｂで設定され、テストサ
イクルＴの時間の範囲内でどのタイミングでドライバ制
御信号ＤＲＥを立上げるか、また立下げるかを規定す
る。
１が例えば０、１、０、１と変化すると、波形発生制御
信号ＤＲＥ−ＬとＤＲＥ−Ｔは図１０に示すようにＤＲ
Ｅ−Ｌは０、１、０、１と変化し、ＤＲＥ−Ｔも０、
１、０、１と変化する。これらの波形発生制御信号ＤＲ
Ｅ−ＴとＤＲＥ−Ｔがドライバ制御信号生成回路２４に
印加されることによりドライバ１６のモ−ド切替端子に
は図１１Ｈに示すＲＺ波形が印加される。つまり、図１
１Ａはパタ−ンデ−タＤＲＥ１を示す。図１１ＢとＣは
タイミング発生器１３Ａと１３Ｂから出力されるタイミ
ングクロックＬＣＫとＴＣＫを示す。これらタイミング
クロックＬＣＫとＴＣＫの発生タイミングｔ１とｔ２が
タイミング発生器１３Ａと１３Ｂで設定され、テストサ
イクルＴの時間の範囲内でどのタイミングでドライバ制
御信号ＤＲＥを立上げるか、また立下げるかを規定す
る。
【００１０】ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ
１が「０」論理のとき、波形発生制御信号ＤＲＥ−Ｌと
ＤＲＥ−Ｔは共に「０」論理が出力され、パタ−ンデ−
タＤＲＥ１が「１」論理のとき、波形発生制御信号ＤＲ
Ｅ−ＬとＤＲＥ−Ｔは共に「１」論理となるから（図１
１ＤとＥ参照）パタ−ンデ−タＤＲＥ１が「１」論理の
テストサイクルのときだけＳ−ＲフリップフロップＳＲ
−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにアン
ドゲ−トＧ１とＧ２を通じてタイミングクロックＬＣＫ
とＴＣＫが印加され、Ｓ−ＲフリップフロップＳＲ−Ｆ
Ｆは図１１Ｈに示すＲＺ波形のドライバ制御信号ＤＲＥ
を生成し、このドライバ制御信号ＤＲＥをドライバ１６
のモ−ド切替端子に印加する。従って、このパタ−ンデ
−タＤＲＥ１を用いたＲＺ波形モ−ドでは１テストサイ
クルおきにドライバ１６はハイインピ−ダンスモ−ド
と、出力モ−ドとを繰返す。
１が「０」論理のとき、波形発生制御信号ＤＲＥ−Ｌと
ＤＲＥ−Ｔは共に「０」論理が出力され、パタ−ンデ−
タＤＲＥ１が「１」論理のとき、波形発生制御信号ＤＲ
Ｅ−ＬとＤＲＥ−Ｔは共に「１」論理となるから（図１
１ＤとＥ参照）パタ−ンデ−タＤＲＥ１が「１」論理の
テストサイクルのときだけＳ−ＲフリップフロップＳＲ
−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにアン
ドゲ−トＧ１とＧ２を通じてタイミングクロックＬＣＫ
とＴＣＫが印加され、Ｓ−ＲフリップフロップＳＲ−Ｆ
Ｆは図１１Ｈに示すＲＺ波形のドライバ制御信号ＤＲＥ
を生成し、このドライバ制御信号ＤＲＥをドライバ１６
のモ−ド切替端子に印加する。従って、このパタ−ンデ
−タＤＲＥ１を用いたＲＺ波形モ−ドでは１テストサイ
クルおきにドライバ１６はハイインピ−ダンスモ−ド
と、出力モ−ドとを繰返す。
【００１１】図１２はパタ−ンデ−タとしてＤＲＥ２を
用いた場合を示す。（図１０の下段参照）このパタ−ン
デ−タＤＲＥ２を用いた場合にはドライバ制御信号ＤＲ
Ｅは図１２Ｈに示すように２テストサイクルずつハイイ
ンピ−ダンスモ−ドと出力モ−ドを繰返す。図１３はＮ
ＲＺ波形モ−ドの場合を示す。ＮＲＺ波形モ−ドでは図
１０に示すように、波形発生制御信号ＤＲＥ−ＬとＤＲ
Ｅ−Ｔはパタ−ンデ−タＤＲＥ１が「０」のとき、ＤＲ
Ｅ−Ｌは「０」論理、ＤＲＥ−Ｔは「１」論理となり、
パタ−ンデ−タＤＲＥ１が「１」のとき、ＤＲＥ−Ｌは
「１」論理、ＤＲＥ−Ｔは「０」論理となる（図１３Ｄ
とＥ参照）から、波形発生制御信号ＤＲＥ−Ｌが「１」
論理のとき、ＳＲフリップフロップＳＲ−ＦＦのセット
入力端子ＳにタイミングクロックＬＣＫが印加され、波
形発生制御信号ＤＲＥ−Ｔが「１」論理のとき、ＳＲフ
リップＳＲ−ＦＦのリセット入力端子Ｒにタイミングク
ロックＴＣＫが印加される。
用いた場合を示す。（図１０の下段参照）このパタ−ン
デ−タＤＲＥ２を用いた場合にはドライバ制御信号ＤＲ
Ｅは図１２Ｈに示すように２テストサイクルずつハイイ
ンピ−ダンスモ−ドと出力モ−ドを繰返す。図１３はＮ
ＲＺ波形モ−ドの場合を示す。ＮＲＺ波形モ−ドでは図
１０に示すように、波形発生制御信号ＤＲＥ−ＬとＤＲ
Ｅ−Ｔはパタ−ンデ−タＤＲＥ１が「０」のとき、ＤＲ
Ｅ−Ｌは「０」論理、ＤＲＥ−Ｔは「１」論理となり、
パタ−ンデ−タＤＲＥ１が「１」のとき、ＤＲＥ−Ｌは
「１」論理、ＤＲＥ−Ｔは「０」論理となる（図１３Ｄ
とＥ参照）から、波形発生制御信号ＤＲＥ−Ｌが「１」
論理のとき、ＳＲフリップフロップＳＲ−ＦＦのセット
入力端子ＳにタイミングクロックＬＣＫが印加され、波
形発生制御信号ＤＲＥ−Ｔが「１」論理のとき、ＳＲフ
リップＳＲ−ＦＦのリセット入力端子Ｒにタイミングク
ロックＴＣＫが印加される。
【００１２】従って、ＳＲフリップフロップＳＲ−ＦＦ
は図１３Ｈに示すＮＲＺ波形モ−ド（１テストサイクル
の期間で０に戻らない）のドライバ制御信号ＤＲＥを生
成する。図１４はパタ−ンデ−タＤＲＥ２を用いた場合
のＮＲＺ波形モ−ドの場合を示す。この場合にはドライ
バ１６は２テストサイクルに渡ってハイインピ−ダンス
モ−ドと、出力モ−ドに維持され、それが繰返される。
以上説明したドライバ制御信号生成回路２４は簡素な構
成のドライバ制御回路の例を示す。この簡素な構成のド
ライバ制御回路２４は構成が簡素であることから一部の
機能が省略されている。
は図１３Ｈに示すＮＲＺ波形モ−ド（１テストサイクル
の期間で０に戻らない）のドライバ制御信号ＤＲＥを生
成する。図１４はパタ−ンデ−タＤＲＥ２を用いた場合
のＮＲＺ波形モ−ドの場合を示す。この場合にはドライ
バ１６は２テストサイクルに渡ってハイインピ−ダンス
モ−ドと、出力モ−ドに維持され、それが繰返される。
以上説明したドライバ制御信号生成回路２４は簡素な構
成のドライバ制御回路の例を示す。この簡素な構成のド
ライバ制御回路２４は構成が簡素であることから一部の
機能が省略されている。
【００１３】つまり、図１１乃至図１４に示したよう
に、図９に示したドライバ制御信号生成回路２４はＲＺ
波形モ−ドとＮＲＺ波形モ−ドのドライバ制御信号しか
生成することができない。最近の高速メモリ例えば（Ｄ
ｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ方式）のメモリを試験
するにはＩＯの切替を１テストサイクルの期間内で実現
する必要がある。このためにはドライバ制御信号として
はＤＮＲＺ波形モ−ドの波形を生成しなければならな
い。
に、図９に示したドライバ制御信号生成回路２４はＲＺ
波形モ−ドとＮＲＺ波形モ−ドのドライバ制御信号しか
生成することができない。最近の高速メモリ例えば（Ｄ
ｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ方式）のメモリを試験
するにはＩＯの切替を１テストサイクルの期間内で実現
する必要がある。このためにはドライバ制御信号として
はＤＮＲＺ波形モ−ドの波形を生成しなければならな
い。
【００１４】ＤＮＲＺ波形モ−ドのドライバ制御信号を
発生させることができるドライバ制御信号生成回路は従
来から存在する。図１５にその一例を示す。ＤＮＲＺ波
形モ−ドのドライバ制御信号生成するために、図９に示
したタイミング発生器の数をＮ個とすれば図１５ではタ
イミング発生器を１３Ａ、１３Ｂ、１３Ｃ、１３Ｄの２
Ｎ個とし、各タイミングクロックＬＣＫ１、ＬＣＫ３と
ＴＣＫ１、ＴＣＫ３をそれぞれ２Ｎ個のアンドゲ−トＧ
１〜Ｇ４の各一方の入力端子に供給する。アンドゲ−ト
Ｇ１〜Ｇ４の各他方の入力端子には波形フォ−マッタ１
４から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、
ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３をそれぞれ供給する。
発生させることができるドライバ制御信号生成回路は従
来から存在する。図１５にその一例を示す。ＤＮＲＺ波
形モ−ドのドライバ制御信号生成するために、図９に示
したタイミング発生器の数をＮ個とすれば図１５ではタ
イミング発生器を１３Ａ、１３Ｂ、１３Ｃ、１３Ｄの２
Ｎ個とし、各タイミングクロックＬＣＫ１、ＬＣＫ３と
ＴＣＫ１、ＴＣＫ３をそれぞれ２Ｎ個のアンドゲ−トＧ
１〜Ｇ４の各一方の入力端子に供給する。アンドゲ−ト
Ｇ１〜Ｇ４の各他方の入力端子には波形フォ−マッタ１
４から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、
ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３をそれぞれ供給する。
【００１５】波形フォ−マッタ１４から出力される波形
発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の一例を図１６に示す。この図１６に
示すように、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドでは
アンドゲ−トＧ２とＧ３に与える波形発生制御信号ＤＲ
Ｅ−Ｌ３と、ＤＲＥ−Ｔ１は全て「０」論理とされ、ア
ンドゲ−トＧ２とＧ３は全く使用されない。つまり図９
に示した簡素な構成のドライバ制御信号生成回路２４と
同等の動作を行う。一方、高速試験を行う場合に用いる
ＤＮＲＺ波形モ−ドでは波形発生制御信号ＤＲＥ−Ｌ３
とＤＲＥ−Ｔ１は、パタ−ンデ−タＤＲＥ１とＤＲＥ２
が共に「０」論理の状態と、ＤＲＥ１が「０」でＤＲＥ
２が「１」のときＤＲＥ−Ｌ３は「１」論理となる。ま
た波形発生制御信号ＤＲＥ−Ｔ１はＤＲＥ１が「０」で
ＤＲＥ２が「１」のとき「１」論理を出力し、またＤＲ
Ｅ１とＤＲＥ２が共に「１」論理のとき「１」となる。
発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の一例を図１６に示す。この図１６に
示すように、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドでは
アンドゲ−トＧ２とＧ３に与える波形発生制御信号ＤＲ
Ｅ−Ｌ３と、ＤＲＥ−Ｔ１は全て「０」論理とされ、ア
ンドゲ−トＧ２とＧ３は全く使用されない。つまり図９
に示した簡素な構成のドライバ制御信号生成回路２４と
同等の動作を行う。一方、高速試験を行う場合に用いる
ＤＮＲＺ波形モ−ドでは波形発生制御信号ＤＲＥ−Ｌ３
とＤＲＥ−Ｔ１は、パタ−ンデ−タＤＲＥ１とＤＲＥ２
が共に「０」論理の状態と、ＤＲＥ１が「０」でＤＲＥ
２が「１」のときＤＲＥ−Ｌ３は「１」論理となる。ま
た波形発生制御信号ＤＲＥ−Ｔ１はＤＲＥ１が「０」で
ＤＲＥ２が「１」のとき「１」論理を出力し、またＤＲ
Ｅ１とＤＲＥ２が共に「１」論理のとき「１」となる。
【００１６】このように、波形発生制御信号ＤＲＥ−Ｌ
３とＤＲＥ−Ｔ１が「１」論理の状態を採ることによ
り、アンドゲ−トＧ１とＧ４が出力するタイミングクロ
ックＬＣＫ１とＴＣＫ３に加えてタイミングクロックＬ
ＣＫ２とＴＣＫ１がＳＲフリップフロップＳＲ−ＦＦに
出力されるためＤＮＲＺ波形モ−ドのドライバ制御信号
を生成することができる。図１７乃至図１８に高機能型
のドライバ制御信号生成回路２４の動作の様子を示す。
図１７はＲＺ波形モ−ドの動作状態を示す。この図１７
乃至図１９に示す例ではパタ−ンデ−タＤＲＥ１とＤＲ
Ｅ２を１、０、１、０、１…と０、１、０、１、０…に
設定した場合を示す。
３とＤＲＥ−Ｔ１が「１」論理の状態を採ることによ
り、アンドゲ−トＧ１とＧ４が出力するタイミングクロ
ックＬＣＫ１とＴＣＫ３に加えてタイミングクロックＬ
ＣＫ２とＴＣＫ１がＳＲフリップフロップＳＲ−ＦＦに
出力されるためＤＮＲＺ波形モ−ドのドライバ制御信号
を生成することができる。図１７乃至図１８に高機能型
のドライバ制御信号生成回路２４の動作の様子を示す。
図１７はＲＺ波形モ−ドの動作状態を示す。この図１７
乃至図１９に示す例ではパタ−ンデ−タＤＲＥ１とＤＲ
Ｅ２を１、０、１、０、１…と０、１、０、１、０…に
設定した場合を示す。
【００１７】図１８はＮＲＺ波形モ−ド、図１９にＤＮ
ＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する状
態を示す。ＤＮＲＺ波形モ−ドでは上述したように４個
のアンドゲ−トＧ１〜Ｇ４が開閉動作し、各２個のアン
ドゲ−トＧ１とＧ３のアンド出力とＧ２とＧ４のアンド
出力をそれぞれオアゲ−トＯＲ１とＯＲ２でオアゲ−ト
してＳＲフリップフロップＳＲ−ＦＦにタイミングクロ
ックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞ
れ供給する構造をとるから、アンドゲ−トＧ２とＧ３が
存在しない場合と比較してＳＲフリップフロップＳＲ−
ＦＦに印加するタイミングクロックの系統数Ｎを倍化す
ることができ、この点でドライバ制御信号ＤＲＥを高速
に切替制御できることになる。
ＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する状
態を示す。ＤＮＲＺ波形モ−ドでは上述したように４個
のアンドゲ−トＧ１〜Ｇ４が開閉動作し、各２個のアン
ドゲ−トＧ１とＧ３のアンド出力とＧ２とＧ４のアンド
出力をそれぞれオアゲ−トＯＲ１とＯＲ２でオアゲ−ト
してＳＲフリップフロップＳＲ−ＦＦにタイミングクロ
ックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞ
れ供給する構造をとるから、アンドゲ−トＧ２とＧ３が
存在しない場合と比較してＳＲフリップフロップＳＲ−
ＦＦに印加するタイミングクロックの系統数Ｎを倍化す
ることができ、この点でドライバ制御信号ＤＲＥを高速
に切替制御できることになる。
【００１８】
【発明が解決しようとする課題】上述したように、高速
試験を可能とした高機能型のドライバ制御信号生成回路
２４は４個のタイミング発生器を必要とし、また更に細
かい部分を説明すればパタ−ンデ−タＤＲＥ１とＤＲＥ
２を各ピン毎（ドライバ毎と同じ）に用意されている。
このために試験装置の規模が大きい、高価な試験装置に
なってしまう欠点がある。従って従来はコストを選ばず
に高機能を要求する半導体メモリの開発用の試験装置等
として用いられている。
試験を可能とした高機能型のドライバ制御信号生成回路
２４は４個のタイミング発生器を必要とし、また更に細
かい部分を説明すればパタ−ンデ−タＤＲＥ１とＤＲＥ
２を各ピン毎（ドライバ毎と同じ）に用意されている。
このために試験装置の規模が大きい、高価な試験装置に
なってしまう欠点がある。従って従来はコストを選ばず
に高機能を要求する半導体メモリの開発用の試験装置等
として用いられている。
【００１９】この発明の目的はコストを掛けずに高機能
型のドライバ制御信号生成回路と同等の動作を実現する
ことができる簡易型の高機能ドライバ制御信号発生回路
を提案するものである。
型のドライバ制御信号生成回路と同等の動作を実現する
ことができる簡易型の高機能ドライバ制御信号発生回路
を提案するものである。
【００２０】
【課題を解決するための手段】この発明の請求項１で
は、Ｎ個のタイミング発生器が出力する互いに位相差を
持つＮ系統のタイミングクロックがＮ個のゲ−トの一方
の入力端子に印加され、このＮ個のゲ−トが波形フォ−
マッタから出力されるＮ系統の波形発生制御信号により
開閉制御されて、ゲ−トの出力側に選択的に取り出した
タイミングクロックによりＳＲフリップフロップをセッ
ト及びリセットして各種の波形モ−ドのドライバ制御信
号を生成し、このドライバ制御信号によってドライバを
ハイインピ−ダンスモ−ドと出力モ−ドに切替制御する
ドライバ制御信号生成回路において、Ｎ個のタイミング
発生器の出力を２分岐することにより２・Ｎ系統のタイ
ミングクロックを得ると共に、この２・Ｎ系統のタイミ
ングクロックを２・Ｎ個のゲ−トの一方の入力端子に印
加し、この２・Ｎ個のゲ−トを波形フォ−マッタから出
力する２・Ｎ系統の波形発生制御信号により開閉制御す
る構成としたドライバ制御信号生成回路を提案する。
は、Ｎ個のタイミング発生器が出力する互いに位相差を
持つＮ系統のタイミングクロックがＮ個のゲ−トの一方
の入力端子に印加され、このＮ個のゲ−トが波形フォ−
マッタから出力されるＮ系統の波形発生制御信号により
開閉制御されて、ゲ−トの出力側に選択的に取り出した
タイミングクロックによりＳＲフリップフロップをセッ
ト及びリセットして各種の波形モ−ドのドライバ制御信
号を生成し、このドライバ制御信号によってドライバを
ハイインピ−ダンスモ−ドと出力モ−ドに切替制御する
ドライバ制御信号生成回路において、Ｎ個のタイミング
発生器の出力を２分岐することにより２・Ｎ系統のタイ
ミングクロックを得ると共に、この２・Ｎ系統のタイミ
ングクロックを２・Ｎ個のゲ−トの一方の入力端子に印
加し、この２・Ｎ個のゲ−トを波形フォ−マッタから出
力する２・Ｎ系統の波形発生制御信号により開閉制御す
る構成としたドライバ制御信号生成回路を提案する。
【００２１】この発明の請求項２では、ＩＣ試験装置の
動作順序を規定するクロックの立上り及び立下りのそれ
ぞれのタイミングにおいてパルスを生成する一対のパル
ス化回路と、この一対のパルス化回路から得られるパル
ス列の論理和をセット入力端子とリセット入力端子に供
給してドライバを出力モ−ドとハイインピ−ダンスモ−
ドに制御するドライバ制御信号を生成するＳＲフリップ
フロップと、によって構成したドライバ制御信号生成回
路を提案する。
動作順序を規定するクロックの立上り及び立下りのそれ
ぞれのタイミングにおいてパルスを生成する一対のパル
ス化回路と、この一対のパルス化回路から得られるパル
ス列の論理和をセット入力端子とリセット入力端子に供
給してドライバを出力モ−ドとハイインピ−ダンスモ−
ドに制御するドライバ制御信号を生成するＳＲフリップ
フロップと、によって構成したドライバ制御信号生成回
路を提案する。
【００２２】この発明の請求項３では、被試験デバイス
にドライバを通じて試験パタ−ン信号を印加し、被試験
デバイスの応答信号を期待値と比較し、その比較結果に
応じて被試験デバイスの良否を判定するＩＣ試験装置に
おいて、ドライバの制御入力端子に請求項１又は２に記
載したドライバ制御信号生成回路の何れか一方からドラ
イバ制御信号を印加する構成としたＩＣ試験装置を提案
する。
にドライバを通じて試験パタ−ン信号を印加し、被試験
デバイスの応答信号を期待値と比較し、その比較結果に
応じて被試験デバイスの良否を判定するＩＣ試験装置に
おいて、ドライバの制御入力端子に請求項１又は２に記
載したドライバ制御信号生成回路の何れか一方からドラ
イバ制御信号を印加する構成としたＩＣ試験装置を提案
する。
【００２３】
【作用】この発明の請求項１で提案するドライバ制御信
号生成回路によれば、少ない数のタイミング発生器によ
って多系統のタイミングクロックを生成し、この多系統
のタイミングクロックを２・Ｎ個のゲ−トのよって選択
的に取り出し、この取り出したタイミングクロックによ
りＳＲフリップフロップをセット及びリセットして各種
の波形モ−ドのドライバ制御信号を生成するから、安価
なコストで高機能型ドライバ制御信号生成回路と同等の
機能を持つドライバ制御信号生成回路を構成することが
できる。
号生成回路によれば、少ない数のタイミング発生器によ
って多系統のタイミングクロックを生成し、この多系統
のタイミングクロックを２・Ｎ個のゲ−トのよって選択
的に取り出し、この取り出したタイミングクロックによ
りＳＲフリップフロップをセット及びリセットして各種
の波形モ−ドのドライバ制御信号を生成するから、安価
なコストで高機能型ドライバ制御信号生成回路と同等の
機能を持つドライバ制御信号生成回路を構成することが
できる。
【００２４】また、この発明の請求項２で提案するドラ
イバ制御信号生成回路によれば単一の波形モ−ドしか発
生させることはできない不都合があるものの、極めて簡
素に高速試験を実施することができるドライバ制御信号
生成回路を得ることができる。従って、単一の動作モ−
ドでのみ被試験ＩＣを試験する場合に適用することによ
り低コストのＩＣ試験装置を提供することができる利点
が得られる。更に、この発明の請求項３で提案するＩＣ
試験装置によれば請求項１又は請求項２の何れのドライ
バ制御信号生成回路を用いるにしても、全体として廉価
なＩＣ試験装置を提供することができる利点が得られ
る。
イバ制御信号生成回路によれば単一の波形モ−ドしか発
生させることはできない不都合があるものの、極めて簡
素に高速試験を実施することができるドライバ制御信号
生成回路を得ることができる。従って、単一の動作モ−
ドでのみ被試験ＩＣを試験する場合に適用することによ
り低コストのＩＣ試験装置を提供することができる利点
が得られる。更に、この発明の請求項３で提案するＩＣ
試験装置によれば請求項１又は請求項２の何れのドライ
バ制御信号生成回路を用いるにしても、全体として廉価
なＩＣ試験装置を提供することができる利点が得られ
る。
【００２５】
【発明の実施の形態】図１にこの発明の請求項１で提案
するドライバ制御信号生成回路の実施例を示す。図９及
び図１５と対応する部分には同一符号を付して示す。こ
の発明の特徴とする構成はＮ個のタイミング発生器の出
力を２分岐することによって２・Ｎ系統のタイミングク
ロックを生成し、この２・Ｎ系統のタイミングクロック
を波形フォ−マッタ１４から読み出される２・Ｎ系統の
波形発生制御信号によって開閉制御されるゲ−トによっ
て選択的に取り出し、この選択的に取り出したタイミン
グクロックをＳＲフリップフロップＳＲ−ＦＦのセット
入力端子Ｓとリセット入力端子Ｒに印加する構成とした
点である。
するドライバ制御信号生成回路の実施例を示す。図９及
び図１５と対応する部分には同一符号を付して示す。こ
の発明の特徴とする構成はＮ個のタイミング発生器の出
力を２分岐することによって２・Ｎ系統のタイミングク
ロックを生成し、この２・Ｎ系統のタイミングクロック
を波形フォ−マッタ１４から読み出される２・Ｎ系統の
波形発生制御信号によって開閉制御されるゲ−トによっ
て選択的に取り出し、この選択的に取り出したタイミン
グクロックをＳＲフリップフロップＳＲ−ＦＦのセット
入力端子Ｓとリセット入力端子Ｒに印加する構成とした
点である。
【００２６】つまり、この実施例では２台のタイミング
クロック１３Ａ、１３Ｂの出力を２分岐して２×２＝４
系統のタイミングクロックを生成する構成とした実施例
を示す。タイミング発生器１３Ａから出力されるタイミ
ングクロックＬＣＫは２分岐されてゲ−トＧ１とＧ２の
各一方の入力端子に入力される。タイミング発生器１３
Ｂから出力されるタイミングクロックＴＣＫも２分岐さ
れてゲ−トＧ３とＧ４の各一方の入力端子に入力され
る。ゲ−トＧ１の他方の入力端子には波形フォ−マッタ
１４を構成する波形メモリ１４Ａから読み出される波形
発生制御信号ＤＲＥ−Ｌ１を印加する。ゲ−トＧ２の他
方の入力端子には波形メモリ１４Ａから読み出される波
形発生制御信号ＤＲＥ−Ｌ３を印加する。ゲ−トＧ３の
他方の入力端子には波形メモリ１４Ａから読み出される
波形発生制御信号ＤＲＥ−Ｔ１を印加する。ゲ−トＧ４
の他方の入力端子には波形メモリ１４Ａから読み出され
る波形発生制御信号ＤＲＥ−Ｔ３を印加する。
クロック１３Ａ、１３Ｂの出力を２分岐して２×２＝４
系統のタイミングクロックを生成する構成とした実施例
を示す。タイミング発生器１３Ａから出力されるタイミ
ングクロックＬＣＫは２分岐されてゲ−トＧ１とＧ２の
各一方の入力端子に入力される。タイミング発生器１３
Ｂから出力されるタイミングクロックＴＣＫも２分岐さ
れてゲ−トＧ３とＧ４の各一方の入力端子に入力され
る。ゲ−トＧ１の他方の入力端子には波形フォ−マッタ
１４を構成する波形メモリ１４Ａから読み出される波形
発生制御信号ＤＲＥ−Ｌ１を印加する。ゲ−トＧ２の他
方の入力端子には波形メモリ１４Ａから読み出される波
形発生制御信号ＤＲＥ−Ｌ３を印加する。ゲ−トＧ３の
他方の入力端子には波形メモリ１４Ａから読み出される
波形発生制御信号ＤＲＥ−Ｔ１を印加する。ゲ−トＧ４
の他方の入力端子には波形メモリ１４Ａから読み出され
る波形発生制御信号ＤＲＥ−Ｔ３を印加する。
【００２７】ゲ−トＧ１とＧ３から出力されるタイミン
グクロックはオアゲ−トＯＲ１を通じてＳＲフリップフ
ロップＳＲ−ＦＦのセット入力端子Ｓに印加する。ゲ−
トＧ２とＧ４で選択して取り出したタイミングクロック
はオアゲ−トＯＲ２を通じてＳＲフリップフロップＳＲ
−ＦＦのリセット入力端子Ｒに印加する。図２に波形メ
モリ１４Ａに記憶されている波形発生制御信号ＤＲＥ−
Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の様
子を示す。波形メモリ１４ＡはレジスタＲＧに設定され
るモ−ド切替信号ＭＳによって読み出しの対象となる記
憶領域が選択され、ＲＺ波形モ−ドと、ＮＲＺ波形モ−
ドと、ＤＮＲＺ波形モ−ドの各波形モ−ドで用いる波形
発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の各論理値が読み出される。
グクロックはオアゲ−トＯＲ１を通じてＳＲフリップフ
ロップＳＲ−ＦＦのセット入力端子Ｓに印加する。ゲ−
トＧ２とＧ４で選択して取り出したタイミングクロック
はオアゲ−トＯＲ２を通じてＳＲフリップフロップＳＲ
−ＦＦのリセット入力端子Ｒに印加する。図２に波形メ
モリ１４Ａに記憶されている波形発生制御信号ＤＲＥ−
Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の様
子を示す。波形メモリ１４ＡはレジスタＲＧに設定され
るモ−ド切替信号ＭＳによって読み出しの対象となる記
憶領域が選択され、ＲＺ波形モ−ドと、ＮＲＺ波形モ−
ドと、ＤＮＲＺ波形モ−ドの各波形モ−ドで用いる波形
発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の各論理値が読み出される。
【００２８】ここで、ＲＺ波形モ−ド及びＮＲＺ波形モ
−ドは例えば図１１及び図１３に示したと同様の動作に
よりＲＺ波形のドライバ制御信号及びＮＲＺ波形モ−ド
のドライバ制御信号ＤＲＥを生成する。尚、レジスタＲ
Ｇに設定するセレクト信号ＳＥＬが「０」論理のとき図
２に示す表の上段を読み出し対象とし、このときパタ−
ンデ−タはＤＲＥ１の論理に従って読み出しが行われ
る。またセレクト信号ＳＥＬが「１」論理のとき図２に
示す表の下段が読み出し領域とされる。ＤＮＲＺ波形モ
−ドではセレクト信号ＳＥＬに関係なく、パタ−ンデ−
タＤＲＥ１とＤＲＥ２が波形メモリ１４Ａに与えられ、
これらのパタ−ンデ−タＤＲＥ１とＤＲＥ２の２ビット
の信号によってＤＮＲＺ波形モ−ドの記憶が読み出され
る。
−ドは例えば図１１及び図１３に示したと同様の動作に
よりＲＺ波形のドライバ制御信号及びＮＲＺ波形モ−ド
のドライバ制御信号ＤＲＥを生成する。尚、レジスタＲ
Ｇに設定するセレクト信号ＳＥＬが「０」論理のとき図
２に示す表の上段を読み出し対象とし、このときパタ−
ンデ−タはＤＲＥ１の論理に従って読み出しが行われ
る。またセレクト信号ＳＥＬが「１」論理のとき図２に
示す表の下段が読み出し領域とされる。ＤＮＲＺ波形モ
−ドではセレクト信号ＳＥＬに関係なく、パタ−ンデ−
タＤＲＥ１とＤＲＥ２が波形メモリ１４Ａに与えられ、
これらのパタ−ンデ−タＤＲＥ１とＤＲＥ２の２ビット
の信号によってＤＮＲＺ波形モ−ドの記憶が読み出され
る。
【００２９】ＲＺ波形モ−ド及びＮＲＺ波形モ−ドは図
１１及び図１３に示したと同様の動作によりＲＺ波形モ
−ド及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥが
生成される。これに対し、ＤＮＲＺ波形モ−ドではパタ
−ンデ−タＤＲＥ１とＤＲＥ２の双方の論理値によりＤ
ＮＲＺ波形モ−ドの記憶領域から波形発生制御信号ＤＲ
Ｅ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３
の各論理値が読み出される。図３にＤＮＲＺ波形モ−ド
の動作例を示す。図３Ａはパタ−ンデ−タＤＲＥ１とＤ
ＲＥ２の設定例を示す。図３Ｂは図３Ａに示したパタ−
ンデ−タＤＲＥ１とＤＲＥ２の設定例で得られる波形発
生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の各論理波形を示す。図３Ｃはタイミ
ング発生器１３Ａと１３Ｂから出力されるタイミングク
ロックの例を示す。
１１及び図１３に示したと同様の動作によりＲＺ波形モ
−ド及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥが
生成される。これに対し、ＤＮＲＺ波形モ−ドではパタ
−ンデ−タＤＲＥ１とＤＲＥ２の双方の論理値によりＤ
ＮＲＺ波形モ−ドの記憶領域から波形発生制御信号ＤＲ
Ｅ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３
の各論理値が読み出される。図３にＤＮＲＺ波形モ−ド
の動作例を示す。図３Ａはパタ−ンデ−タＤＲＥ１とＤ
ＲＥ２の設定例を示す。図３Ｂは図３Ａに示したパタ−
ンデ−タＤＲＥ１とＤＲＥ２の設定例で得られる波形発
生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ
１、ＤＲＥ−Ｔ３の各論理波形を示す。図３Ｃはタイミ
ング発生器１３Ａと１３Ｂから出力されるタイミングク
ロックの例を示す。
【００３０】図３Ｄはゲ−トＧ１、Ｇ２、Ｇ３、Ｇ４で
選択的に取り出されたタイミングクロック、図３ＥはＳ
ＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリ
セット入力端子Ｒに供給されるタイミングクロックを示
す。図３ＦはＳＲフリップフロップＳＲ−ＦＦから生成
されるドライバ制御信号ＤＲＥの波形を示す。この図３
Ｆに示すドライバ制御信号ＤＲＥはテストサイクルの周
期内で「１」と「０」を繰返すことが可能であり、ドラ
イバ１６の動作モ−ドを高速で切替制御することができ
ることになる。
選択的に取り出されたタイミングクロック、図３ＥはＳ
ＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリ
セット入力端子Ｒに供給されるタイミングクロックを示
す。図３ＦはＳＲフリップフロップＳＲ−ＦＦから生成
されるドライバ制御信号ＤＲＥの波形を示す。この図３
Ｆに示すドライバ制御信号ＤＲＥはテストサイクルの周
期内で「１」と「０」を繰返すことが可能であり、ドラ
イバ１６の動作モ−ドを高速で切替制御することができ
ることになる。
【００３１】図４はこの発明の請求項２で提案するドラ
イバ制御信号生成回路の構成を示す。この図４に示すド
ライバ制御信号生成回路は生成可能な波形モ−ドが単一
のＤＮＲＺ波形モ−ドのみである。このＤＮＲＺ波形モ
−ドでのみ試験を行うＩＣ試験装置として利用する場合
には、構成が簡素であるために低コストで製造できる利
点が得られる。この発明の請求項２で提案するドライバ
制御信号生成回路２４はクロックＣＬＫの立ち上がりの
タイミングでパルスを発生する第１パルス化回路２４Ａ
と、クロックＣＬＫの立下りのタイミングでパルスを発
生する第２パルス化回路２４Ｂを設け、これら第１パル
ス化回路２４Ａと第２パルス化回路２４Ｂで発生したパ
ルスをオアゲ−トＯＲ１とＯＲ２で論理和し、この論理
和したパルス列ＰＥをゲ−トＧ１とＧ２でドライバ制御
信号ＤＲＥＯＮ／ＯＦＦの論理状態に応じて断続制御
し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦが
Ｈ論理の期間は論理和したパルス列ＰＥをＳＲフリップ
フロップＳＲ−ＦＦのセット入力端子Ｓに入力し、ドラ
イバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理の
期間では論理和したパルス列ＰＥをＳＲフリップフロッ
プＳＲ−ＦＦのリセット端子Ｒに入力する。
イバ制御信号生成回路の構成を示す。この図４に示すド
ライバ制御信号生成回路は生成可能な波形モ−ドが単一
のＤＮＲＺ波形モ−ドのみである。このＤＮＲＺ波形モ
−ドでのみ試験を行うＩＣ試験装置として利用する場合
には、構成が簡素であるために低コストで製造できる利
点が得られる。この発明の請求項２で提案するドライバ
制御信号生成回路２４はクロックＣＬＫの立ち上がりの
タイミングでパルスを発生する第１パルス化回路２４Ａ
と、クロックＣＬＫの立下りのタイミングでパルスを発
生する第２パルス化回路２４Ｂを設け、これら第１パル
ス化回路２４Ａと第２パルス化回路２４Ｂで発生したパ
ルスをオアゲ−トＯＲ１とＯＲ２で論理和し、この論理
和したパルス列ＰＥをゲ−トＧ１とＧ２でドライバ制御
信号ＤＲＥＯＮ／ＯＦＦの論理状態に応じて断続制御
し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦが
Ｈ論理の期間は論理和したパルス列ＰＥをＳＲフリップ
フロップＳＲ−ＦＦのセット入力端子Ｓに入力し、ドラ
イバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理の
期間では論理和したパルス列ＰＥをＳＲフリップフロッ
プＳＲ−ＦＦのリセット端子Ｒに入力する。
【００３２】この様子を図５に示す。図５Ａはクロック
ＣＬＫを図５Ｂはドライバオン・オフ制御信号ＤＲＥＯ
Ｎ／ＯＦＦを示す。第１パルス化回路２４Ａは図５Ｃに
示すようにクロックＣＬＫの立上りのタイミングでパル
スＰＣを出力し、第２パルス化回路２４Ｂは図５Ｄに示
すようにクロックＣＬＫの立下りのタイミングでパルス
ＰＤを出力する。これらのパルスはオアゲ−トＯＲ１と
ＯＲ２で論理和がとられ、図５Ｅに示すパルス列ＰＥを
得る。論理和されたパルス列ＰＥはゲ−トＧ１とＧ２に
供給される。ゲ−トＧ１はドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦがＨ論理のとき開に制御され、ゲ−
トＧ１から図５Ｆに示すパルス列ＰＥ−１を出力し、こ
のパルス列ＰＥ−１をＳＲフリップフロップＳＲ−ＦＦ
のセット入力端子Ｓに入力する。
ＣＬＫを図５Ｂはドライバオン・オフ制御信号ＤＲＥＯ
Ｎ／ＯＦＦを示す。第１パルス化回路２４Ａは図５Ｃに
示すようにクロックＣＬＫの立上りのタイミングでパル
スＰＣを出力し、第２パルス化回路２４Ｂは図５Ｄに示
すようにクロックＣＬＫの立下りのタイミングでパルス
ＰＤを出力する。これらのパルスはオアゲ−トＯＲ１と
ＯＲ２で論理和がとられ、図５Ｅに示すパルス列ＰＥを
得る。論理和されたパルス列ＰＥはゲ−トＧ１とＧ２に
供給される。ゲ−トＧ１はドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦがＨ論理のとき開に制御され、ゲ−
トＧ１から図５Ｆに示すパルス列ＰＥ−１を出力し、こ
のパルス列ＰＥ−１をＳＲフリップフロップＳＲ−ＦＦ
のセット入力端子Ｓに入力する。
【００３３】ゲ−トＧ２はドライバ制御信号ＤＲＥＯＮ
／ＯＦＦがＬ理論のときに開に制御され、ゲ−トＧ２か
ら図２Ｇに示すパルス列ＰＥ−２を出力し、このパルス
列ＰＥ−２をＳＲフリップフロップＳＲ−ＦＦのリセッ
ト端子Ｒに入力する。ＳＲフリップフロップＳＲ−ＦＦ
のデ−タ入力端子ＤにはＨ論理に対応する直流電圧ＶＨ
を印加する。このように構成することにより、ＳＲフリ
ップフロップＳＲ−ＦＦはドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦがＨ論理に立上った直後にクロック
ＣＬＫが立上っても立下ってもゲ−トＧ１から必ずセッ
ト端子Ｓにパルス列ＰＥ−１（図５Ｆ）が供給され、デ
−タ入力端子Ｄに供給されている電圧ＶＨを読み込んで
ドライバ制御信号ＤＲＥ（図５Ｈ）はＨ論理に立上る。
／ＯＦＦがＬ理論のときに開に制御され、ゲ−トＧ２か
ら図２Ｇに示すパルス列ＰＥ−２を出力し、このパルス
列ＰＥ−２をＳＲフリップフロップＳＲ−ＦＦのリセッ
ト端子Ｒに入力する。ＳＲフリップフロップＳＲ−ＦＦ
のデ−タ入力端子ＤにはＨ論理に対応する直流電圧ＶＨ
を印加する。このように構成することにより、ＳＲフリ
ップフロップＳＲ−ＦＦはドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦがＨ論理に立上った直後にクロック
ＣＬＫが立上っても立下ってもゲ−トＧ１から必ずセッ
ト端子Ｓにパルス列ＰＥ−１（図５Ｆ）が供給され、デ
−タ入力端子Ｄに供給されている電圧ＶＨを読み込んで
ドライバ制御信号ＤＲＥ（図５Ｈ）はＨ論理に立上る。
【００３４】ドライバオン・オフ制御信号ＤＲＥＯＮ／
ＯＦＦがＬ論理に立下るとゲ−トＧ２が開かれるから、
その直後にクロックＣＬＫが立上るか立下るか何れでも
ＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒには
パルス列ＰＥ−２（図５Ｇ）が入力され、ＳＲフリップ
フロップＳＲ−ＦＦはリセットされドライバ制御信号Ｄ
ＲＥはＬ論理に立ち下る。このように、この実施例によ
ればクロックＣＬＫの立上りのタイミングでも立下りの
タイミングでも何れのタイミングでもＳＲフリップフロ
ップＳＲ−ＦＦをセットし、リセットすることができる
から、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦ
のタイミングからクロックＣＬＫの半周期以上に大きく
遅れることのないドライバ制御信号ＤＲＥを得ることが
できる。
ＯＦＦがＬ論理に立下るとゲ−トＧ２が開かれるから、
その直後にクロックＣＬＫが立上るか立下るか何れでも
ＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒには
パルス列ＰＥ−２（図５Ｇ）が入力され、ＳＲフリップ
フロップＳＲ−ＦＦはリセットされドライバ制御信号Ｄ
ＲＥはＬ論理に立ち下る。このように、この実施例によ
ればクロックＣＬＫの立上りのタイミングでも立下りの
タイミングでも何れのタイミングでもＳＲフリップフロ
ップＳＲ−ＦＦをセットし、リセットすることができる
から、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦ
のタイミングからクロックＣＬＫの半周期以上に大きく
遅れることのないドライバ制御信号ＤＲＥを得ることが
できる。
【００３５】然もこの実施例ではクロックＣＬＫの立上
り及び立下り双方のタイミングにおいてＳＲフリップフ
ロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端
子Ｒにパルスを与えたから、クロックＣＬＫの１周期の
間でもＳＲフリップフロップＳＲ−ＦＦをセットし、リ
セットさせることができる。この結果、図６Ｂに示すよ
うに高速動作させるためにドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦの１周期ＴをクロックＣＬＫの１周
期に近づけたとしても、ＳＲフリップフロップＳＲ−Ｆ
ＦにＨクロックＣＬＫの立ち上がりと立下りの何れのタ
イミングでもセット及びリセットすることができる。従
って、図６に示す例ではクロックＣＬＫの半周期毎にド
ライバ１６を出力モ−ドと高インピ−ダンスモ−ドに切
替えることができる。よってクロックＣＬＫの２倍の速
度で動作するデバイスでも試験することができる利点が
得られる。
り及び立下り双方のタイミングにおいてＳＲフリップフ
ロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端
子Ｒにパルスを与えたから、クロックＣＬＫの１周期の
間でもＳＲフリップフロップＳＲ−ＦＦをセットし、リ
セットさせることができる。この結果、図６Ｂに示すよ
うに高速動作させるためにドライバオン・オフ制御信号
ＤＲＥＯＮ／ＯＦＦの１周期ＴをクロックＣＬＫの１周
期に近づけたとしても、ＳＲフリップフロップＳＲ−Ｆ
ＦにＨクロックＣＬＫの立ち上がりと立下りの何れのタ
イミングでもセット及びリセットすることができる。従
って、図６に示す例ではクロックＣＬＫの半周期毎にド
ライバ１６を出力モ−ドと高インピ−ダンスモ−ドに切
替えることができる。よってクロックＣＬＫの２倍の速
度で動作するデバイスでも試験することができる利点が
得られる。
【００３６】図７に第１パルス化回路２４Ａの実施例を
示す。この第１パルス化回路２４ＡはクロックＣＬＫの
立ち上がりのタイミングでパルスを発生するように構成
される。このため、この図７に示す例では第１パルス化
回路２４Ａをアンドゲ−トＡＮＤと、インバ−タＩＮＶ
とによって構成した場合を示す。アンドゲ−トＡＮＤの
一方の入力端子にクロックＤＬＫを直接供給し、アンド
ゲ−トＡＮＤの他方の入力端子にインバ−タＩＮＶを通
じて極性反転させたクロックＣＬＫ／を入力する。
示す。この第１パルス化回路２４ＡはクロックＣＬＫの
立ち上がりのタイミングでパルスを発生するように構成
される。このため、この図７に示す例では第１パルス化
回路２４Ａをアンドゲ−トＡＮＤと、インバ−タＩＮＶ
とによって構成した場合を示す。アンドゲ−トＡＮＤの
一方の入力端子にクロックＤＬＫを直接供給し、アンド
ゲ−トＡＮＤの他方の入力端子にインバ−タＩＮＶを通
じて極性反転させたクロックＣＬＫ／を入力する。
【００３７】このように構成することによりアンドゲ−
トＡＮＤの入力端子には直接与えられたクロックＣＬＫ
に対してインバ−タＩＮＶでわずかに遅延されて極性反
転されたクロックＣＬＫ／が与えられるから、アンドゲ
−トＡＮＤはインバ−タＩＮＶの遅延時間τに相当する
パルス幅を持つパルスＰＥを出力する。
トＡＮＤの入力端子には直接与えられたクロックＣＬＫ
に対してインバ−タＩＮＶでわずかに遅延されて極性反
転されたクロックＣＬＫ／が与えられるから、アンドゲ
−トＡＮＤはインバ−タＩＮＶの遅延時間τに相当する
パルス幅を持つパルスＰＥを出力する。
【００３８】
【発明の効果】以上説明したように、この発明によれば
高速で切替わるドライバ制御信号を生成することができ
るから、例えばＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ方式
で動作するメモリを試験することができる利点が得られ
る。特に請求項１で提案したドライバ制御信号生成回路
によればＲＺ波形モ−ド、ＮＲＺ波形モ−ドに加えて高
速動作が可能なＤＮＲＺ波形モ−ドの各種の波形モ−ド
のドライバ制御信号を生成できる機能を持ちながら、２
台のタイミング発生器１３Ａと１３Ｂで足りる構成とし
たから、コストの上昇を抑えながら高機能のＩＣ試験装
置を構成することができる利点が得られる。
高速で切替わるドライバ制御信号を生成することができ
るから、例えばＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ方式
で動作するメモリを試験することができる利点が得られ
る。特に請求項１で提案したドライバ制御信号生成回路
によればＲＺ波形モ−ド、ＮＲＺ波形モ−ドに加えて高
速動作が可能なＤＮＲＺ波形モ−ドの各種の波形モ−ド
のドライバ制御信号を生成できる機能を持ちながら、２
台のタイミング発生器１３Ａと１３Ｂで足りる構成とし
たから、コストの上昇を抑えながら高機能のＩＣ試験装
置を構成することができる利点が得られる。
【００３９】また、この発明の請求項２で提案したドラ
イバ制御信号生成回路によれば発生可能な波形モ−ドは
高速動作を行うＤＮＲＺ波形モ−ドのみであるが、単一
機能に絞り込んだＩＣ試験装置を提供する場合に適用す
れば、構成が簡素であることから廉価なＩＣ試験装置を
提供できる利点が得られる。
イバ制御信号生成回路によれば発生可能な波形モ−ドは
高速動作を行うＤＮＲＺ波形モ−ドのみであるが、単一
機能に絞り込んだＩＣ試験装置を提供する場合に適用す
れば、構成が簡素であることから廉価なＩＣ試験装置を
提供できる利点が得られる。
【図１】この発明の請求項１で提案するドライバ制御信
号生成回路の一実施例を説明するためのブロック図。
号生成回路の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】図１の動作を説明するためのタイミングチャ−
ト。
ト。
【図４】この発明の請求項２で提案するドライバ制御信
号生成回路の一実施例を説明するためのブロック図。
号生成回路の一実施例を説明するためのブロック図。
【図５】図４の動作を説明するためのタイミングチャ−
ト。
ト。
【図６】図５と同様のタイミングチャ−ト。
【図７】図４に使用したパルス化回路の一実施例を説明
するためのブロック図。
するためのブロック図。
【図８】ＩＣ試験装置の概要を説明するためのブロック
図。
図。
【図９】従来のドライバ制御信号生成回路を説明するた
めのブロック図。
めのブロック図。
【図１０】図９の動作を説明するための図。
【図１１】図９に示したドライバ制御信号生成回路でＲ
Ｚ波形モ−ドの波形を発生させる動作を説明するための
タイミングチャ−ト。
Ｚ波形モ−ドの波形を発生させる動作を説明するための
タイミングチャ−ト。
【図１２】図９に示した回路で他の波形モ−ドの発生動
作を説明するためのタイミングチャ−ト。
作を説明するためのタイミングチャ−ト。
【図１３】図９に示した回路でＮＲＺ波形モ−ドの波形
を発生させる動作を説明するためのタイミングチャ−
ト。
を発生させる動作を説明するためのタイミングチャ−
ト。
【図１４】図１３に示した波形発生モ−ドの更に他の例
を説明するためのタイミングチャ−ト。
を説明するためのタイミングチャ−ト。
【図１５】従来のドライバ制御信号生成回路の他の例を
説明するためのブロック図。
説明するためのブロック図。
【図１６】図１５に示したドライバ制御信号生成回路の
動作を説明するための図。
動作を説明するための図。
【図１７】図１５に示したドライバ制御信号生成回路に
より、ＲＺ波形モ−ドの波形を生成する動作を説明する
ためのタイミングチャ−ト。
より、ＲＺ波形モ−ドの波形を生成する動作を説明する
ためのタイミングチャ−ト。
【図１８】図１５に示したドライバ制御信号生成回路に
より、ＮＲＺ波形モ−ドの波形を生成する動作を説明す
るためのタイミングチャ−ト。
より、ＮＲＺ波形モ−ドの波形を生成する動作を説明す
るためのタイミングチャ−ト。
【図１９】図１５に示したドライバ制御信号生成回路に
より、高速のＤＮＲＺ波形モ−ドの波形を生成する動作
を説明するためのタイミングチャ−ト。
より、高速のＤＮＲＺ波形モ−ドの波形を生成する動作
を説明するためのタイミングチャ−ト。
１３、１３Ａ、１３Ｂ タイミング発生器 １４ 波形フォ−マッタ １４Ａ 波形メモリ １６ ドライバ １７ 電圧比較器 １９ 被試験デバイス ２４ ドライバ制御信号生成回路 Ｇ１〜Ｇ４ ゲ−ト ＳＲ−ＦＦ ＳＲフリップフロップ ＬＣＫ、ＴＣＫ タイミングクロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅木 宏幸 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 渡辺 直良 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 Ｆターム(参考） 2G032 AA00 AE06 AE07 AE08 AE10 AG01 AG02 AG04 AG07 AL16 5B024 AA15 BA29 CA07 EA01 5L106 AA01 DD03 DD22 DD24 DD25 GG07
Claims (3)
- 【請求項１】Ｎ個のタイミング発生器が出力する互いに
位相差を持つＮ系統のタイミングクロックがＮ個のゲ−
トの一方の入力端子に印加され、このＮ個のゲ−トが波
形フォ−マッタから出力されるＮ系統の波形発生制御信
号により開閉制御され、ゲ−トの出力側に選択的に取り
出したタイミングクロックによりＳＲフリップフロップ
をセット及びリセットして各種の波形モ−ドのドライバ
制御信号を生成し、このドライバ制御信号によってドラ
イバをハイインピ−ダンスモ−ドと出力モ−ドに切替制
御するドライバ制御信号生成回路において、 上記Ｎ個のタイミング発生器の出力を２分岐することに
より２・Ｎ系統のタイミングクロックを得ると共に、こ
の２・Ｎ系統のタイミングクロックを２・Ｎ個のゲ−ト
の一方の入力端子に印加し、この２・Ｎ個のゲ−トを波
形フォ−マッタから出力する２・Ｎ系統の波形発生制御
信号により開閉制御する構成としたことを特徴とするド
ライバ制御信号生成回路。 - 【請求項２】ＩＣ試験装置の動作順序を規定するクロッ
クの立上り及び立下りのそれぞれのタイミングにおいて
パルスを生成する一対のパルス化回路と、 この一対のパルス化回路から得られるパルス列の論理和
をセット入力端子とリセット入力端子に供給してドライ
バを出力モ−ドとハイインピ−ダンスモ−ドに制御する
ドライバ制御信号を生成するＳＲフリップフロップと、 によって構成したことを特徴とするドライバ制御信号生
成回路。 - 【請求項３】被試験デバイスにドライバを通じて試験パ
タ−ン信号を印加し、被試験デバイスの応答信号を期待
値と比較し、その比較結果に応じて被試験デバイスの良
否を判定するＩＣ試験装置において、 上記ドライバの制御入力端子に上記請求項１又は２に記
載したドライバ制御信号生成回路の何れか一方からドラ
イバ制御信号を印加する構成としたことを特徴とするＩ
Ｃ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000344833A JP4495332B2 (ja) | 2000-02-03 | 2000-11-13 | ドライバ制御信号生成回路・ｉｃ試験装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025897 | 2000-02-03 | ||
| JP2000-25897 | 2000-02-03 | ||
| JP2000344833A JP4495332B2 (ja) | 2000-02-03 | 2000-11-13 | ドライバ制御信号生成回路・ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001289920A true JP2001289920A (ja) | 2001-10-19 |
| JP4495332B2 JP4495332B2 (ja) | 2010-07-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000344833A Expired - Fee Related JP4495332B2 (ja) | 2000-02-03 | 2000-11-13 | ドライバ制御信号生成回路・ｉｃ試験装置 |
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|---|---|
| JP (1) | JP4495332B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949481B1 (ko) * | 2007-05-15 | 2010-03-24 | 노바텍 마이크로일렉트로닉스 코포레이션 | 표시패널 드라이버용 제어 신호를 발생하는 장치 및 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212077A (ja) * | 1990-08-28 | 1992-08-03 | Mitsubishi Electric Corp | 半導体測定装置 |
| JPH05119121A (ja) * | 1991-10-24 | 1993-05-18 | Yokogawa Electric Corp | 波形発生装置 |
| JPH05180906A (ja) * | 1992-01-07 | 1993-07-23 | Advantest Corp | 論理波形生成装置 |
| JPH05240920A (ja) * | 1992-02-28 | 1993-09-21 | Ando Electric Co Ltd | クロック転送回路の波形劣化を少なくする回路 |
| JPH07174827A (ja) * | 1993-12-20 | 1995-07-14 | Advantest Corp | 半導体試験装置の試験パターン発生装置 |
| JPH08179012A (ja) * | 1994-12-22 | 1996-07-12 | Advantest Corp | 半導体試験装置の波形整形回路 |
| JP2000035461A (ja) * | 1998-07-16 | 2000-02-02 | Advantest Corp | 半導体試験装置 |
-
2000
- 2000-11-13 JP JP2000344833A patent/JP4495332B2/ja not_active Expired - Fee Related
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| JP2000035461A (ja) * | 1998-07-16 | 2000-02-02 | Advantest Corp | 半導体試験装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949481B1 (ko) * | 2007-05-15 | 2010-03-24 | 노바텍 마이크로일렉트로닉스 코포레이션 | 표시패널 드라이버용 제어 신호를 발생하는 장치 및 방법 |
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