JPS6330773A - 試験パタ−ン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は製造したＩＣ，ＬＳＩ等を試験する場合に用い
られろ試験パターン発生器に関するものである。

（従来技術） 従来のこの種の試験パターン発生器の構成および動作を
第５図に示す。従来の試験パターン発生器は、第５図（
イ）に示すように試験実行時に発生する試験パターンを
予め書き込んだ試験パターンデータＡメモリ１１．　試
９パターンデータＢメモリ１２．試験パターンデータＣ
メモリ１３の３種の試験パターンデータメモリ（息下、
単に「メモリ」とも言う。）と、試験実行中上記３種の
メモＩＪ　１１．１２．１３にアドレス信号を与えるア
ドレス信号発生回路】４と、上記３種のメモリ１１゜１
２、１３から読出したパターンデータａ、ｂ、Ｃの内容
により一義的に決まる波形データと波形モードの試験信
号ｄに変換する波形フォーマツタ１５とにより構成され
ていた。

動作としては、先ずクロック信号＾ＣＫを受けたアドレ
ス信号発生回路１４はクロック信号＾ＣＫに同期してア
ドレス信号を発生し各メモリ１１．１２゜１３（同一ア
ドレスでアクセスされろ。）に供給する。各メモリ１１
．１２．１３はアドレス信号単位に読出し動作を行い、
各メモ！Ｊ　１１．１２．１３からそれぞれパターンデ
ータａ、ｂ、Ｃを出力する。

波形フォーマツタ１５は３種のパターンデータａ。

ｂ、ｃと２種のクロック信号ＢＣＫ、　ＣＩＪを受け、
それぞれ決められた波形データと波形モードの試験信号
ｄを出力する。

第５図（ロ）は波形フィーマッタ１５の回路図を示した
ものであり、波形フォーマツタ１５では入力されろ３種
のパターンデータａ、ｂ、ｃの内、パターンデータａを
波形データ発生用（データパターン）として用い、残り
のパターンデータｂ。

Ｃを波形モード選択用（波形モード選択パターン）とし
て用いている。パターンデータｂ、ｃによる波形モード
選択パターンはデコーダ回＃Ｉ】６に入力され、そのパ
ターンの状態によりＮＲＺ　（ノンリターンツウゼロ；
前サイクルのレベルが残る）用ゲート回路１７．ＲＺ（
リターンツウゼロ；始めと終わりが“０″）用ゲート回
路１８．ＲＯ（リターンツウワン：始めと終わりが““
１”）用ゲート回路１９の内の１つのゲート回路を選択
する。選択されたゲート回路は、その波形データと波形
モードを発生するに必要な各種の信号を波形モード制御
回路２０に入力するよう動作し、波形モード制御回＃Ｉ
２０ではゲート回路１７．１８゜１９からの信号を受け
て所望の試験信号ｄを発生する。

第５図（ハ）は波形フォーマツタ１５の動作を示したも
のであり、左側の入力の組合せに対して右側のような信
号波形が得られろことを示している。すなわち、メモリ
１１．１２．１３から読出された３種のパターンデータ
ａ、ｂ、ｃによって、ＮＲＺ、ＲＺ、ＲＯの各波形モー
ドと波形データが決定され、図のような各種の試験信号
ｄが得られる。そして、これら３櫨のパターンデークａ
、ｂ、ｃはＩＣ，ＬＳＩ等の内部の試験箇所に応じて使
い分けられる。また、順次アドレスを変又ろことにより
予め設定されたパターンデータを引出し、長大な試験パ
ターンを発生する。

（発明が解決しようとする問題点） 以上述べたように、試験周期と同期してＮＲＺ、ＲＺ、
ＲＯの波形モードの試験信号を任意に発生する試験パタ
ーン発生器を実現する場合、従来は３種の試験パターン
データメモリを必要としていた。そのため、長大な試験
パターンの発生機能を持つ試験パターン発生器を実現す
る場合、試験パターンデータメモリを構成するのに多く
のＬＳＩメモリが必要となり、装置価格が高価になると
いう問題が発生すると共に、装置実装上の制約からパタ
ーン発生の高速化が困難になるという問題があった。

（問題点を解決するための手段） 本発明は上記の点に鑑み提案されたものであり、長大な
試験パターンを発生する試験パターン発生器を実現する
場合において、ハードウェア量を削減し、安価で高速動
作可能な試験パターン発生器を提供することを目的とし
ている。

本発明は上記の目的を達成するため、試験周期に同期し
てアドレス信号を発生するアドレス信号発生回路と、前
記アドレス信号発生回路からアドレス信号が与丸られ該
アドレス信号単位に読出し動作を行い波形データと波形
モードとを同時に決定する複数ビットからなるパターン
データを出力する大容量の試験パターンデータメモリと
、前記試験パターンデータメモリカ）らパターンデータ
が与えられると共に所定のクロック信号が与丸られ波形
データが′０”の場合のＲＺとＮＲＺの波形モードを、
および波形データが“１”の場合のＲＯとＮＲＺの波形
モードを同一のパターンデータとして波形制圓を行う波
形フォーマツタとにより構成されろことを要旨としてい
る。

本発明の特徴とする点は、各波形モードにおけろ共通点
を見い出し、波形モード間でパターンデータを共通化す
ることで、実現する波形モードに対するパターンデータ
の覆類を削減し、試験パターンデータメモリの数の削減
化を図ることにある。

（実施例） 次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
種々の変更あるいは改良を行いうろことは言うまでもな
い。

第２図は本発明の概念を示す波形モードの共通化の手法
について示した図である。従来の６種のパターンデータ
■〜■の内、結果的に■と■および■と■とては同一の
信号波形となり（ＮＲＺモードではＢＣＫ入力前のレベ
ルは意味がない。）、それぞれは共通化できる。そこで
、■と■および■と■をそれぞれ共通化すると６種のパ
ターンデータが４種に削減できるので、試験パターン発
生器を２揮の試験パターンデータメモリによって構成す
ることが可能となる。

第１図は本発明の試験パターン発生器の一実施例を示し
たものであり、（イ）は全体のブロック構成図である。

しかして、動作は第５図に示した従来例と同様に、クロ
ック信号人ＣＫを受けたアドレス信号発生回路３により
クロック（＝号へＣＫに同期してアドレス信号が発生さ
れ、２種の試験パターンデータメモリ（以下、単に「メ
モリ」とも言う。）１，２に供給されろ。各メモリ１゜
２は試験実行前に予め書き込んでおいたパターンデータ
Ａ、Ｂを各アドレス信号単位に読出し、波形フォーマツ
タ４に送出する。波形フォーマツタ４では２種のパター
ンデータＡ、Ｂと２８１のクロック信号ＢＣＫ、　ＣＣ
Ｋを受け、それぞれ決められた波形モードと波形データ
による試験信号Ｃを発生する。

第１図（ロ）（ま波形フォーマツタ４の回路図を示した
ものであり、波形フォーマツタ４では入力された２種の
パターンデータＡ、Ｂから同図（ハ）に示す如き波形モ
ードの変換を行い、所望の試験信号Ｃを得ろ。

以下、第１図（ロ）および（ハ）に治って動作を説明す
る。

先ず、パターンデータＡ、Ｂの双方の入力状態がそれぞ
れｌ　Ｑ　Ｎ　、　Ｉｔ　Ｑ　Ｉｔの時、Ｄフリップフ
ロップＱ４のデータ入力端子りの状態は“０”であり、
クロック信号ＣＣＫに先行して入力されるクロック信号
ＢＣＫを受けてＤフリップフロップＱ４はデータ入力端
子りの０″を取り込んで出力端子Ｑの状態は“０″とな
る。また、パターンデータＢが’　ｏ　”であるのでＡ
ＮＤ回路Ｑ２の上側の入力端子の状態およびＡＮＤ回路
Ｑ、の上側の入力端子の状態はそれぞれ゛０″、”“１
”となる。この状態で、クロック信号ＣＣＫが入力され
ると、ＡＮＤ回路Ｑ２の出力は°″Ｏｎのままであるが
、ＡＮＤ回路Ｑ３の出力にはクロック信号ＣＣＫと同様
な信号が現われる。そのため、ＡＮＤ回路Ｑ３の出力に
つながるＤフリップフロップＱ４のリセット端子Ｒにリ
セット信号が入力されることになり、Ｄフリップフロッ
プＱ４はリセット動作を行い、その出力Ｑを″０パに引
き下げる（実際には“０”のままを保持する。）。

次に、パターンデータＡ、Ｂの入力状態がそれぞれ’０
”、”“１”の時、ＤフリップフロップＱ４のデータ入
力端子りの状態は“０″であり、クロック信号ＣＣＫに
先行して入力されるクロック信号ＢＣＫを受けてＤフリ
ップフロップＱ４はデータ入力端子りの“０″を取り込
んで出力Ｑの状態はＯＮとなる。また、パターンデータ
Ｂが“１パであるので、ＡＮＤ回路Ｑ２の上側の入力端
子の状態およびＡＮＤ回路Ｑ、の上側の入力端子の状態
はそれぞれ““１”、“０゛となる。

この状態で、クロック信号ＣＣＫが入力されるとＡＮＤ
回路Ｑ３の出力は０″のままであるが、ＡＮＤ回路Ｑ２
の出力にはクロック信号ＣＣＫと同様な信号が現われろ
。そのため、ＡＮＤ回ｒｌｓＱ２の出力につながるＤフ
リッププロップＱ４のセット端子Ｓにセット信号が入力
されることになり、ＤフリッププロップＱ４はセット動
作を行い、その出力Ｑ４！″１ｎに引き上げる。

また、パターンデータＡ、Ｂがそれぞれ““１”、０゛
の場合および““１”、““１”の場合も同様な動作（
クロック信号ＢＣＫによりパターンデータＡの値がＤフ
リッププロップＱ４−の出力Ｑに出力され、クロック信
号ＣＣＫによりパターンデータＢが“０′の時はＱがリ
セット、パターンデータＢが“１ｎの時ばＱがセットさ
れる。）となるため、その説明は省略する。なお、第３
図は各入力状態におけろ各部の信号のタイミングチャー
トを示したものであり、（イ）はパターンデー’ｌ／’
ｐ　Ｂが’Ｏ”　、’Ｏ”　の場合、（ｏ）は”０”、
０“１”′の場合、（ハ）はＭ　Ｉ　Ｍ　、　ＩＩ　Ｑ
　＋＋の場合、（ニ）は“１　ｎ　、　ｕ　“１”の場
合である。

次に、第４図は本発明の試験パターン発生器に適用され
る波形フォーマツタの他の実施例を示したものである。

同図（イ）に波形フォーマツタ４′の回路図を示すが、
この実施例ではドライバ回路６に対する試験信号Ｃとド
ライバ回路６の０Ｎ１０ＦＦ制御を行うＩ１０制御信号
りの２種類の信号を同時に発生する機能を持っている。

第４図（ロ）にその動作を示すが、モード切換レジスタ
５に予め設定した内容Ｅにより、２つの動作モードを切
換えろことができろ。すなわち、モード切換レジスタ５
の内容Ｅが″０”の場合には、第１図に示した実施例と
基本的に同様な動作となるが、モード切換レジスタ５の
内容Ｅが““１”の場合には、波形モードの一部がドラ
イバ回＃Ｉ６のＯＦＦモードとして動作する。

この例ではＲＯの波形モードの代わりにドライバ回路６
のＯＦＦモードの動作１ζ切換ねろようになっており、
ＲＯの波形モードとドライバ回路６のＯＦＦモードとを
必要に応じて使い分は可能としている。

次に第４図（イ）および（ロ）に沿って動作を説明する
。

先ず、モード切換レジスタ５の内容Ｅが０”の場合を説
明する。なお、回路Ｑ、〜Ｑ４の動作は第１図（ロ）の
＠路動作と全く同様であるので、ここでは説明を省略す
る。

しかして、パターンデータＡ、Ｂの入力状態がそれぞれ
“０″、“０”の時、ＡＮＤ回路Ｑ６の出力は“０″と
なり、クロック信号ＥＣＫに先行して入力されるＡＮＤ
回路Ｑ７の下側の入力であるクロック信号ＤＣＫ１．ｔ
ＤフリップフロップＱ　のクロック端子へ入力されない
。その結果、ＤフリッププロップＱ８の出力Ｑの状態は
以前のままの状態を保持し続ける。次にクロック信号Ｅ
ｆＪがＤフリッププロップＱ８のリセット端子Ｒに入力
されろことによりＤフリッププロップＱ８はリセット状
態となり、ＤフリッププロップＱ８の出力Ｑ（信号Ｄ）
は“０″となる。なお、信号りが０”の場合、ドライバ
回路６は信号Ｃの波形を所定のレベルに変換した後、同
様な波形イメージで出力するよう動作する。

また、パターンデータＡ、Ｂの状態がそれぞれ０″、′
“１”の場合には、ＡＮＤ回路Ｑの出力は“１ｎとなり
、ＡＮＤ回路Ｑ７はクロック信号ＤＣＫをＤフリッププ
ロップＱ６のクロック端子に供給するよう動作する。し
かし、ＤフリッププロップＱ８のデータ入力端子りは゛
Ｏ″状態となっているため、ＤフリッププロップＱ６の
出力Ｑｌｆ”Ｏ”となる。また、ＤフリッププロップＱ
６のリセット端子Ｒにり四ツク信号Ｅ（Ｊが入力されろ
ことによりＤフリッププロップＱ、はりセット状態とな
り、ＤフリッププロップＱ８の出力Ｑは０”を保持し続
けろ。

なお、パターンデータＡ、Ｂがそれぞれ′″“１”、０
”の場合および“１　ｎ、““１”の場合の回９Ｑ５〜
Ｑ８の動作はパターンデータＡ、Ｂがそれぞれ１０　＋
＋　、　ｉｌ　ＯＮの場合と同様であるので、ここでは
説明を省略する。

次にモード切換レジスタ５の内容Ｅが１“の場合を説明
する。なお、この場合でも回路Ｑ１〜Ｑ４の動作は第１
図（ロ）の回路動作と全（同様であるので説明を省略す
る。

しかして、先ずパターンデータＡ、Ｂの入力状態がそれ
ぞれ“０”、０”の場合、ＡＮＤ回路Ｑ６の出力（よ″
Ｏｎとなり、クロック信号ＥＣＫに先行して入力されろ
ＡＮＤ回路Ｑ７の下側の入力であろクロック信号ＤＣＫ
はＤフリップフロップＱＩ、のクロック端子に入力され
ない。その結果、ＤフリップフロップＱ８の出力Ｑの状
態は以前のままの状態を保持し続ける。なお、ここで言
う息的の状態と（ま、１サイクル前の状態を指している
が、そのサイクルの後半ではクロック信号ＥＣＫが必ず
入力されているため、信号りの状態は′０″になってい
る。信号りが“Ｏｎの場合にはドライバ回路６は信号Ｃ
の波形を所定のレベルに変換した後、同様な波形イメー
ジで出力するよう動作する。

次にパターンデータＡ、Ｈの入力の状態がそれぞれ′０
”、°““１”の場合にはＡＮＤ回路Ｑ６の出力は１”
となり、ＡＮＤ回路Ｑ７ばクロック信号１）ＣＫをＤフ
リップフロップＱ８のクロック端子に供給するよう動作
する。この時、ＤフリップフロップＱａのデータ入力端
子りにはモード切換レジスタ５の内容Ｅである”１′が
供給されているので、クロック信号ＤＣＫでＤフリップ
フロップＱ８の出力Ｑば゛′１パに転移する。しかして
、信号りが““１”となるとドライバ回路６はＯＦＦ状
態となり、信号Ｃの波形に無関係に出力カフローティン
グレベルあるい（よ所定レベルに固定される。この状態
はクロック信号ＥｔＪによってＤフリップフロップＱ６
がリセットされ、信号りが“０″となるまで続く。信号
りが°″０”となるとドライバ回路６１よ再びパターン
データＡ、Ｂとクロック信号ＢＣＫ、　ＣＣＫとによっ
て決定する信号Ｃの状態をレベル変換して出力するよう
動作する。

また、パターンデータＡ、Ｂの入力の状態が“１”、１
０′の場合、“１“、１”の場合ともに回路Ｑｓ−Ｑ、
の動作はパターンデータＡ。

Ｂが“０”、′Ｏｎの場合と同様であるので、説明を省
略する。

（発明の効果） 思上のように本発明の試験パターン発生器にあっては、
試験周期に同期してアドレス信号を発生するアドレス信
号発生回路と、前記アドレス信号発生回路からアドレス
信号が与えられ該アドレス信号単位に読出し動作を行い
波形データと波形モードとを同時に決定する撲数ビット
からなるパターンデータを出力する大容量の試験パター
ンデータメモリと、前記試験パターンデータメモリから
パターンデータが与えられろと共に所定のクロック信号
が与えられ波形データが０″の場合のＲＺとＮＲＺの波
形モードを、および波形データが“１”の場合のＲＯと
ＮＲＺの波形モードを同一のパターンデータとして波形
制御を行う波形フォーマツタとにより構成するようにし
たので、 （イ）従来に比べて試験パターンデータを格納する試験
パターンデータメモリ用のＬＳＩメモリの大幅な削減化
が図れる。具体的には、従来に比べ２／３にＬＳＩメモ
リの使用数を低減できろことになる。

（ロ）従って、長大な試験パターンの発生機能を持つ試
験パターン発生器を構成する場合において、従来に比べ
装置価格の低減化と共に、実装上の制約が大幅に緩和で
きるので、それに伴いパターン発生の高速化も同時に達
成可能となる。

（八）波形フォーマツタの回路構成も従来方法に比べ単
純化できろ。

等の効果がある。

【図面の簡単な説明】

第１図は本発明の試験パターン発生器の一実施例を示し
、（イ）は全体のブロック構成図、（ロ）は波形フォー
マツタの回路図、（ハ）は波形フォーマツタの動作説明
図、第２図（よ本発明の概念図、第３図は第１図（ロ）
におけろ波形フォーマツタの動作を示すタイミングチャ
ート、第４図は本発明の波形フォーマツタの他の実施例
を示し、（イ）（よ回路図、（ロ）は動作説明図、第５
図は従来の試験パターン発生器を示し、（イ）は全体の
ブロック構成図、（ロ）は波形フォーマツタの回路図、
（ハ）は波形フォーマツタの動作説明図である。 １　・・・試験パターンデータＡメモリ、２・・・・・
試験パターンデータＢメモリ、３・・・・アドレス信号
発生回路、４，４′・・・・・波形フォーマツタ、５　
・モード切換レジスタ、６・・・・ドライバ回路 特許出願人　　日本電信電話株式会社 代理人　弁理士　　高　　山　　敏　　夫はか１名 第１図 ０４七ｎ０ Ｑ４七〇 （ロ）

Claims (3)

【特許請求の範囲】
1. （１）試験周期に同期してアドレス信号を発生するアド
   レス信号発生回路と、前記アドレス信号発生回路からア
   ドレス信号が与えられ該アドレス信号単位に読出し動作
   を行い波形データと波形モードとを同時に決定する複数
   ビットからなるパターンデータを出力する大容量の試験
   パターンデータメモリと、前記試験パターンデータメモ
   リからパターンデータが与えられると共に所定のクロッ
   ク信号が与えられ波形データが“０”の場合のＲＺとＮ
   ＲＺの波形モードを、および波形データが“１”の場合
   のＲＯとＮＲＺの波形モードを同一のパターンデータと
   して波形制御を行う波形フォーマッタとにより構成され
   ることを特徴とした試験パターン発生器。
2. （２）モード切換えを行うレジスタを持ち、該レジスタ
   の設定内容により予め決められた波形データと波形モー
   ドとの組合せの一部を新たな組合せと切換えてなる特許
   請求の範囲第１項記載の試験パターン発生器。
3. （３）波形フォーマッタが、第１のパターンデータをデ
   ータ入力端子に入力すると共に第１のクロック信号をク
   ロック入力端子に入力し、かつ第２のパターンデータと
   その否定とをそれぞれ第２のクロック信号とＡＮＤをと
   った後にそれぞれセット端子、リセット端子に入力する
   Ｄフリップフロップを含んでなる特許請求の範囲第１項
   または第２項記載の試験パターン発生器。