JP2004233133A - 集積回路、その設計システム及び設計プログラム - Google Patents
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Abstract
【課題】ＬＳＩの動作時の遅延時間への影響や、チップ面積への負担を伴うことなくＬＳＩテスト時のシフト動作の瞬時的な消費電力を低減する、集積回路とその回路やテストデータ（クロックタイミング）設計システムを提供する。
【解決手段】スキャンパスの接続情報も含む論理接続情報２０、追加するスキャンクロック端子と信号、スキャンクロックの付替え方法を指定した付替え指定２１を入力とし、この指定情報の前記端子と信号を論理接続情報２０に追加するスキャンクロック生成手段３０、前記付け替え方法に基づき、付替え対象の順序回路に対しては論理接続情報２０で接続済みのスキャンクロック信号を削除し、指定のスキャンクロック信号に付け替えるスキャンクロック付替え手段３１、更新後のスキャンクロック毎に位相のずれたタイミングを生成し、テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段３２とを有する。
【選択図】 図１
【解決手段】スキャンパスの接続情報も含む論理接続情報２０、追加するスキャンクロック端子と信号、スキャンクロックの付替え方法を指定した付替え指定２１を入力とし、この指定情報の前記端子と信号を論理接続情報２０に追加するスキャンクロック生成手段３０、前記付け替え方法に基づき、付替え対象の順序回路に対しては論理接続情報２０で接続済みのスキャンクロック信号を削除し、指定のスキャンクロック信号に付け替えるスキャンクロック付替え手段３１、更新後のスキャンクロック毎に位相のずれたタイミングを生成し、テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段３２とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はスキャンパスを含む集積回路、その設計システム及び設計プログラムに関し、特にテスト等でシフト動作する際の集積回路の瞬間的な消費電力を低減できるスキャンパス回路を含む集積回路と、その集積回路の回路やテストデータを設計するシステム、及び設計プログラムに関する。
【０００２】
【従来の技術】
従来からスキャンパス回路は、フリップフロップをテスト時にシフトレジスタとして、フリップフロップ間を組み合わせ回路化することで、テストパターンの自動生成が可能で、且つ高い故障検出率を容易に得られることから、幅広くＬＳＩ設計に用いられている。
【０００３】
しかし、ＬＳＩが大規模、高速化する中で、ＬＳＩテスト時に通常動作と関係ないシフト動作において消費電力も増大し、ＬＳＩテスタの制限を越えてしまう問題があった。
【０００４】
又、シフト動作時も含めて消費電力を削減できるクロック同期回路が開示されている。
【０００５】
クロック信号がＬｏｗ時データをスルーする一方、クロック信号がＨｉｇｈ時データをホールドするローレベルセンスラッチと、これと逆動作するハイレベルラッチのそれぞれに同じデータ、クロックを入力し、クロックＨｉｇｈ、Ｌｏｗ時それぞれローレベルラッチ出力、ハイレベルラッチ出力を選択し出力とする順序回路を構成する。
【０００６】
この順序回路はクロックの立ち上がりと立ち下がりの双方で入力データサンプリング及び出力データ変更を行なう。
【０００７】
この順序回路にテストモード（シフトモード）で通常入力をシフト時入力（シフトパスの前段の順序回路出力）に切り換える回路を追加した回路で、従来のシフト入力を持つフリップフロップを置換すると、クロックサイクルを１／２にできる。これによりスキャンパス設計されたクロック同期回路のシフト時の消費電力を削減するものである（特許文献１参照。）。
【０００８】
又、スキャンＦＦの消費電力に拘わる例として、ＦＦのＴ、Ｃ出力の内次段のスキャンイン入力となる出力に入っているインバータゲートをＮＡＮＤゲートに替えこの入力にシフトモード信号を入力しシフトモードでない時の出力を固定したスキャンフリップフロップとそれによるスキャンパス回路他が開示されている（特許文献２参照。）。
【０００９】
次に複数のスキャンパスの最適化に関する技術例としてテスト容易化半導体集積回路のレイアウト設計方法および設計装置がある。
【００１０】
この技術は、複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子のスキャンパスヘの割当を決定するステップと、各スキャンパスの長さを最小化するためにスキャンフリップフロップの接続順序の決定・改善を行うステップと、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子をスキャンパス間で交換・移動することにより、全てのスキャンパス長の合計の最小化を図るステツプとからなるマルチスキャンパス最適化ステップを含むテスト容易化半導体集積回路のレイアウト設計方法および設計装置である（特許文献３参照。）。
【００１１】
【特許文献１】
特開２００２−３１９９２９号公報（段落［００２１］〜［００２４］、［００３４］）
【特許文献２】
特開２００２−３１１０９２号公報（第１ページ、図１）
【特許文献３】
特開平９−３０５６４２号公報（段落［０００６］）
【００１２】
【発明が解決しようとする課題】
しかし、上記従来技術には次の様な問題点があった。第１の問題点は、特許文献１や特許文献２の様な構成であると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【００１３】
その理由は、ＬＳＩテスト時のフリップフロップに着目した消費電力は、▲１▼フリップフロップ内外のクロック分配に伴うもの、▲２▼フリップフロップ自体の状態変化に伴うもの、▲３▼フリップフロップの出力回路のよるものであり、シフト動作時にクロック印加された際、▲１▼、▲２▼の分の瞬間的な消費電力増を防ぐことができないためである。
【００１４】
第２の問題点は、特許文献１や特許文献２の様な構成であると、ＬＳＩ設計に対する遅延オーバーヘッドと面積オーバーヘッドが大きいということである。
【００１５】
その理由は、クロックラインにラッチ回路、フリップフロップの出力に出力セレクタ回路やＮＡＮＤ回路などのゲートを挿入しているため、クロック性能インパクト及び出力遅延インパクトが生じると共に、それらの回路分の面積インパクトが生じてしまうためである。
【００１６】
第３の問題点は、特許文献３のスキャンパスはレイアウトの配置処理でのスキャンパスネット長の最適化により、フリップフロップの順番が変更がなされると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【００１７】
その理由は、レイアウトの配置処理でのスキャンパスネット長の最適化処理では、変更したフリップフロップの経路に従ったスキャンクロックの変更が行われないためである。
【００１８】
【課題を解決するための手段】
本発明の第１の集積回路は、スキャン設計された集積回路であって一つのスキャンパス上の一連の順序回路を複数の順序回路グループにグループ化し、各グループへのスキャンクロック信号をグループ毎に別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを含むことを特徴とする。
【００１９】
本発明の第２の集積回路は、複数のスキャンパスを備えた集積回路であって、各スキャンパスへのスキャンクロック信号をそれぞれ別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを複数含むことを特徴とする。
【００２０】
本発明の第３の集積回路は、前記第１、又は第２の集積回路に於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【００２１】
本発明の第４の集積回路は、前記第１、又は第２の集積回路に於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【００２２】
本発明の第１の集積回路の設計システムは、スキャンパスを持つ集積回路の設計システムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【００２３】
本発明の第２の集積回路の設計システムは、複数のスキャンパスを持つ集積回路の設計システムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【００２４】
本発明の第３の集積回路の設計システムは、前記第１、又は第２の集積回路の設計システムに於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする。
【００２５】
本発明の第４の集積回路の設計システムは、前記第１、又は第２の集積回路の設計システムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする。
【００２６】
本発明の第１の集積回路の設計プログラムは、スキャンパスを持つ集積回路の設計プログラムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【００２７】
本発明の第２の集積回路の設計プログラムは、複数のスキャンパスを持つ集積回路の設計プログラムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手順と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手順と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【００２８】
本発明の第３の集積回路の設計プログラムは、前記第１、又は第２の集積回路の設計プログラムに於いて、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする。
【００２９】
本発明の第４の集積回路の設計プログラムは、前記第１、又は第２の集積回路の設計プログラムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする。
【００３０】
【発明の実施の形態】
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図１は本発明の第１の実施形態の集積回路設計システムの構成を示すブロック図である。
【００３１】
図１を参照すると、本実施形態の集積回路設計システム１０は、論理接続情報２０と付替え指定２１を入力し、付替え指定２１で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段３０と、スキャンクロック生成手段３０でスキャンクロック信号が追加された論理接続情報２０に対し、付替え指定で指定されたルールに従って、スキャンクロックを繋ぎ変えるスキャンクロック付替え手段３１と、繋ぎ変えられたスキャンクロック毎に別々なタイミングでスキャンクロックを印加するタイミング情報を生成するスキャンクロックタイミング生成手段３２から構成される。
【００３２】
論理接続情報２０は、スキャンパス回路を含め、文字通り設計論理の接続情報が示されているファイルであり、付替え指定２１は、追加するスキャンクロック端子と信号に加え、スキャンクロックの付替え方法（ルール）が指定されているファイルである。
【００３３】
スキャンクロック生成手段３０は、付替え指定２１に示されたスキャンクロック端子と信号を論理接続情報２０に対し追加する。
【００３４】
引き続きスキャンクロック付替え手段３１は、付替え指定２１に示されたスキャンクロックの付替え方法（ルール）に基づき、付替え対象のスキャンＦＦ（スキャンフリップフロップ）に対しては、論理接続情報２０で既に接続されているスキャンクロック信号を削除し、付替え指定２１で指定されたスキャンクロック信号に繋ぎ変える。
【００３５】
スキャンクロックタイミング生成手段３２は、繋ぎ変えられたスキャンクロック毎に図２に示す様に別々の印可タイミング情報を生成する。
【００３６】
集積回路設計システム１０はプログラム制御のワークステーション装置、パソコン或いはサーバ装置等の情報処理装置を用いて、上記論理接続情報２０、付け替え指定２１、スキャンクロックタイミング情報２３をこれの外部記憶のファイルとし、スキャンクロック生成手段３０、スキャンクロック付替え手段３１、スキャンクロックタイミング生成手段３２は情報処理装置のプログラムにより実現される。
【００３７】
次に、本実施形態の動作について図面を参照して説明する。図３は本実施形態の集積回路設計システムの動作を示したフローチャートである。
【００３８】
図３を参照し、先ず、論理接続情報２０、付替え指定２１をスキャンクロック生成手段３０に入力する（図３のステップＡ１、Ａ２）。
【００３９】
スキャンクロック生成手段３０は、最初にステップＡ２で読み込んだ付替え指定２１から、追加するスキャンクロックの端子と信号名を抽出し（ステップＡ３）、ステップＡ１で読み込んだ論理接続情報２０に追加する（ステップＡ４）。
【００４０】
次に、スキャンクロック付替え手段３１は、ステップＡ２で読み込んだ付替え指定２１から、スキャンクロックの付替えルールを読み出し（ステップＡ５）、付替えの対象となるスキャンクロック全てに対し、論理接続情報２０のスキャンクロックを削除し、付替え指定２１でのルールに従ったスキャンクロックに繋ぎ変える（ステップＡ６、Ａ７）。
【００４１】
最後にスキャンクロックタイミング生成手段３２は、ＬＳＩテスターのテスト入力データ或いはテストデータ作成システムへの入力データとして、繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報２３を生成し、シフト動作時の瞬時的な消費電力増加を少なくする（ステップＡ８）。
【００４２】
次に、具体例を用いて説明する。図４は、スキャン回路に着目した論理接続情報２０を表したものである。
【００４３】
Ｒ１〜Ｒ８は、それぞれスキャンＦＦが複数集まったＦＦグループであり、スキャンパスがスキャンイン端子ＳＩＮ１→信号５０→ＦＦグループＲ１→信号５１→ＦＦグループＲ２→信号５２→ＦＦグループＲ３→信号５３→ＦＦグループＲ４→信号５４→ＦＦグループＲ５→信号５５→ＦＦグループＲ６→信号５６→ＦＦグループＲ７→信号５７→ＦＦグループＲ８→信号５８→スキャンアウト端子ＳＯＴ１へと繋がっている。
【００４４】
又、スキャンクロックＳＣＫ１１、ＳＣＫ２１はそれぞれ信号６０、６１にてＲ１〜Ｒ８のＦＦグループ内のスキャンＦＦに分配していることを示している。
【００４５】
図５は、スキャンクロック生成手段３０が、付替え指定２１により指定されたスキャンクロック端子（ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８））と信号（６２〜７５）を論理接続情報２０に対し、追加したものを示している。
【００４６】
図６は、スキャンクロック付替え手段３１が、付替え対象の論理接続情報２０で接続されていたスキャンクロック（６０、６１）を削除し、付替え指定２１に示されたスキャンクロックの付替え方法（ここではＲ２にスキャンクロック信号６２と６３、Ｒ３にスキャンクロック信号６４と６５、Ｒ４にスキャンクロック信号６６と６７、Ｒ５にスキャンクロック信号６８と６９、Ｒ６にスキャンクロック信号７０と７１、Ｒ７にスキャンクロック信号７２と７３、Ｒ８にスキャンクロック信号７４と７５というルール）に従い、繋ぎ変えを行ったものを示している。
【００４７】
この様なスキャンパスを複数経路に分けなくても、スキャンクロックを複数に分けて、繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成処理３２が、図２に示されている様にスキャンクロック端子ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８）として別々のタイミングパターンを生成し、これをＬＳＩテスト時の入力タイミングパターンとするので、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【００４８】
次に上記スキャンクロックタイミング情報２３で、シフト動作する際のスキャンパス上のＦＦの動作について説明する。
【００４９】
図７は図６のＦＦグループについて便宜上Ｒ１、Ｒ２の部分のみの詳細構成を示したブロック図である。
【００５０】
Ｒ１で説明すると信号５０（スキャン入力）がＦＦ１−３のシフトイン入力に入力され、ＦＦ１−３の出力が次段のＦＦのシフトイン入力に接続され、以降同様接続されＲ１の終段のＦＦ１−９の出力はグループＲ２の先頭のＦＦ２−３のシフト入力に接続されている。
【００５１】
ＳＣＫ１１、ＳＣＫ２１をリピート回路１−１、１ー２で受け、各ＦＦに供給している。
【００５２】
図８はＦＦの入力信号、出力信号、論理的な構成を示したブロック図であり、入力としては通常時のデータ入力Ｄと、通常動作用のクロック入力ＣＬＫと、シフトイン入力ＳＩＮと、シフト動作時マスタラッチのスルー／ホールドを制御するスキャンクロック入力ＳＣＫ１、シフト動作時スレーブラッチのスルー／ホールドを制御するスキャンクロック入力ＳＣＫ２を持っている。
【００５３】
マスタラッチ（前段ラッチ）、スレーブラッチ（後段ラッチ）はそれぞれトランスファーゲートやインバータゲートで構成されているが、論理的には左側のセット用ゲートと、下側のホールド指示ゲートで簡潔に表わすことが出来る。
【００５４】
マスタラッチはＣＬＫをインバータで反転したＣＬＫ’がＨ（ハイ）でＤ入力を取り込み、或いはＳＣＫ１がＨでＳＩＮ入力を取り込み、この際ＣＬＫがＬ（ロウ）或いはＳＣＫ１’がＬになるので自ラッチ出力のループ入力がオフされる（スルーする）。
【００５５】
スレーブラッチはＣＬＫ、ＳＣＫ２が共にＨ（ハイ）でマスタラッチ出力を取り込み、この際ＣＬＫ’、ＳＣＫ２’が共に（ロウ）で自ラッチ出力のループ入力が共にオフされる（スルーする）。
【００５６】
図９はＦＦの動作を示した表である。尚、通常動作ではＳＣＫ１、ＳＣＫ２には固定されたＬレベル（０）、Ｈレベル（１）が供給され、シフト動作時ではＣＬＫには固定されたＨレベル（１）が供給される（集積回路の入力端子に供給される）。表のＸは何れの値でも動作に影響せずドントケアの意味である。
【００５７】
通常動作時はＳＣＫ１、ＳＣＫ２には前記固定レベルが供給されるので、ＣＬＫの立ち上がりでＤ入力（Ａ）が出力に確定する。
【００５８】
シフト動作時はＣＬＫには前記固定Ｈレベルが供給されるので、ＳＣＫ１のＨ（ハイ）でＳＩＮ入力（Ｂ）がサンプリングされＳＣＫ２の立ち上がりでＦＦ出力（ＱＴ）がＢとなる。
【００５９】
図１０は図７のＦＦ１−８の出力（スレーブラッチ出力）、ＦＦ１−９のマスタラッチ、スレーブラッチの各出力、ＦＦ２−３のマスタラッチ、スレーブラッチの各出力が伝搬していく様子を示したタイムチャートである。
【００６０】
ＦＦ１−９のスレーブラッチ出力がＳＣＫ２１の立ち上がりでｂからｃに変わるが、それに先行してＳＣＫ１２が立ち上がりＦＦ２−３のマスタラッチに取り込み、ＳＣＫ１２が立ち下がり取り込んだ値ｂをホールドしている。
【００６１】
従って、ＳＣＫ１２のパルス部分がＳＣＫ２１の立ち上がり前に収まる範囲のずれであればデータの取りこぼしは起きないのでもっとずらせることが出来るが、本例ではＳＣＫ１２の動作エッジがＳＣＫ１１のパルスの中央近くになる様にし動作タイミングをより一層分散している。
【００６２】
尚、ＳＣＫ１８、ＳＣＫ２８の１回目のパルスが出た後から、同じパターンを繰り返しＳＣＫ１１、ＳＣＫ２１の２回目のパルスを出す。
【００６３】
尚、本例ではスキャンパスで１ビットとして扱う順序回路１ビットを前段、後段の二つのラッチをもつＦＦで説明したが、順序回路１ビットをラッチ回路として、或いはＦＦとしてスキャンパス上で奇数番目の順序回路には第１相のスキャンクロックを供給し、偶数番目の順序回路には第２相のスキャンクロックを供給する様にし、順序回路グループの先頭を第１相とすればグループへのスキャンクロックを順次ずらすことが出来る。
【００６４】
ここで第１相、第２相スキャンクロックは対象の順序回路の動作エッジとなるエッジがＳＣＫ１、ＳＣＫ２の立ち上がりと同様のタイミングとすればよい。
【００６５】
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。図１１は本発明の第２の実施形態の集積回路設計システム１０Ａの構成を示すブロック図である。
【００６６】
図１１を参照し本実施形態の集積回路設計システム１０Ａは、論理接続情報２０、付替え指定２１、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報９０を入力し、付替え指定２１で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段３０と、スキャン経路情報９０を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段１００と、特開平０９−３０５６４２（特許文献３）の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段１０１と、スキャンパスを付替えた結果を反映したスキャン経路情報９０を参照し、スキャンパス経路毎にスキャンクロックを繋ぎ変えるクロック付替え手段３１と、スキャンパス経路毎に繋ぎ変えられたスキャンクロックに対し、別々なタイミングを生成するスキャンクロックタイミング生成手段３２から構成される。
【００６７】
尚、配置情報２２は、スキャンパス付替え手段１０１が参照し、更新する配置情報であり、少なくともスキャンイン端子、スキャンアウト端子、ＦＦの配置情報を含む。
【００６８】
スキャン経路情報９０や配置情報２２は他の入出力情報と同様に集積回路設計システム１０Ａを構成する情報処理装置の外部記憶上のファイルであり、スキャンパスネット生成手段１００、スキャンパス付替え手段１０１は他の手段同様にこの情報処理装置のプログラムで実現される。
【００６９】
次に、図１１及び図１２のフローチャートを参照して本実施形態の全体の動作について詳細に説明する。
【００７０】
先ず、論理接続情報２０、付替え指定２１は、図１１のスキャンクロック生成手段３０に入力する（図１２のステップＡ１、Ａ２）。
【００７１】
スキャンクロック生成手段３０は、最初にステップＡ２で読み込んだ付替え指定２１から、追加するスキャンクロックの端子と信号名を抽出し（ステップＡ３）、ステップＡ１で読み込んだ論理接続情報２０に追加する（ステップＡ４）。
【００７２】
次に、スキャン経路情報９０を読み込み（ステップＢ１）、論理接続情報２０のスキャン経路数がスキャン経路情報９０のスキャン経路数より少ない場合、スキャンパスネット生成手段１００がその差分のスキャンパスネットを生成する（ステップＢ２、Ｂ３）。
【００７３】
引き続きスキャンパス付替え手段１０１が特開平０９−３０５６４２の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行う。即ち、各スキャンパスのスキャンイン端子、スキャンアウト端子、順序回路の配置情報をもとにパスに組み込むスキャンＦＦの入れ換えを行いスキャンパス長の最短化、スキャン経路の均等化を行う。（ステップＢ４）。
【００７４】
そして、スキャンパス付替え手段１０１では、スキャンパスに関しては、最適化、均等化を行うが、スキャンクロックに関しては変更しないので、スキャンクロック付替え手段３１が、スキャンパス付替え手段１０１により、スキャン経路が変更された全てのスキャンＦＦに対し、論理接続情報２０のスキャンクロックを削除し、スキャンクロック生成手段３０で追加したスキャン経路毎のスキャンクロックに繋ぎ変える（ステップＡ６、Ａ７）。
【００７５】
最後にスキャンクロックタイミング生成手段３２は、ＬＳＩテスト等の入力データとして、スキャン経路毎に繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報２３を生成し、ＬＳＩテストでのシフト動作時の瞬時的な消費電力増加を少なくする（ステップＡ８）。
【００７６】
次に、具体例について説明する。図１３は、論理接続情報２０のスキャンパスが１経路、スキャン経路情報９０に指定されたスキャン経路が８経路の際に、スキャンパスネット生成手段１００が２〜８経路目のスキャンパスネット８０〜８６を生成したものを示している。
【００７７】
図１４は、スキャンパス付替え手段１０１が、Ｒ２のＦＦグループを２経路目、Ｒ３のＦＦグループを３経路目、というように配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンＦＦ数の均等化を行ったものを示している。
【００７８】
図１５は、スキャンクロック付替え手段３１が、スキャンパス付替え手段１０１でスキャン経路を変更されたＦＦグループ（Ｒ２〜Ｒ８）に対し、Ｒ２のＦＦグループには既存のスキャンクロック６０、６１を削除し、６２、６３のスキャンクロックと同様にＲ３には６４、６５という様に、スキャン経路毎のスキャンクロックに繋ぎ変えを行ったものを示している。
【００７９】
この様に、配置によりスキャンパスの構成が変更された回路に対しても、再構成されたスキャン経路毎にスキャンクロックを繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成手段３２が、ＬＳＩテスト用に図２に示されている様にスキャンクロック端子ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８）に別々のタイミングを生成することで、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【００８０】
【発明の効果】
以上説明した様に本発明によれば、マルチスキャン設計を予め行っていない集積回路の設計情報に対しても、スキャンクロックを複数発生することが可能で、それぞれ印加するタイミングを順次ずらすことにより、シフト動作におけるフリップフロップの動作個数を瞬間瞬間で少なくするので、シフト動作時における瞬間的な消費電力増加を抑止できる。
【００８１】
又、クロックライン、データラインに対し回路追加を伴わないので、通常動作の遅延インパクトが生じず、僅かな面積インパクトでシフト動作時の消費電力を削減できる。
【００８２】
又、スキャンパスの順序回路の順番や経路を変更した情報に基づき、スキャンクロックの分配を自動で変更する手段により、レイアウト処理によりスキャンパスの順序回路の順番や経路が変更されても、シフト動作時における瞬間的な消費電力増加を抑止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の集積回路設計システムの構成を示すブロック図。
【図２】図１のスキャンクロックタイミング生成手段３２が、生成する繋ぎ変えられた各スキャンクロックのタイミングを示す図。
【図３】本発明の第１実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図４】図１の論理接続情報２０をスキャン回路に着目し表した図。
【図５】図１のスキャンクロック生成手段３０が、付替え指定２１により指定されたスキャンクロック端子と信号を論理接続情報２０に対し、追加したものを示した図。
【図６】図１のスキャンクロック付替え手段３１が、スキャンクロックの付替えを行った後の論理接続情報２０を示した図。
【図７】図６のＦＦグループＲ１、Ｒ２の詳細構成を示したブロック図。
【図８】図７のＦＦの入力信号、出力信号、論理的な構成を示したブロック図。
【図９】図８のＦＦの動作を示した真理値表。
【図１０】図７のＦＦ１−８、ＦＦ１−９、ＦＦ２−３のシフト動作のタイムチャート。
【図１１】本発明の第２の実施形態の集積回路設計システムの構成を示すブロック図。
【図１２】本発明の第２実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図１３】図１１のスキャンパスネット生成手段１００が論理接続情報２０の１パス（１経路目）に２〜８経路目のスキャンパスネット８０〜８６を生成し追加した論理接続情報２０を示した図。
【図１４】図１１のスキャンパス付替え手段１０１が、ＦＦの配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンＦＦ数の均等化を行った後の論理接続情報を示した図。
【図１５】図１１のスキャンクロック付替え手段３１が、スキャンパス付替え手段１０１でスキャン経路を変更されたＦＦグループ（Ｒ２〜Ｒ８）に対し既存のスキャンクロックを削除し、スキャン経路毎のスキャンクロックに繋ぎ変えを行った後の論理接続情報を示した図。
【符号の説明】
１０、１０Ａ 集積回路設計システム
２０ 論理接続情報
２１ 付替え指定
２２ 配置情報
２３ スキャンクロックタイミング情報
３０ スキャンクロック生成手段
３１ スキャンクロック付替え手段
３２ スキャンクロックタイミング生成手段
９０ スキャン経路情報
１００ スキャンパスネット生成手段
１０１ スキャンパス付替え手段
【発明の属する技術分野】
本発明はスキャンパスを含む集積回路、その設計システム及び設計プログラムに関し、特にテスト等でシフト動作する際の集積回路の瞬間的な消費電力を低減できるスキャンパス回路を含む集積回路と、その集積回路の回路やテストデータを設計するシステム、及び設計プログラムに関する。
【０００２】
【従来の技術】
従来からスキャンパス回路は、フリップフロップをテスト時にシフトレジスタとして、フリップフロップ間を組み合わせ回路化することで、テストパターンの自動生成が可能で、且つ高い故障検出率を容易に得られることから、幅広くＬＳＩ設計に用いられている。
【０００３】
しかし、ＬＳＩが大規模、高速化する中で、ＬＳＩテスト時に通常動作と関係ないシフト動作において消費電力も増大し、ＬＳＩテスタの制限を越えてしまう問題があった。
【０００４】
又、シフト動作時も含めて消費電力を削減できるクロック同期回路が開示されている。
【０００５】
クロック信号がＬｏｗ時データをスルーする一方、クロック信号がＨｉｇｈ時データをホールドするローレベルセンスラッチと、これと逆動作するハイレベルラッチのそれぞれに同じデータ、クロックを入力し、クロックＨｉｇｈ、Ｌｏｗ時それぞれローレベルラッチ出力、ハイレベルラッチ出力を選択し出力とする順序回路を構成する。
【０００６】
この順序回路はクロックの立ち上がりと立ち下がりの双方で入力データサンプリング及び出力データ変更を行なう。
【０００７】
この順序回路にテストモード（シフトモード）で通常入力をシフト時入力（シフトパスの前段の順序回路出力）に切り換える回路を追加した回路で、従来のシフト入力を持つフリップフロップを置換すると、クロックサイクルを１／２にできる。これによりスキャンパス設計されたクロック同期回路のシフト時の消費電力を削減するものである（特許文献１参照。）。
【０００８】
又、スキャンＦＦの消費電力に拘わる例として、ＦＦのＴ、Ｃ出力の内次段のスキャンイン入力となる出力に入っているインバータゲートをＮＡＮＤゲートに替えこの入力にシフトモード信号を入力しシフトモードでない時の出力を固定したスキャンフリップフロップとそれによるスキャンパス回路他が開示されている（特許文献２参照。）。
【０００９】
次に複数のスキャンパスの最適化に関する技術例としてテスト容易化半導体集積回路のレイアウト設計方法および設計装置がある。
【００１０】
この技術は、複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子のスキャンパスヘの割当を決定するステップと、各スキャンパスの長さを最小化するためにスキャンフリップフロップの接続順序の決定・改善を行うステップと、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子をスキャンパス間で交換・移動することにより、全てのスキャンパス長の合計の最小化を図るステツプとからなるマルチスキャンパス最適化ステップを含むテスト容易化半導体集積回路のレイアウト設計方法および設計装置である（特許文献３参照。）。
【００１１】
【特許文献１】
特開２００２−３１９９２９号公報（段落［００２１］〜［００２４］、［００３４］）
【特許文献２】
特開２００２−３１１０９２号公報（第１ページ、図１）
【特許文献３】
特開平９−３０５６４２号公報（段落［０００６］）
【００１２】
【発明が解決しようとする課題】
しかし、上記従来技術には次の様な問題点があった。第１の問題点は、特許文献１や特許文献２の様な構成であると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【００１３】
その理由は、ＬＳＩテスト時のフリップフロップに着目した消費電力は、▲１▼フリップフロップ内外のクロック分配に伴うもの、▲２▼フリップフロップ自体の状態変化に伴うもの、▲３▼フリップフロップの出力回路のよるものであり、シフト動作時にクロック印加された際、▲１▼、▲２▼の分の瞬間的な消費電力増を防ぐことができないためである。
【００１４】
第２の問題点は、特許文献１や特許文献２の様な構成であると、ＬＳＩ設計に対する遅延オーバーヘッドと面積オーバーヘッドが大きいということである。
【００１５】
その理由は、クロックラインにラッチ回路、フリップフロップの出力に出力セレクタ回路やＮＡＮＤ回路などのゲートを挿入しているため、クロック性能インパクト及び出力遅延インパクトが生じると共に、それらの回路分の面積インパクトが生じてしまうためである。
【００１６】
第３の問題点は、特許文献３のスキャンパスはレイアウトの配置処理でのスキャンパスネット長の最適化により、フリップフロップの順番が変更がなされると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【００１７】
その理由は、レイアウトの配置処理でのスキャンパスネット長の最適化処理では、変更したフリップフロップの経路に従ったスキャンクロックの変更が行われないためである。
【００１８】
【課題を解決するための手段】
本発明の第１の集積回路は、スキャン設計された集積回路であって一つのスキャンパス上の一連の順序回路を複数の順序回路グループにグループ化し、各グループへのスキャンクロック信号をグループ毎に別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを含むことを特徴とする。
【００１９】
本発明の第２の集積回路は、複数のスキャンパスを備えた集積回路であって、各スキャンパスへのスキャンクロック信号をそれぞれ別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを複数含むことを特徴とする。
【００２０】
本発明の第３の集積回路は、前記第１、又は第２の集積回路に於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【００２１】
本発明の第４の集積回路は、前記第１、又は第２の集積回路に於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【００２２】
本発明の第１の集積回路の設計システムは、スキャンパスを持つ集積回路の設計システムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【００２３】
本発明の第２の集積回路の設計システムは、複数のスキャンパスを持つ集積回路の設計システムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【００２４】
本発明の第３の集積回路の設計システムは、前記第１、又は第２の集積回路の設計システムに於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする。
【００２５】
本発明の第４の集積回路の設計システムは、前記第１、又は第２の集積回路の設計システムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする。
【００２６】
本発明の第１の集積回路の設計プログラムは、スキャンパスを持つ集積回路の設計プログラムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【００２７】
本発明の第２の集積回路の設計プログラムは、複数のスキャンパスを持つ集積回路の設計プログラムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手順と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手順と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【００２８】
本発明の第３の集積回路の設計プログラムは、前記第１、又は第２の集積回路の設計プログラムに於いて、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする。
【００２９】
本発明の第４の集積回路の設計プログラムは、前記第１、又は第２の集積回路の設計プログラムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする。
【００３０】
【発明の実施の形態】
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図１は本発明の第１の実施形態の集積回路設計システムの構成を示すブロック図である。
【００３１】
図１を参照すると、本実施形態の集積回路設計システム１０は、論理接続情報２０と付替え指定２１を入力し、付替え指定２１で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段３０と、スキャンクロック生成手段３０でスキャンクロック信号が追加された論理接続情報２０に対し、付替え指定で指定されたルールに従って、スキャンクロックを繋ぎ変えるスキャンクロック付替え手段３１と、繋ぎ変えられたスキャンクロック毎に別々なタイミングでスキャンクロックを印加するタイミング情報を生成するスキャンクロックタイミング生成手段３２から構成される。
【００３２】
論理接続情報２０は、スキャンパス回路を含め、文字通り設計論理の接続情報が示されているファイルであり、付替え指定２１は、追加するスキャンクロック端子と信号に加え、スキャンクロックの付替え方法（ルール）が指定されているファイルである。
【００３３】
スキャンクロック生成手段３０は、付替え指定２１に示されたスキャンクロック端子と信号を論理接続情報２０に対し追加する。
【００３４】
引き続きスキャンクロック付替え手段３１は、付替え指定２１に示されたスキャンクロックの付替え方法（ルール）に基づき、付替え対象のスキャンＦＦ（スキャンフリップフロップ）に対しては、論理接続情報２０で既に接続されているスキャンクロック信号を削除し、付替え指定２１で指定されたスキャンクロック信号に繋ぎ変える。
【００３５】
スキャンクロックタイミング生成手段３２は、繋ぎ変えられたスキャンクロック毎に図２に示す様に別々の印可タイミング情報を生成する。
【００３６】
集積回路設計システム１０はプログラム制御のワークステーション装置、パソコン或いはサーバ装置等の情報処理装置を用いて、上記論理接続情報２０、付け替え指定２１、スキャンクロックタイミング情報２３をこれの外部記憶のファイルとし、スキャンクロック生成手段３０、スキャンクロック付替え手段３１、スキャンクロックタイミング生成手段３２は情報処理装置のプログラムにより実現される。
【００３７】
次に、本実施形態の動作について図面を参照して説明する。図３は本実施形態の集積回路設計システムの動作を示したフローチャートである。
【００３８】
図３を参照し、先ず、論理接続情報２０、付替え指定２１をスキャンクロック生成手段３０に入力する（図３のステップＡ１、Ａ２）。
【００３９】
スキャンクロック生成手段３０は、最初にステップＡ２で読み込んだ付替え指定２１から、追加するスキャンクロックの端子と信号名を抽出し（ステップＡ３）、ステップＡ１で読み込んだ論理接続情報２０に追加する（ステップＡ４）。
【００４０】
次に、スキャンクロック付替え手段３１は、ステップＡ２で読み込んだ付替え指定２１から、スキャンクロックの付替えルールを読み出し（ステップＡ５）、付替えの対象となるスキャンクロック全てに対し、論理接続情報２０のスキャンクロックを削除し、付替え指定２１でのルールに従ったスキャンクロックに繋ぎ変える（ステップＡ６、Ａ７）。
【００４１】
最後にスキャンクロックタイミング生成手段３２は、ＬＳＩテスターのテスト入力データ或いはテストデータ作成システムへの入力データとして、繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報２３を生成し、シフト動作時の瞬時的な消費電力増加を少なくする（ステップＡ８）。
【００４２】
次に、具体例を用いて説明する。図４は、スキャン回路に着目した論理接続情報２０を表したものである。
【００４３】
Ｒ１〜Ｒ８は、それぞれスキャンＦＦが複数集まったＦＦグループであり、スキャンパスがスキャンイン端子ＳＩＮ１→信号５０→ＦＦグループＲ１→信号５１→ＦＦグループＲ２→信号５２→ＦＦグループＲ３→信号５３→ＦＦグループＲ４→信号５４→ＦＦグループＲ５→信号５５→ＦＦグループＲ６→信号５６→ＦＦグループＲ７→信号５７→ＦＦグループＲ８→信号５８→スキャンアウト端子ＳＯＴ１へと繋がっている。
【００４４】
又、スキャンクロックＳＣＫ１１、ＳＣＫ２１はそれぞれ信号６０、６１にてＲ１〜Ｒ８のＦＦグループ内のスキャンＦＦに分配していることを示している。
【００４５】
図５は、スキャンクロック生成手段３０が、付替え指定２１により指定されたスキャンクロック端子（ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８））と信号（６２〜７５）を論理接続情報２０に対し、追加したものを示している。
【００４６】
図６は、スキャンクロック付替え手段３１が、付替え対象の論理接続情報２０で接続されていたスキャンクロック（６０、６１）を削除し、付替え指定２１に示されたスキャンクロックの付替え方法（ここではＲ２にスキャンクロック信号６２と６３、Ｒ３にスキャンクロック信号６４と６５、Ｒ４にスキャンクロック信号６６と６７、Ｒ５にスキャンクロック信号６８と６９、Ｒ６にスキャンクロック信号７０と７１、Ｒ７にスキャンクロック信号７２と７３、Ｒ８にスキャンクロック信号７４と７５というルール）に従い、繋ぎ変えを行ったものを示している。
【００４７】
この様なスキャンパスを複数経路に分けなくても、スキャンクロックを複数に分けて、繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成処理３２が、図２に示されている様にスキャンクロック端子ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８）として別々のタイミングパターンを生成し、これをＬＳＩテスト時の入力タイミングパターンとするので、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【００４８】
次に上記スキャンクロックタイミング情報２３で、シフト動作する際のスキャンパス上のＦＦの動作について説明する。
【００４９】
図７は図６のＦＦグループについて便宜上Ｒ１、Ｒ２の部分のみの詳細構成を示したブロック図である。
【００５０】
Ｒ１で説明すると信号５０（スキャン入力）がＦＦ１−３のシフトイン入力に入力され、ＦＦ１−３の出力が次段のＦＦのシフトイン入力に接続され、以降同様接続されＲ１の終段のＦＦ１−９の出力はグループＲ２の先頭のＦＦ２−３のシフト入力に接続されている。
【００５１】
ＳＣＫ１１、ＳＣＫ２１をリピート回路１−１、１ー２で受け、各ＦＦに供給している。
【００５２】
図８はＦＦの入力信号、出力信号、論理的な構成を示したブロック図であり、入力としては通常時のデータ入力Ｄと、通常動作用のクロック入力ＣＬＫと、シフトイン入力ＳＩＮと、シフト動作時マスタラッチのスルー／ホールドを制御するスキャンクロック入力ＳＣＫ１、シフト動作時スレーブラッチのスルー／ホールドを制御するスキャンクロック入力ＳＣＫ２を持っている。
【００５３】
マスタラッチ（前段ラッチ）、スレーブラッチ（後段ラッチ）はそれぞれトランスファーゲートやインバータゲートで構成されているが、論理的には左側のセット用ゲートと、下側のホールド指示ゲートで簡潔に表わすことが出来る。
【００５４】
マスタラッチはＣＬＫをインバータで反転したＣＬＫ’がＨ（ハイ）でＤ入力を取り込み、或いはＳＣＫ１がＨでＳＩＮ入力を取り込み、この際ＣＬＫがＬ（ロウ）或いはＳＣＫ１’がＬになるので自ラッチ出力のループ入力がオフされる（スルーする）。
【００５５】
スレーブラッチはＣＬＫ、ＳＣＫ２が共にＨ（ハイ）でマスタラッチ出力を取り込み、この際ＣＬＫ’、ＳＣＫ２’が共に（ロウ）で自ラッチ出力のループ入力が共にオフされる（スルーする）。
【００５６】
図９はＦＦの動作を示した表である。尚、通常動作ではＳＣＫ１、ＳＣＫ２には固定されたＬレベル（０）、Ｈレベル（１）が供給され、シフト動作時ではＣＬＫには固定されたＨレベル（１）が供給される（集積回路の入力端子に供給される）。表のＸは何れの値でも動作に影響せずドントケアの意味である。
【００５７】
通常動作時はＳＣＫ１、ＳＣＫ２には前記固定レベルが供給されるので、ＣＬＫの立ち上がりでＤ入力（Ａ）が出力に確定する。
【００５８】
シフト動作時はＣＬＫには前記固定Ｈレベルが供給されるので、ＳＣＫ１のＨ（ハイ）でＳＩＮ入力（Ｂ）がサンプリングされＳＣＫ２の立ち上がりでＦＦ出力（ＱＴ）がＢとなる。
【００５９】
図１０は図７のＦＦ１−８の出力（スレーブラッチ出力）、ＦＦ１−９のマスタラッチ、スレーブラッチの各出力、ＦＦ２−３のマスタラッチ、スレーブラッチの各出力が伝搬していく様子を示したタイムチャートである。
【００６０】
ＦＦ１−９のスレーブラッチ出力がＳＣＫ２１の立ち上がりでｂからｃに変わるが、それに先行してＳＣＫ１２が立ち上がりＦＦ２−３のマスタラッチに取り込み、ＳＣＫ１２が立ち下がり取り込んだ値ｂをホールドしている。
【００６１】
従って、ＳＣＫ１２のパルス部分がＳＣＫ２１の立ち上がり前に収まる範囲のずれであればデータの取りこぼしは起きないのでもっとずらせることが出来るが、本例ではＳＣＫ１２の動作エッジがＳＣＫ１１のパルスの中央近くになる様にし動作タイミングをより一層分散している。
【００６２】
尚、ＳＣＫ１８、ＳＣＫ２８の１回目のパルスが出た後から、同じパターンを繰り返しＳＣＫ１１、ＳＣＫ２１の２回目のパルスを出す。
【００６３】
尚、本例ではスキャンパスで１ビットとして扱う順序回路１ビットを前段、後段の二つのラッチをもつＦＦで説明したが、順序回路１ビットをラッチ回路として、或いはＦＦとしてスキャンパス上で奇数番目の順序回路には第１相のスキャンクロックを供給し、偶数番目の順序回路には第２相のスキャンクロックを供給する様にし、順序回路グループの先頭を第１相とすればグループへのスキャンクロックを順次ずらすことが出来る。
【００６４】
ここで第１相、第２相スキャンクロックは対象の順序回路の動作エッジとなるエッジがＳＣＫ１、ＳＣＫ２の立ち上がりと同様のタイミングとすればよい。
【００６５】
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。図１１は本発明の第２の実施形態の集積回路設計システム１０Ａの構成を示すブロック図である。
【００６６】
図１１を参照し本実施形態の集積回路設計システム１０Ａは、論理接続情報２０、付替え指定２１、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報９０を入力し、付替え指定２１で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段３０と、スキャン経路情報９０を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段１００と、特開平０９−３０５６４２（特許文献３）の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段１０１と、スキャンパスを付替えた結果を反映したスキャン経路情報９０を参照し、スキャンパス経路毎にスキャンクロックを繋ぎ変えるクロック付替え手段３１と、スキャンパス経路毎に繋ぎ変えられたスキャンクロックに対し、別々なタイミングを生成するスキャンクロックタイミング生成手段３２から構成される。
【００６７】
尚、配置情報２２は、スキャンパス付替え手段１０１が参照し、更新する配置情報であり、少なくともスキャンイン端子、スキャンアウト端子、ＦＦの配置情報を含む。
【００６８】
スキャン経路情報９０や配置情報２２は他の入出力情報と同様に集積回路設計システム１０Ａを構成する情報処理装置の外部記憶上のファイルであり、スキャンパスネット生成手段１００、スキャンパス付替え手段１０１は他の手段同様にこの情報処理装置のプログラムで実現される。
【００６９】
次に、図１１及び図１２のフローチャートを参照して本実施形態の全体の動作について詳細に説明する。
【００７０】
先ず、論理接続情報２０、付替え指定２１は、図１１のスキャンクロック生成手段３０に入力する（図１２のステップＡ１、Ａ２）。
【００７１】
スキャンクロック生成手段３０は、最初にステップＡ２で読み込んだ付替え指定２１から、追加するスキャンクロックの端子と信号名を抽出し（ステップＡ３）、ステップＡ１で読み込んだ論理接続情報２０に追加する（ステップＡ４）。
【００７２】
次に、スキャン経路情報９０を読み込み（ステップＢ１）、論理接続情報２０のスキャン経路数がスキャン経路情報９０のスキャン経路数より少ない場合、スキャンパスネット生成手段１００がその差分のスキャンパスネットを生成する（ステップＢ２、Ｂ３）。
【００７３】
引き続きスキャンパス付替え手段１０１が特開平０９−３０５６４２の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行う。即ち、各スキャンパスのスキャンイン端子、スキャンアウト端子、順序回路の配置情報をもとにパスに組み込むスキャンＦＦの入れ換えを行いスキャンパス長の最短化、スキャン経路の均等化を行う。（ステップＢ４）。
【００７４】
そして、スキャンパス付替え手段１０１では、スキャンパスに関しては、最適化、均等化を行うが、スキャンクロックに関しては変更しないので、スキャンクロック付替え手段３１が、スキャンパス付替え手段１０１により、スキャン経路が変更された全てのスキャンＦＦに対し、論理接続情報２０のスキャンクロックを削除し、スキャンクロック生成手段３０で追加したスキャン経路毎のスキャンクロックに繋ぎ変える（ステップＡ６、Ａ７）。
【００７５】
最後にスキャンクロックタイミング生成手段３２は、ＬＳＩテスト等の入力データとして、スキャン経路毎に繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報２３を生成し、ＬＳＩテストでのシフト動作時の瞬時的な消費電力増加を少なくする（ステップＡ８）。
【００７６】
次に、具体例について説明する。図１３は、論理接続情報２０のスキャンパスが１経路、スキャン経路情報９０に指定されたスキャン経路が８経路の際に、スキャンパスネット生成手段１００が２〜８経路目のスキャンパスネット８０〜８６を生成したものを示している。
【００７７】
図１４は、スキャンパス付替え手段１０１が、Ｒ２のＦＦグループを２経路目、Ｒ３のＦＦグループを３経路目、というように配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンＦＦ数の均等化を行ったものを示している。
【００７８】
図１５は、スキャンクロック付替え手段３１が、スキャンパス付替え手段１０１でスキャン経路を変更されたＦＦグループ（Ｒ２〜Ｒ８）に対し、Ｒ２のＦＦグループには既存のスキャンクロック６０、６１を削除し、６２、６３のスキャンクロックと同様にＲ３には６４、６５という様に、スキャン経路毎のスキャンクロックに繋ぎ変えを行ったものを示している。
【００７９】
この様に、配置によりスキャンパスの構成が変更された回路に対しても、再構成されたスキャン経路毎にスキャンクロックを繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成手段３２が、ＬＳＩテスト用に図２に示されている様にスキャンクロック端子ＳＣＫ１ｘ（ｘは２〜８）、ＳＣＫ２ｘ（ｘは２〜８）に別々のタイミングを生成することで、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【００８０】
【発明の効果】
以上説明した様に本発明によれば、マルチスキャン設計を予め行っていない集積回路の設計情報に対しても、スキャンクロックを複数発生することが可能で、それぞれ印加するタイミングを順次ずらすことにより、シフト動作におけるフリップフロップの動作個数を瞬間瞬間で少なくするので、シフト動作時における瞬間的な消費電力増加を抑止できる。
【００８１】
又、クロックライン、データラインに対し回路追加を伴わないので、通常動作の遅延インパクトが生じず、僅かな面積インパクトでシフト動作時の消費電力を削減できる。
【００８２】
又、スキャンパスの順序回路の順番や経路を変更した情報に基づき、スキャンクロックの分配を自動で変更する手段により、レイアウト処理によりスキャンパスの順序回路の順番や経路が変更されても、シフト動作時における瞬間的な消費電力増加を抑止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の集積回路設計システムの構成を示すブロック図。
【図２】図１のスキャンクロックタイミング生成手段３２が、生成する繋ぎ変えられた各スキャンクロックのタイミングを示す図。
【図３】本発明の第１実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図４】図１の論理接続情報２０をスキャン回路に着目し表した図。
【図５】図１のスキャンクロック生成手段３０が、付替え指定２１により指定されたスキャンクロック端子と信号を論理接続情報２０に対し、追加したものを示した図。
【図６】図１のスキャンクロック付替え手段３１が、スキャンクロックの付替えを行った後の論理接続情報２０を示した図。
【図７】図６のＦＦグループＲ１、Ｒ２の詳細構成を示したブロック図。
【図８】図７のＦＦの入力信号、出力信号、論理的な構成を示したブロック図。
【図９】図８のＦＦの動作を示した真理値表。
【図１０】図７のＦＦ１−８、ＦＦ１−９、ＦＦ２−３のシフト動作のタイムチャート。
【図１１】本発明の第２の実施形態の集積回路設計システムの構成を示すブロック図。
【図１２】本発明の第２実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図１３】図１１のスキャンパスネット生成手段１００が論理接続情報２０の１パス（１経路目）に２〜８経路目のスキャンパスネット８０〜８６を生成し追加した論理接続情報２０を示した図。
【図１４】図１１のスキャンパス付替え手段１０１が、ＦＦの配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンＦＦ数の均等化を行った後の論理接続情報を示した図。
【図１５】図１１のスキャンクロック付替え手段３１が、スキャンパス付替え手段１０１でスキャン経路を変更されたＦＦグループ（Ｒ２〜Ｒ８）に対し既存のスキャンクロックを削除し、スキャン経路毎のスキャンクロックに繋ぎ変えを行った後の論理接続情報を示した図。
【符号の説明】
１０、１０Ａ 集積回路設計システム
２０ 論理接続情報
２１ 付替え指定
２２ 配置情報
２３ スキャンクロックタイミング情報
３０ スキャンクロック生成手段
３１ スキャンクロック付替え手段
３２ スキャンクロックタイミング生成手段
９０ スキャン経路情報
１００ スキャンパスネット生成手段
１０１ スキャンパス付替え手段
Claims (12)
- スキャン設計された集積回路であって一つのスキャンパス上の一連の順序回路を複数の順序回路グループにグループ化し、各グループへのスキャンクロック信号をグループ毎に別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを含むことを特徴とする集積回路。
- 複数のスキャンパスを備えた集積回路であって、各スキャンパスへのスキャンクロック信号をそれぞれ別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを複数含むことを特徴とする集積回路。
- 前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする請求項１、又は２記載の集積回路。
- 前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする請求項１、又は２記載の集積回路。
- スキャンパスを持つ集積回路の設計システムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする集積回路の設計システム。
- 複数のスキャンパスを持つ集積回路の設計システムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする集積回路の設計システム。
- 前記スキャンパス上の順序回路を前後段の二つのラッチを含むＦＦとし、前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする請求項５、又は６記載の集積回路の設計システム。
- 前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする請求項５、又は６記載の集積回路の設計システム。
- スキャンパスを持つ集積回路の設計プログラムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする集積回路の設計プログラム。
- 複数のスキャンパスを持つ集積回路の設計プログラムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手順と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手順と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする集積回路の設計プログラム。
- 前記スキャンクロック信号をシフト動作時にスキャンＦＦの前段ラッチに指示する第１相のスキャンクロックと、スキャンＦＦの後段ラッチに指示する第２相のスキャンクロックのペアとすることを特徴とする請求項９、又は１０記載の集積回路の設計プログラム。
- 前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第１相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第２相のスキャンクロックのペアとすることを特徴とする請求項９、又は１０記載の集積回路の設計プログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003020120A JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003020120A JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004233133A true JP2004233133A (ja) | 2004-08-19 |
| JP4193501B2 JP4193501B2 (ja) | 2008-12-10 |
Family
ID=32949835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003020120A Expired - Fee Related JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Country Status (1)
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| JP (1) | JP4193501B2 (ja) |
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| JP2006105891A (ja) * | 2004-10-08 | 2006-04-20 | Univ Of Tokyo | 集積回路およびそのテスト方法ならびに集積回路装置 |
-
2003
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| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
| RD01 | Notification of change of attorney |
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|
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| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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