JP2001153928A - バウンダリスキャン回路 - Google Patents
バウンダリスキャン回路Info
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Abstract
(57)【要約】
【課題】高速トグル試験を簡易に行うことができるバウ
ンダリスキャン回路の提供。 【解決手段】シリアルデータを取り込み出力するフリッ
プフロップFF1と、フリップフロップFF1の出力を一の端
子に入力するセレクタSL1と、セレクタSL1の出力を入力
する出力データ保持用のフリップフロップFF2と、内部
回路からの出力である通常信号PINとフリップフロップF
F2の正転出力端Qからの出力を入力とし、バウンダリス
キャン試験選択信号BSとして選択出力するセレクタSL2
を備え、フリップフロップFF2の反転出力端/Qからの信
号がセレクタSL1の他の入力端に入力され、セレクタSL1
は、トグル試験選択信号TGLを選択信号として入力し、
トグル試験のときに、フリップフロップFF2の反転出力
端/Qからの信号を選択出力する。
ンダリスキャン回路の提供。 【解決手段】シリアルデータを取り込み出力するフリッ
プフロップFF1と、フリップフロップFF1の出力を一の端
子に入力するセレクタSL1と、セレクタSL1の出力を入力
する出力データ保持用のフリップフロップFF2と、内部
回路からの出力である通常信号PINとフリップフロップF
F2の正転出力端Qからの出力を入力とし、バウンダリス
キャン試験選択信号BSとして選択出力するセレクタSL2
を備え、フリップフロップFF2の反転出力端/Qからの信
号がセレクタSL1の他の入力端に入力され、セレクタSL1
は、トグル試験選択信号TGLを選択信号として入力し、
トグル試験のときに、フリップフロップFF2の反転出力
端/Qからの信号を選択出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置のテスト容易化設計技術に関し、特に、バウンダリス
キャン回路に関する。
置のテスト容易化設計技術に関し、特に、バウンダリス
キャン回路に関する。
【０００２】
【従来の技術】半導体集積回路装置において、半導体チ
ップ上のグランドからプリント配線基板までのグランド
接続経路は、半導体チップ〜ボンディング線〜半導体パ
ッケージ〜プリント配線基板となり、寄生インダクタン
ス成分があることから、実使用状態において、例えば複
数の出力の同時動作時のグランド・バウンス（GroundBo
unce）が問題となっている。
ップ上のグランドからプリント配線基板までのグランド
接続経路は、半導体チップ〜ボンディング線〜半導体パ
ッケージ〜プリント配線基板となり、寄生インダクタン
ス成分があることから、実使用状態において、例えば複
数の出力の同時動作時のグランド・バウンス（GroundBo
unce）が問題となっている。
【０００３】すなわち複数の出力バッファが同一タイミ
ングで動作したとき、貫通電流が大きくなり、ボンディ
ングワイヤ等のインダクタンスや容量、電源（ＶＤ
Ｄ）、グランド（ＧＮＤ）側のインピーダンスの影響を
受けて、電源電位、グランド電位がパルス状に変化し
（これを「グランド・バウンス」という）、このため、
高速動作する回路では、誤動作することがある。
ングで動作したとき、貫通電流が大きくなり、ボンディ
ングワイヤ等のインダクタンスや容量、電源（ＶＤ
Ｄ）、グランド（ＧＮＤ）側のインピーダンスの影響を
受けて、電源電位、グランド電位がパルス状に変化し
（これを「グランド・バウンス」という）、このため、
高速動作する回路では、誤動作することがある。
【０００４】しかしながら、複数の出力バッファが同じ
サイクルで、同じ極性（“０”→“１”または“１”→
“０”）に変化する試験パターンを生成することは、一
般に、困難であり、このため、半導体集積回路の試験に
おいて、出力同時動作を試験することは必ずしも容易で
はない。
サイクルで、同じ極性（“０”→“１”または“１”→
“０”）に変化する試験パターンを生成することは、一
般に、困難であり、このため、半導体集積回路の試験に
おいて、出力同時動作を試験することは必ずしも容易で
はない。
【０００５】また、近時、JTAG（Joint Test Action
Group）により提案され、IEEE Standard 1149.1-19
90規格（IEEE Standard Test Access Port and Boundar
y Scan Architecture）として標準化されているバウン
ダリスキャン（Boundary Scan）回路を実装し、シリア
ルデータにより入出力バッファの各種試験を可能とした
半導体集積回路装置が、一般的に、設計・製造されてい
る。
Group）により提案され、IEEE Standard 1149.1-19
90規格（IEEE Standard Test Access Port and Boundar
y Scan Architecture）として標準化されているバウン
ダリスキャン（Boundary Scan）回路を実装し、シリア
ルデータにより入出力バッファの各種試験を可能とした
半導体集積回路装置が、一般的に、設計・製造されてい
る。
【０００６】よく知られているように、バウンダリスキ
ャン手法においては、例えば図４に示すように、デバイ
ス（半導体集積回路）１の入出力ピン２、３と内部回路
４との間に「セル」と呼ばれるシフトレジスタを配置
し、セル５を通過する信号を監視したり、セル５に対す
る値の設定を可能としており、このセル５を一連に接続
したものをバウンダリスキャンレジスタという。なお図
４において、ＴＡＰ（テストアクセスポイント）コント
ローラ６は、バウンダリスキャンレジスタを制御する順
序回路（ステートマシン）である。
ャン手法においては、例えば図４に示すように、デバイ
ス（半導体集積回路）１の入出力ピン２、３と内部回路
４との間に「セル」と呼ばれるシフトレジスタを配置
し、セル５を通過する信号を監視したり、セル５に対す
る値の設定を可能としており、このセル５を一連に接続
したものをバウンダリスキャンレジスタという。なお図
４において、ＴＡＰ（テストアクセスポイント）コント
ローラ６は、バウンダリスキャンレジスタを制御する順
序回路（ステートマシン）である。
【０００７】図３は、バウンダリスキャンレジスタのセ
ル５の構成の一例を示す図である。図３及び図４を参照
してセルの概略を説明すると、各セルは、１ビットシフ
トレジスタ（フリップフロップ）ＦＦ１とラッチ（フリ
ップフロップ）ＦＦ２を備え、入力ピン２と内部回路４
との間に配置された入力セルにおいては、スキャン入力
されたシリアルデータＳＩＮを１ビットシフトレジスタ
ＦＦ１に入力し次のセルまたはテストデータ出力（ＴＤ
Ｏ）へシリアルデータＳＯＵＴを出力するとともに、パ
ラレル出力用に分岐させるために１ビットシフトレジス
タＦＦ１の出力をラッチＦＦ２でラッチし、入力ピン２
から不図示の入力バッファを介して入力された入力信号
（通常信号）ＰＩＮとラッチＦＦ２の出力のいずれかを
セレクタＳＬで選択してＰＯＵＴとして内部回路４に供
給しており、出力ピン３と内部回路４との間に配置され
る出力セルでは、パラレル出力用に分岐させるために１
ビットシフトレジスタＦＦ１の出力をラッチＦＦ２でラ
ッチし、内部回路４からの出力信号である入力信号（通
常信号）ＰＩＮとラッチＦＦ２の出力のいずれかをセレ
クタＳＬで選択して不図示の出力バッファに供給し出力
ピン３から出力する構成とされる。より詳細には、セレ
クタＳＬは、通常信号ＰＩＮとラッチＦＦ２の出力をバ
ウンダリスキャン試験選択信号ＢＳの値に基づき選択し
ており、バウンダリスキャン試験選択信号ＢＳが“０”
のときは（通常動作時）、通常信号ＰＩＮを選択し、バ
ウンダリスキャン試験信号ＢＳが“１”のときは（テス
トモード時）、ラッチＦＦ２の出力を選択して、内部回
路又は出力バッファ（出力ピン）に出力している。
ル５の構成の一例を示す図である。図３及び図４を参照
してセルの概略を説明すると、各セルは、１ビットシフ
トレジスタ（フリップフロップ）ＦＦ１とラッチ（フリ
ップフロップ）ＦＦ２を備え、入力ピン２と内部回路４
との間に配置された入力セルにおいては、スキャン入力
されたシリアルデータＳＩＮを１ビットシフトレジスタ
ＦＦ１に入力し次のセルまたはテストデータ出力（ＴＤ
Ｏ）へシリアルデータＳＯＵＴを出力するとともに、パ
ラレル出力用に分岐させるために１ビットシフトレジス
タＦＦ１の出力をラッチＦＦ２でラッチし、入力ピン２
から不図示の入力バッファを介して入力された入力信号
（通常信号）ＰＩＮとラッチＦＦ２の出力のいずれかを
セレクタＳＬで選択してＰＯＵＴとして内部回路４に供
給しており、出力ピン３と内部回路４との間に配置され
る出力セルでは、パラレル出力用に分岐させるために１
ビットシフトレジスタＦＦ１の出力をラッチＦＦ２でラ
ッチし、内部回路４からの出力信号である入力信号（通
常信号）ＰＩＮとラッチＦＦ２の出力のいずれかをセレ
クタＳＬで選択して不図示の出力バッファに供給し出力
ピン３から出力する構成とされる。より詳細には、セレ
クタＳＬは、通常信号ＰＩＮとラッチＦＦ２の出力をバ
ウンダリスキャン試験選択信号ＢＳの値に基づき選択し
ており、バウンダリスキャン試験選択信号ＢＳが“０”
のときは（通常動作時）、通常信号ＰＩＮを選択し、バ
ウンダリスキャン試験信号ＢＳが“１”のときは（テス
トモード時）、ラッチＦＦ２の出力を選択して、内部回
路又は出力バッファ（出力ピン）に出力している。
【０００８】
【発明が解決しようとする課題】しかしながら、IEEE
Standard 1149.1-1990規格に準拠する限り、バウンダ
リスキャンレジスタを備えた半導体集積回路装置におい
て、出力バッファの全出力を同時に同極性に変化させる
ためには、以下の通り、長大な試験パターンが必要とさ
れる。
Standard 1149.1-1990規格に準拠する限り、バウンダ
リスキャンレジスタを備えた半導体集積回路装置におい
て、出力バッファの全出力を同時に同極性に変化させる
ためには、以下の通り、長大な試験パターンが必要とさ
れる。
【０００９】ステップ１：バウンダリスキャンレジスタ
をシリアルモードに設定して、バウンダリスキャンレジ
スタのセル数（〜Ｉ／Ｏピン数）分だけシフトインして
（Shift-DRステート）、出力用のセルに全ビット“０”
を書き込む（図４（ａ）参照）。
をシリアルモードに設定して、バウンダリスキャンレジ
スタのセル数（〜Ｉ／Ｏピン数）分だけシフトインして
（Shift-DRステート）、出力用のセルに全ビット“０”
を書き込む（図４（ａ）参照）。
【００１０】ステップ２：バウンダリスキャンレジスタ
をパラレルモードにして（Update-DRステート）、全て
の出力セルから出力ピンに“０”をパラレルに出力する
（図４（ｂ）参照）。
をパラレルモードにして（Update-DRステート）、全て
の出力セルから出力ピンに“０”をパラレルに出力する
（図４（ｂ）参照）。
【００１１】ステップ３：再び、ステップ１と同じ要領
で、バウンダリスキャンレジスタをシリアルモードにし
て、バウンダリスキャンレジスタのセル数（〜Ｉ／Ｏピ
ン数）分だけをシフトインして、出力用のセルに、全ビ
ット“１”を書き込む。
で、バウンダリスキャンレジスタをシリアルモードにし
て、バウンダリスキャンレジスタのセル数（〜Ｉ／Ｏピ
ン数）分だけをシフトインして、出力用のセルに、全ビ
ット“１”を書き込む。
【００１２】ステップ４：バウンダリスキャンをパラレ
ルモードにして、全出力セルから出力ピンに“１”をパ
ラレルに出力する。
ルモードにして、全出力セルから出力ピンに“１”をパ
ラレルに出力する。
【００１３】ステップ１乃至ステップ４を繰り返すこと
で、複数の出力バッファからは出力同時動作状態にてト
グルデータが出力される。
で、複数の出力バッファからは出力同時動作状態にてト
グルデータが出力される。
【００１４】バウンダリスキャンレジスタ長は、デバイ
スにもよるが、入力／出力ピン等の数に応じて、１０
０、２００のオーダとなるものもあり、このような長大
な試験パターンによると、そのトグル周期は、バウンダ
リスキャンセル数（バウンダリスキャンレジスタ長）を
ｎとして、（２ｎ＋シリアル／パラレル遷移サイクル
数）分のクロックサイクルを要し、試験時間が長くな
る。
スにもよるが、入力／出力ピン等の数に応じて、１０
０、２００のオーダとなるものもあり、このような長大
な試験パターンによると、そのトグル周期は、バウンダ
リスキャンセル数（バウンダリスキャンレジスタ長）を
ｎとして、（２ｎ＋シリアル／パラレル遷移サイクル
数）分のクロックサイクルを要し、試験時間が長くな
る。
【００１５】また、近時、高速転送回路では、反射ノイ
ズ等の検証も重要であるが、上記のように、トグル周期
が長いため、次のデータ変化の前に反射ノイズが収ま
り、定常状態になってしまうため、反射ノイズの検証に
も適さない、という問題点を有している。
ズ等の検証も重要であるが、上記のように、トグル周期
が長いため、次のデータ変化の前に反射ノイズが収ま
り、定常状態になってしまうため、反射ノイズの検証に
も適さない、という問題点を有している。
【００１６】なお、例えば特開平１１−２３６６０号公
報には、スキャンフリップフロップの反転出力端子の出
力信号とスキャン信号とを入力し外部から入力される制
御信号を切替信号として一方を選択してスキャンフリッ
プフロップに入力し、スキャンフリップフロップの状態
値を外部から入力される上記制御信号により反転させる
反転回路を備え、組み合わせ回路に対してテストパター
ンを作成することなくタイミング検証を可能としたテス
ト容易化回路が提案されている。しかしながら、上記特
開平１１−２３６６０号公報においては、上記した問題
点を解決するための具体的な手段、構成が講じられてい
ず、セルの構成も、後述される本発明の構成とは全く相
違している。
報には、スキャンフリップフロップの反転出力端子の出
力信号とスキャン信号とを入力し外部から入力される制
御信号を切替信号として一方を選択してスキャンフリッ
プフロップに入力し、スキャンフリップフロップの状態
値を外部から入力される上記制御信号により反転させる
反転回路を備え、組み合わせ回路に対してテストパター
ンを作成することなくタイミング検証を可能としたテス
ト容易化回路が提案されている。しかしながら、上記特
開平１１−２３６６０号公報においては、上記した問題
点を解決するための具体的な手段、構成が講じられてい
ず、セルの構成も、後述される本発明の構成とは全く相
違している。
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、高速トグル試験
を簡易に行うことを可能としたバウンダリスキャン回路
及び該バウンダリスキャン回路を備えた半導体集積回路
装置を提供することにある。
てなされたものであって、その目的は、高速トグル試験
を簡易に行うことを可能としたバウンダリスキャン回路
及び該バウンダリスキャン回路を備えた半導体集積回路
装置を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成する本発
明は、バウンダリスキャンレジスタを構成するセルが、
トグル試験の時に、出力データ保持用のフリップフロッ
プのデータ入力端に入力する信号として、入力されたシ
リアルデータを保持するフリップフロップの出力の代わ
りに、前記出力データ保持用のフリップフロップの出力
の反転信号を入力するように切換える手段を備え、前記
出力データ保持用のフリップフロップに入力されるクロ
ックにより、前記出力データ保持用のフリップフロップ
の出力がトグルし、前記出力データ保持用のフリップフ
ロップのトグル出力を出力ピンに出力するように構成さ
れている。
明は、バウンダリスキャンレジスタを構成するセルが、
トグル試験の時に、出力データ保持用のフリップフロッ
プのデータ入力端に入力する信号として、入力されたシ
リアルデータを保持するフリップフロップの出力の代わ
りに、前記出力データ保持用のフリップフロップの出力
の反転信号を入力するように切換える手段を備え、前記
出力データ保持用のフリップフロップに入力されるクロ
ックにより、前記出力データ保持用のフリップフロップ
の出力がトグルし、前記出力データ保持用のフリップフ
ロップのトグル出力を出力ピンに出力するように構成さ
れている。
【００１９】
【発明の実施の形態】発明の実施の形態について以下に
説明する。本発明は、その好ましい一実施の形態におい
て、バウンダリスキャンレジスタを構成するセルが、シ
リアルデータ保持用のフリップフロップ（ＦＦ１）から
の出力信号と、出力データ保持用フリップフロップ（Ｆ
Ｆ２）の出力（Ｑ）の反転信号（／Ｑ）とのいずれかを
トグル試験選択信号（ＴＧＬ）を選択信号として選択出
力し、出力データ保持用フリップフロップ(ＦＦ２)のデ
ータ入力端（Ｄ）に供給するセレクタ（ＳＬ１）を備
え、トグル試験の時に、セレクタ（ＳＬ１）は、出力デ
ータ保持用フリップフロップ（ＦＦ２）の出力の反転信
号（／Ｑ）の信号を出力データ保持用フリップフロップ
（ＦＦ２）のデータ入力端（Ｄ）に供給し、これによ
り、出力データ保持用フリップフロップ（ＦＦ２）はそ
のクロック入力端（Ｃ）に入力されるクロックに同期し
て、出力をトグルする。出力データ保持用フリップフロ
ップ（ＦＦ２）の出力（Ｑ）は、前記出力データ保持用
フリップフロップの出力（Ｑ）と、入力信号（ＰＩＮ）
とのいずれかを、バウンダリスキャン試験選択信号（Ｂ
Ｓ）を選択信号として、選択出力するセレクタ（ＳＬ
２）を介して出力バッファから出力端子に出力される。
説明する。本発明は、その好ましい一実施の形態におい
て、バウンダリスキャンレジスタを構成するセルが、シ
リアルデータ保持用のフリップフロップ（ＦＦ１）から
の出力信号と、出力データ保持用フリップフロップ（Ｆ
Ｆ２）の出力（Ｑ）の反転信号（／Ｑ）とのいずれかを
トグル試験選択信号（ＴＧＬ）を選択信号として選択出
力し、出力データ保持用フリップフロップ(ＦＦ２)のデ
ータ入力端（Ｄ）に供給するセレクタ（ＳＬ１）を備
え、トグル試験の時に、セレクタ（ＳＬ１）は、出力デ
ータ保持用フリップフロップ（ＦＦ２）の出力の反転信
号（／Ｑ）の信号を出力データ保持用フリップフロップ
（ＦＦ２）のデータ入力端（Ｄ）に供給し、これによ
り、出力データ保持用フリップフロップ（ＦＦ２）はそ
のクロック入力端（Ｃ）に入力されるクロックに同期し
て、出力をトグルする。出力データ保持用フリップフロ
ップ（ＦＦ２）の出力（Ｑ）は、前記出力データ保持用
フリップフロップの出力（Ｑ）と、入力信号（ＰＩＮ）
とのいずれかを、バウンダリスキャン試験選択信号（Ｂ
Ｓ）を選択信号として、選択出力するセレクタ（ＳＬ
２）を介して出力バッファから出力端子に出力される。
【００２０】本発明は、好ましい一実施の形態におい
て、クロック生成回路から、出力データ保持用フリップ
フロップ（ＦＦ２）に対して供給されるラッチタイミン
グクロック信号（ＢＣＬＫ２）と、入力されたトグルク
ロック信号（ＴＧＬＣＬＫ）とを入力する論理ゲートを
備え、トグル試験時には、トグルクロック信号（ＴＧＬ
ＣＬＫ）を出力データ保持用フリップフロップ（ＦＦ
２）のクロック入力端に供給することで、高速トグル試
験を行う構成としてもよい。
て、クロック生成回路から、出力データ保持用フリップ
フロップ（ＦＦ２）に対して供給されるラッチタイミン
グクロック信号（ＢＣＬＫ２）と、入力されたトグルク
ロック信号（ＴＧＬＣＬＫ）とを入力する論理ゲートを
備え、トグル試験時には、トグルクロック信号（ＴＧＬ
ＣＬＫ）を出力データ保持用フリップフロップ（ＦＦ
２）のクロック入力端に供給することで、高速トグル試
験を行う構成としてもよい。
【００２１】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例のバウンダリス
キャン回路の構成を示す図である。図１を参照すると、
第１のフリップフロップＦＦ１は、シリアルデータ保持
用のＤ型フリップフロップであり、シリアルデータＳＩ
Ｎがデータ入力端Ｄに入力される。第１のフリップフロ
ップＦＦ１の正端出力端Ｑからの出力信号は、シリアル
出力ＳＯＵＴとして、チェイン接続された次のセル又は
デバイスにシリアル入力とされるとともに、パラレル側
の入力信号として分岐される。
に説明する。図１は、本発明の一実施例のバウンダリス
キャン回路の構成を示す図である。図１を参照すると、
第１のフリップフロップＦＦ１は、シリアルデータ保持
用のＤ型フリップフロップであり、シリアルデータＳＩ
Ｎがデータ入力端Ｄに入力される。第１のフリップフロ
ップＦＦ１の正端出力端Ｑからの出力信号は、シリアル
出力ＳＯＵＴとして、チェイン接続された次のセル又は
デバイスにシリアル入力とされるとともに、パラレル側
の入力信号として分岐される。
【００２２】第２のフリップフロップＦＦ２は、パラレ
ルデータ保持用のＤ型フリップフロップである。第２の
フリップフロップＦＦ２の正転出力端Ｑは、第２のセレ
クタＳＬ２の一の入力端に接続されており、第２のセレ
クタＳＬ２の他の入力端は、通常信号ＰＩＮが接続され
ており、第２のセレクタＳＬ２は、バウンダリスキャン
試験選択信号ＢＳが“１”の場合、第２のフリップフロ
ップＦＦ２の正転出力端Ｑすなわちバウンダリスキャン
データを選択し、バウンダリスキャン試験選択信号ＢＳ
が“０”の場合、通常信号ＰＩＮを選択して、出力バッ
ファ用データＰＯＵＴとして、不図示の出力バッファに
出力する。バウンダリスキャンレジスタを構成する複数
の出力セルのパラレルデータ保持用のフリップフロップ
ＦＦ２はクロック入力端Ｃに入力されるクロック信号の
立ち上がりエッジに同期してデータを出力し、バウンダ
リスキャン試験選択信号ＢＳが“１”の時、第２のセレ
クタＳＬ２から出力バッファを介して出力ピンに出力さ
れる。
ルデータ保持用のＤ型フリップフロップである。第２の
フリップフロップＦＦ２の正転出力端Ｑは、第２のセレ
クタＳＬ２の一の入力端に接続されており、第２のセレ
クタＳＬ２の他の入力端は、通常信号ＰＩＮが接続され
ており、第２のセレクタＳＬ２は、バウンダリスキャン
試験選択信号ＢＳが“１”の場合、第２のフリップフロ
ップＦＦ２の正転出力端Ｑすなわちバウンダリスキャン
データを選択し、バウンダリスキャン試験選択信号ＢＳ
が“０”の場合、通常信号ＰＩＮを選択して、出力バッ
ファ用データＰＯＵＴとして、不図示の出力バッファに
出力する。バウンダリスキャンレジスタを構成する複数
の出力セルのパラレルデータ保持用のフリップフロップ
ＦＦ２はクロック入力端Ｃに入力されるクロック信号の
立ち上がりエッジに同期してデータを出力し、バウンダ
リスキャン試験選択信号ＢＳが“１”の時、第２のセレ
クタＳＬ２から出力バッファを介して出力ピンに出力さ
れる。
【００２３】本発明の一実施例においては、パラレルデ
ータ保持用のフリップフロップＦＦ２の反転出力端／Ｑ
が、第１のフリップフロップＦＦ１の出力を一の入力端
に入力する第１のセレクタＳＬ１の他の入力端に接続さ
れる。
ータ保持用のフリップフロップＦＦ２の反転出力端／Ｑ
が、第１のフリップフロップＦＦ１の出力を一の入力端
に入力する第１のセレクタＳＬ１の他の入力端に接続さ
れる。
【００２４】第１のセレクタＳＬ１は、トグル試験選択
信号ＴＧＬを選択信号として入力し、トグル試験選択信
号ＴＧＬが“１”の場合、第２のフリップフロップＦＦ
２の反転出力端／Ｑの出力を選択し、トグル試験選択信
号ＴＧＬが“０”の場合、第１のフリップフロップＦＦ
１の出力を選択する。
信号ＴＧＬを選択信号として入力し、トグル試験選択信
号ＴＧＬが“１”の場合、第２のフリップフロップＦＦ
２の反転出力端／Ｑの出力を選択し、トグル試験選択信
号ＴＧＬが“０”の場合、第１のフリップフロップＦＦ
１の出力を選択する。
【００２５】第１のセレクタＳＬ１の出力端は、パラレ
ルデータ保持用の第２のフリップフロップＦＦ２のデー
タ入力端Ｄに接続されている。
ルデータ保持用の第２のフリップフロップＦＦ２のデー
タ入力端Ｄに接続されている。
【００２６】上記したように、従来のバウンダリスキャ
ンセルにおいては、図３に示すように、第１のフリップ
フロップＦＦ１の出力データが第２のフリップフロップ
ＦＦ２のデータ入力端Ｄに直接入力されており、トグル
試験を行う場合、長大なパタンの設定入力を要すること
から、高速トグル試験は困難であった。
ンセルにおいては、図３に示すように、第１のフリップ
フロップＦＦ１の出力データが第２のフリップフロップ
ＦＦ２のデータ入力端Ｄに直接入力されており、トグル
試験を行う場合、長大なパタンの設定入力を要すること
から、高速トグル試験は困難であった。
【００２７】これに対して、本発明の一実施例におい
て、トグル試験の時に、第２のフリップフロップＦＦ２
のデータ入力端Ｄには、第１のフリップフロップＦＦ１
の出力の代わりに、第２のフリップフロップＦＦ２の反
転出力端／Ｑの出力信号を入力し、第２のフリップフロ
ップＦＦ２のクロック入力端Ｃに入力されるクロックＢ
ＣＬＫ２′により、第２のフリップフロップＦＦ２の出
力がトグルする構成とされている。
て、トグル試験の時に、第２のフリップフロップＦＦ２
のデータ入力端Ｄには、第１のフリップフロップＦＦ１
の出力の代わりに、第２のフリップフロップＦＦ２の反
転出力端／Ｑの出力信号を入力し、第２のフリップフロ
ップＦＦ２のクロック入力端Ｃに入力されるクロックＢ
ＣＬＫ２′により、第２のフリップフロップＦＦ２の出
力がトグルする構成とされている。
【００２８】第１のフリップフロップＦＦ１のクロック
入力端Ｃにはシリアル信号のシフト動作用の第１のクロ
ック信号（シフトクロック）ＢＣＬＫ１が接続されてい
る。
入力端Ｃにはシリアル信号のシフト動作用の第１のクロ
ック信号（シフトクロック）ＢＣＬＫ１が接続されてい
る。
【００２９】高速出力トグル試験を実現するために、第
２のクロック信号ＢＣＬＫ２とトグル試験用のクロック
信号ＴＧＬＣＫを入力とするＡＮＤゲートを備え、ＡＮ
Ｄゲートの出力であるクロック信号ＢＣＬＫ２′が、第
２のフリップフロップＦＦ２のクロック入力端Ｃに接続
されている。第２のフリップフロップＦＦ２は、そのク
ロック入力端Ｃに入力されるクロック信号ＢＣＬＫ２′
の立ち上がりで入力データをラッチする。
２のクロック信号ＢＣＬＫ２とトグル試験用のクロック
信号ＴＧＬＣＫを入力とするＡＮＤゲートを備え、ＡＮ
Ｄゲートの出力であるクロック信号ＢＣＬＫ２′が、第
２のフリップフロップＦＦ２のクロック入力端Ｃに接続
されている。第２のフリップフロップＦＦ２は、そのク
ロック入力端Ｃに入力されるクロック信号ＢＣＬＫ２′
の立ち上がりで入力データをラッチする。
【００３０】次に、本発明の一実施例の動作について、
図２に示した真理値表を参照して説明する。図２は、第
２のフリップフロップＦＦ２のラッチクロックであるク
ロック入力信号ＢＣＬＫ２′が、ＬｏｗレベルからＨｉ
ｇｈレベルへ立ち上がる際の、出力ＰＯＵＴが次に出力
する値を示している。
図２に示した真理値表を参照して説明する。図２は、第
２のフリップフロップＦＦ２のラッチクロックであるク
ロック入力信号ＢＣＬＫ２′が、ＬｏｗレベルからＨｉ
ｇｈレベルへ立ち上がる際の、出力ＰＯＵＴが次に出力
する値を示している。
【００３１】バウンダリスキャン試験選択信号ＢＳが
“０”の場合には、第１のセレクタＳＬ２は、通常入力
ＰＩＮを選択出力する。すなわち、トグル試験選択信号
ＴＧＬの値によらず、出力バッファ用データＰＯＵＴに
は、通常入力ＰＩＮが出力されて、通常の使用状態（Ｎ
ＯＲＭＡＬ）となる。
“０”の場合には、第１のセレクタＳＬ２は、通常入力
ＰＩＮを選択出力する。すなわち、トグル試験選択信号
ＴＧＬの値によらず、出力バッファ用データＰＯＵＴに
は、通常入力ＰＩＮが出力されて、通常の使用状態（Ｎ
ＯＲＭＡＬ）となる。
【００３２】バウンダリスキャン試験選択信号ＢＳが
“１”であり、かつ、トグル選択信号ＴＧＬが“０”の
場合には、出力バッファ用データＰＯＵＴには、シリア
ルデータＳＩＮが出力され、バウンダリスキャン試験状
態となる。
“１”であり、かつ、トグル選択信号ＴＧＬが“０”の
場合には、出力バッファ用データＰＯＵＴには、シリア
ルデータＳＩＮが出力され、バウンダリスキャン試験状
態となる。
【００３３】バウンダリスキャン試験選択信号ＢＳが
“１”であり、かつ、トグル試験選択信号ＴＧＬが
“１”の場合には、出力バッファ用データＰＯＵＴに
は、第２のフリップフロップＦＦ２の反転出力端／Ｑの
信号が出力される。すなわち第２のフリップフロップＦ
Ｆ２のクロック信号ＢＣＬＫ２′がＬｏｗレベルからＨ
ｉｇｈレベルへ立ち上がる毎に、出力が反転し、トグル
試験のモード（ＯＵＴＰＵＴＴＯＧＧＬＥ）となる。
“１”であり、かつ、トグル試験選択信号ＴＧＬが
“１”の場合には、出力バッファ用データＰＯＵＴに
は、第２のフリップフロップＦＦ２の反転出力端／Ｑの
信号が出力される。すなわち第２のフリップフロップＦ
Ｆ２のクロック信号ＢＣＬＫ２′がＬｏｗレベルからＨ
ｉｇｈレベルへ立ち上がる毎に、出力が反転し、トグル
試験のモード（ＯＵＴＰＵＴＴＯＧＧＬＥ）となる。
【００３４】なお、第１のフリップフロップＦＦ１、及
び第２のフリップフロップＦＦ２の第１のクロック信号
ＢＣＬＫ１及び第２のＢＣＬＫ２は、不図示の試験用ク
ロック信号生成回路で生成され、ＩＥＥＥ１１４９．１
に準拠では、シリアル側のシフト動作中には、パラレル
出力が動作しないように、第２のクロック信号ＢＣＬＫ
２は停止しており、シフト動作が完了してから、第１の
クロック信号ＢＣＬＫ１が停止され、第２のクロック信
号ＢＣＬＫ２が活性化され、第２のフリップフロップＦ
Ｆ２にシリアルデータを取り込むように制御される。本
発明の一実施例において、不図示の試験用クロック信号
生成回路としては、公知のものが用いられる。
び第２のフリップフロップＦＦ２の第１のクロック信号
ＢＣＬＫ１及び第２のＢＣＬＫ２は、不図示の試験用ク
ロック信号生成回路で生成され、ＩＥＥＥ１１４９．１
に準拠では、シリアル側のシフト動作中には、パラレル
出力が動作しないように、第２のクロック信号ＢＣＬＫ
２は停止しており、シフト動作が完了してから、第１の
クロック信号ＢＣＬＫ１が停止され、第２のクロック信
号ＢＣＬＫ２が活性化され、第２のフリップフロップＦ
Ｆ２にシリアルデータを取り込むように制御される。本
発明の一実施例において、不図示の試験用クロック信号
生成回路としては、公知のものが用いられる。
【００３５】本発明の一実施例においては、トグル試験
時に高速（短周期）でトグルさせるために、トグル試験
用クロックＴＧＬＣＫを、クロック信号ＢＣＬＫ２をＡ
ＮＤゲートに入力し、ＡＮＤゲートの出力を第２のフリ
ップフロップＦＦ２用のクロック信号として供給してい
る。トグル試験用クロックＴＧＬＣＫは、トグル試験以
外の場合には、“１”レベルに固定されており、トグル
試験の時、所望の試験周波数のクロック信号が供給さ
れ、ＡＮＤゲートを介して、第２のフリップフロップＦ
Ｆ２のクロック入力端Ｃに供給され、トグル試験用クロ
ックＴＧＬＣＫのクロック周期で第２のフリップフロッ
プＦＦ２の出力がトグルするように制御される。
時に高速（短周期）でトグルさせるために、トグル試験
用クロックＴＧＬＣＫを、クロック信号ＢＣＬＫ２をＡ
ＮＤゲートに入力し、ＡＮＤゲートの出力を第２のフリ
ップフロップＦＦ２用のクロック信号として供給してい
る。トグル試験用クロックＴＧＬＣＫは、トグル試験以
外の場合には、“１”レベルに固定されており、トグル
試験の時、所望の試験周波数のクロック信号が供給さ
れ、ＡＮＤゲートを介して、第２のフリップフロップＦ
Ｆ２のクロック入力端Ｃに供給され、トグル試験用クロ
ックＴＧＬＣＫのクロック周期で第２のフリップフロッ
プＦＦ２の出力がトグルするように制御される。
【００３６】本発明において、トグル試験実行時にバウ
ンダリスキャンレジスタに設定するデータとしては、バ
ウンダリスキャンレジスタをシリアルモードに設定し
て、バウンダリスキャンレジスタのセル数分だけシフト
インして、出力用の全セルに、例えば全ビット“０”
（又は全ビット“１”）を書き込み（図４（ａ）参
照）、パラレルモードとして出力用の全セルのフリップ
フロップＦＦ２にラッチさせる（図４（ｂ）参照）。そ
してトグル試験選択信号ＴＧＬ、バウンダリスキャン選
択信号ＢＳを“１”として、フリップフロップＦＦ２の
クロック入力端Ｃに供給するクロックＢＣＬＫ２′の周
期で、出力用の全セルに対応する出力バッファに出力が
同時にトグルされる。
ンダリスキャンレジスタに設定するデータとしては、バ
ウンダリスキャンレジスタをシリアルモードに設定し
て、バウンダリスキャンレジスタのセル数分だけシフト
インして、出力用の全セルに、例えば全ビット“０”
（又は全ビット“１”）を書き込み（図４（ａ）参
照）、パラレルモードとして出力用の全セルのフリップ
フロップＦＦ２にラッチさせる（図４（ｂ）参照）。そ
してトグル試験選択信号ＴＧＬ、バウンダリスキャン選
択信号ＢＳを“１”として、フリップフロップＦＦ２の
クロック入力端Ｃに供給するクロックＢＣＬＫ２′の周
期で、出力用の全セルに対応する出力バッファに出力が
同時にトグルされる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
バウンダリスキャン回路に出力バッファのトグル試験を
付加したことにより、トグル信号を変更するだけで、簡
単に高速のトグル試験を行うことができる、という効果
を奏する。本発明によれば、半導体集積回路装置の出力
同時動作時のノイズ特性、及び反射ノイズの検証にも好
適とされる。
バウンダリスキャン回路に出力バッファのトグル試験を
付加したことにより、トグル信号を変更するだけで、簡
単に高速のトグル試験を行うことができる、という効果
を奏する。本発明によれば、半導体集積回路装置の出力
同時動作時のノイズ特性、及び反射ノイズの検証にも好
適とされる。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明する真理値表を
示す図である。
示す図である。
【図３】従来のバウンダリスキャン回路の構成の一例を
示す図である。
示す図である。
【図４】従来のバウンダリスキャン回路のテストの様子
を説明するための図である。
を説明するための図である。
１ 半導体集積回路 ２ 入力ピン ３ 出力ピン ４ 内部回路 ５ セル ６ ＴＡＰコントローラ ＡＮＤ ＡＮＤゲート ＢＳ バウンダリスキャン試験選択信号 ＦＦ１、ＦＦ２ フリップフロップ ＳＬ1、ＳＬ２ セレクタ ＴＧＬ トグル試験選択信号
Claims (6)
- 【請求項１】半導体集積回路装置に設けられるバウンダ
リスキャンレジスタを構成するセルが、トグル試験の時
に、出力データ保持用のフリップフロップのデータ入力
端に入力する信号として、スキャン入力されたシリアル
データを保持するフリップフロップの出力の代わりに、
前記出力データ保持用のフリップフロップの出力の反転
信号を入力するように切換える手段を備え、トグル試験
に際して、前記出力データ保持用のフリップフロップに
入力されるクロック信号に同期して前記出力データ保持
用のフリップフロップの出力がトグルし、バウンダリス
キャン試験時において、前記出力データ保持用のフリッ
プフロップのトグル出力が出力ピンから出力される構成
とされている、ことを特徴とする半導体集積回路装置。 - 【請求項２】バウンダリスキャンレジスタを構成するセ
ルが、トグル試験の時に、出力データ保持用のフリップ
フロップのデータ入力端に入力する信号として、スキャ
ン入力されたシリアルデータを保持するフリップフロッ
プの出力の代わりに、前記出力データ保持用のフリップ
フロップの出力の反転信号を入力するように切換える手
段を備え、前記出力データ保持用のフリップフロップに
入力されるクロック信号に同期して前記出力データ保持
用のフリップフロップの出力がトグルし、バウンダリス
キャン試験時において、前記出力データ保持用のフリッ
プフロップのトグル出力を出力端子に出力する構成とさ
れている、ことを特徴とするバウンダリスキャン回路。 - 【請求項３】バウンダリスキャンレジスタを構成するセ
ルが、 シリアルデータ保持用のフリップフロップからの出力信
号と、出力データ保持用のフリップフロップの出力の反
転信号とのいずれかを、トグル試験選択信号の値に基づ
き、選択出力し、前記出力データ保持用フリップフロッ
プのデータ入力端に供給する第１のセレクタを備え、 トグル試験の時に、前記第１のセレクタは、前記出力デ
ータ保持用のフリップフロップの出力の反転信号を前記
出力データ保持用フリップフロップのデータ入力端に供
給し、前記出力データ保持用フリップフロップは入力さ
れるラッチタイミングクロックに同期してトグル動作
し、 前記出力データ保持用のフリップフロップの出力と通常
信号とのいずれかをバウンダリスキャン試験選択信号の
値に基づき選択出力する第２のセレクタを介して、前記
出力データ保持用フリップフロップのトグル出力を出力
端子に出力する、ことを特徴とするバウンダリスキャン
回路。 - 【請求項４】バウンダリスキャンレジスタを構成するセ
ルのうち出力セルが、 スキャン入力端から入力されたシリアルデータを取り込
みスキャン出力端に出力する第１のＤ型フリップフロッ
プと、 前記第１のＤ型フリップフロップの出力を一の入力端に
入力する第１のセレクタと、 前記第１のセレクタの出力端がデータ入力端に接続され
ている出力データ保持用の第２のＤ型フリップフロップ
と、 内部回路からの出力である入力信号と、前記第２のＤ型
フリップフロップの正転出力端からの出力信号とを、第
１、第２の入力端にそれぞれ入力し、バウンダリスキャ
ン試験選択信号がインアクティブのときは前記入力信号
を選択出力し、前記バウンダリスキャン試験選択信号が
アクティブのときは前記第２のＤ型フリップフロップの
出力信号を選択出力して、出力バッファに供給する第２
のセレクタと、を備え、 前記第２のＤ型フリップフロップの反転出力端が前記第
１のセレクタの他の入力端に接続されており、前記第１
のセレクタは、トグル試験選択信号を選択信号として入
力し、前記トグル試験選択信号がアクティブのときに、
前記第２のＤ型フリップフロップの反転出力端からの信
号を選択出力し、前記第２のＤ型フリップフロップは、
そのクロック入力端に入力されるクロック信号に同期し
て出力をトグルする、ことを特徴とするバウンダリスキ
ャン回路。 - 【請求項５】ラッチタイミング用のクロック信号と、ト
グルクロック信号とを入力する論理ゲートを備え、前記
論理ゲートの出力が、前記第２のＤ型フリップフロップ
のクロック入力端に供給され、トグル試験時、前記トグ
ルクロック信号に同期して前記第２のＤ型フリップフロ
ップが出力をトグルする、ように構成されてなる、こと
を特徴とする請求項４記載のバウンダリスキャン回路。 - 【請求項６】請求項２乃至５のいずれか一に記載のバウ
ンダリスキャン回路を備え、高速トグル試験を可能とし
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33638499A JP2001153928A (ja) | 1999-11-26 | 1999-11-26 | バウンダリスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33638499A JP2001153928A (ja) | 1999-11-26 | 1999-11-26 | バウンダリスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001153928A true JP2001153928A (ja) | 2001-06-08 |
Family
ID=18298586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33638499A Pending JP2001153928A (ja) | 1999-11-26 | 1999-11-26 | バウンダリスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001153928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512874A (ja) * | 2005-10-24 | 2009-03-26 | エヌエックスピー ビー ヴィ | Ｉｃテスト方法及びその装置 |
| JP2020143896A (ja) * | 2019-03-04 | 2020-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の設計方法 |
-
1999
- 1999-11-26 JP JP33638499A patent/JP2001153928A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512874A (ja) * | 2005-10-24 | 2009-03-26 | エヌエックスピー ビー ヴィ | Ｉｃテスト方法及びその装置 |
| US7941719B2 (en) | 2005-10-24 | 2011-05-10 | Nxp B.V. | IC testing methods and apparatus |
| JP2020143896A (ja) * | 2019-03-04 | 2020-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の設計方法 |
| JP7194616B2 (ja) | 2019-03-04 | 2022-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の設計方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021029 |