JPH04150415A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置に関し、より特定的には、Ｄ
／Ａコンバータのテスト回路を内蔵した集積回路装置に
関する。

［従来の技術］ 第１５図は、Ｄ／Ａコンバータを内蔵した従来の集積回
路装置の一例を示すブロック図である。

図において、ＬＳｌｌの内部には、Ａ／Ｄコンバータ２
と、ディジタル信号処理回路３と、Ｄ／Ａコンバータ４
と、テスト制御回路５とが設けられている。Ａ／Ｄコン
バータ２は、アナログ信号入力端子６から入力されたア
ナログ信号をディジタル信号に変換する。Ａ／Ｄコンバ
ータ２のディジタル出力信号は、ディジタル信号処理回
路３およびテスト制御回路５に与えられる。ディジタル
信号処理回路３は、Ａ／Ｄコンバータ２から与えられる
ディジタル信号を、ディジタル信号入力端子７から入力
されるディジタル信号に従ってフィルタリング処理する
。ディジタル信号処理回路３の処理結果は、Ｄ／Ａコン
バータ４に与えられるとともに、テスト制御回路５に与
えられる。また、ディジタル信号処理回路３の処理結果
の一部はディジタル信号出力端子８を介してＬＳＩＩの
外部へ出力される。ディジタル信号処理回路３は、ディ
ジタル信号入力端子７から入力されるディジタル信号に
よって、そのフィルタ特性の指定（低域フィルタの指定
、高域フィルタの指定、カットオフ周波数の指定等）が
行なわれる。また、ディジタル信号入力端子７からは、
クロック信号が入力される。したがって、図中ではディ
ジタル信号入力端子７を１つの端子で示したが、実際は
複数の端子となる。また、ディジタル信号処理回路３は
、たとえばアナログ入力信号のピーク値を検出したとき
にディジタル信号出力端子８にパルスを出力する。Ｄ／
Ａコンバータ４は、ディジタル信号処理回路３の処理結
果をアナログ信号に変換する。

Ｄ／Ａコンバータ４の出力は、アナログ信号出力端子９
を介してＬＳＩＩの外部へ出力される。テスト制御回路
５は、テストモード指定端子１０から入力されるテスト
モード指定信号によってテストモードが設定されたとき
に、Ａ／Ｄコンバータ２またはＤ／Ａコンバータ４のテ
ストを実行する。

次に、第１５図に示す従来の集積回路装置において、Ｄ
／Ａコンバータ４のテストを行なう場合の動作を説明す
る。まず、テストモード指定端子１０から入力されるテ
ストモード指定信号によってＤ／Ａコンバータ４のテス
トモードが指定される。続いて、テスト信号入出力端子
１１からＤ／Ａコンバータ４のためのテスト信号（ディ
ジタルテスト信号）が入力される。応じて、テスト制御
回路５は、テスト信号入出力端子１１から入力されるテ
スト信号を、Ｄ／Ａコンバータ４に与える。

このときアナログ信号出力端子９から出力されるＤ／Ａ
コンバータ４の出力信号を外部で観測することにより、
Ｄ／Ａコンバータ４が正常に動作しているか否かが検証
される。このときのテスト信号の流れを、第１６図に示
す。図中、太線が信号経路を示している。

［発明が解決しようとする課題］ 従来の集積回路装置は以上のように構成されているため
、Ｄ／Ａコンバータをテストする際に、以下のような問
題点が指摘される。

まず、テスト信号入出力端子１１にＤ／Ａコンバータ４
のテスト信号を与えるためのテストデータ発生器を準備
しなければならず、テスト作業が煩雑になるという問題
点があった。もし、そのようなテストデータ発生器がな
い場合は、Ｄ／Ａコンバータ４のテストを行なうことが
できない。

Ｄ／Ａコンバータ４をテストするためには、アナログ波
形のディジタルテスト信号を与えてやる必要があるが、
そのようなディジタルテスト信号を発生するようなテス
トデータ発生器は、極めて高価であるため、テスト費用
が高くなるという問題点があった。

一般的に、従来の集積回路装置では、テスト信号入出力
端子１１から入力されたディジタルテスト信号を、−旦
テスト制御回路５内部のメモリに格納する構成となって
いる。そのため、テストデータのパターン数が多い場合
は、このメモリへの格納時間が長くなり、その結果テス
トに長時間を要するという問題点があった。

この発明は、高価なテストデータ発生器を用いることな
く、簡易にかつ短時間でＤ／Ａコンバータのテストが行
なえるような集積回路装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係る集積回路装置は、ディジタル信号をアナ
ログ信号に変換するためのＤ／Ａ変換手段と、テストモ
ードが設定されたときにＤ／Ａ変換手段に与えるための
テストデータを発生するテストデータ発生手段とを１つ
の基板上に設けるようにしたものである。

［作用〕 この発明においては、テストデータ発生手段によって集
積回路装置の内部でＤ／Ａ変換手段のためのテストデー
タが発生されるので、外部からテストデータを入力する
必要がなくなる。その結果、高価なテストデータ発生器
を準備する必要がなく、また外部からのテストデータを
内部メモリに格納する必要もない。

［実施例コ 第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この第１図は、集積回路装置においてこ
の発明に興味ある要部のみを示している。図において、
ＬＳＩ１００には、テストの対象となるＤ／Ａコンバー
タ４と、Ｄ／Ａコンバータ４のテスト動作を制御するた
めのテスト制御回路２１と、Ｄ／Ａコンバータ４のテス
トデータを発生するためのテストデータ発生回路２２と
、Ｄ／Ａコンバータ４への入力ＤＳを切換えるためのセ
レクタ２３とが設けられている。

第２図は、第１図におけるテスト制御回路２１のより詳
細な構成を示す回路図である。図において、テスト制御
回路２１は、２相りロック発生回路２１１と、タイミン
グ信号発生回路２１２と、セレクタ切換信号発生回路２
１３とを含む。２相りロック発生回路２１１には、信号
入力端子２４を介して外部から、Ｄ／Ａコンバータ４の
テストレートを定めるためのクロック信号ＣＬＫが与え
られる。２相りロック発生回路２１１は、このクロック
信号ＣＬＫに基づいて、ノンオーバラップな２相クロッ
クＴＩ、Ｔ２を作成する。タイミング信号発生回路２１
２には、信号入力端子２５を介して外部から、Ｄ／Ａコ
ンバータ４のテスト開始のトリガとなるトリガ信号ＴＲ
ＩＧが与えられる。タイミング信号発生回路２１２は、
このトリガ信号ＴＲＩＧを成形して、タイミング信号り
を作成する。これら２相りロック発生回路２１１゜タイ
ミング信号発生回路２１２の入出力信号の波形を、第３
図に示しておく。セレクタ切換信号発生回路２１３には
、信号入力端子２６を介して外部から、たとえば３ビツ
トからなるモード設定信号ＭＳ１〜ＭＳ３が与えられる
。セレクタ切換信号発生回路２１３は、このモード設定
信号ＭＳＩ〜ＭＳ３に基づいて、セレクタ切換信号ＳＣ
を発生する。この場合、ＭＳＩ−１，ＭＳ２−０．ＭＳ
３−〇でＤ／Ａコンバータ４のテストモードとなる。こ
のとき、セレクタ切換信号が論理１になる。なお、この
明細書では、たとえば信号のＨレベルが論理１に対応し
、たとえば信号のＬレベルが論理０に対応するものとす
る。以下の説明においても同様とする。

なお、第２図において、記号＊が付されたインバータは
、相対的に駆動能力が小さく選ばれている。以下の説明
においても同様である。

第１図におけるテストデータ発生回路２２は、予めテス
トデータを格納しているＲＯＭ２２２と、ＲＯＭ２２２
のアドレス信号を発生するためのアドレス信号発生回路
２２１とを含む。

第４図は、第１図におけるアドレス信号発生回路２２］
のより詳細な構成を示すブロック図である。図において
、アドレス信号発生回路２２１は、ＯＲゲートＯＧと、
フンショットパルス発生回路ＯＰＧと、遅延回路ＤＬＹ
１〜ＤＬＹ１６とを含む。ワンショットパルス発生回路
ＯＰＧは、たとえば￥ＳＳＡ図に示すような回路構成を
有している。

遅延回路ＤＬＹＩ〜ＤＬＹ１６は、それぞれが同じ構成
であり、たとえば第６図に示すような回路構成を有して
いる。ＯＲゲートＯＧの一方入力端にはテスト制御回路
２１におけるタイミング信号発生回路２１２からのタイ
ミング信号わが与えられ、またその他方入力端には遅延
回路ＤＬＹ１６の出力信号が与えられる。ＯＲゲートＯ
Ｇの出力信号は、ワンショットパルス発生回路ＯＰＧに
与えられる。

ワンショットパルス発生回路ＯＰＧの出力信号は、遅延
回路ＤＬＹ１に与えられる。遅延回路ＤＬＹ１〜ＤＬＹ
１５の出力信号は、それぞれ、遅延回路ＤＬＹ２〜ｔ）
ＬＹ１６に与えられる。さらに、フンショットパルス発
生回路ＯＰＧ、遅延回路ＤＬＹＩ〜ＤＬＹ１６には、テ
スト制御回路２１における２相りロック発生回路２１１
から２相クロツクＴＩ　　Ｔ２がクロック信号ＣＬＫ１
．ＣＬＫ２としてそれぞれに与えられる。フンショット
パルス発生回路ＯＰＧの出力信号はアドレス信号ＷＯと
なり、遅延回路ＤＬＹＩ〜ＤＬＹ１５の出力信号はアド
レス信号Ｗ１〜Ｗ１５となる。

次に、第４図に示すアドレス信号発生回路２２１の動作
について説明する。テスト制御回路２１におけるタイミ
ンクゴみ号発生回路２１２は、トリガ信号ＴＲＩＧが入
力されると、第３図に示すようなタイミングでタイミン
グ信号りを出力する。

このタイミング信号りはＯＲゲー）ＯＧを介してワンシ
ョットパルス発生回路ＯＰＧに与えられる。

ワンショットパルス発生回路ＯＰＧは、このタイミング
信号りに応答して動作し、第５Ｂ図に示すようなタイミ
ングでワンショットパルスＯＰを発生する。なお、この
ワンショットパルスＯＰは、クロック信号ＣＬＫ２の１
周期分のパルス幅を有している。ワンショットパルスＯ
Ｐは、遅延回路ＤＬＹＩ〜ＤＬＹ１６によって順次遅延
されて、ＯＲゲートＯＧを介して再びフンショットパル
ス発生回路ＯＰＧに与えられる。したがって、トリガ信
号ＴＲＩＧの入力後は、クロック信号ＣＬＫ１、ＣＬＫ
２で規定される速度で、ＷＯ→Ｗ１→Ｗ２→・・・Ｗ１
５→ＷＯの順番で循環的にワンショットパルスが発生す
ることになる。出力信号ＷＯ〜Ｗ１５は、アドレス信号
としてＲＯＭ２２２に与えられる。

第７図は、アドレス信号発生回路２２１におけるＲＯＭ
２２２の構成の一例を示す回路図である。

図示のごと＜、ＲＯＭ２２２は、複数本のワード線ＷＬ
Ｏ〜ＷＬ　１５と複数本のビット線ＢＬＯ〜ＢＬ３とが
直交して配置され、これらワード線とビット線との各交
点にメモリセルＭＳが配置された構成となっている。メ
モリセルＭＳは、たとえばＮチャネルＭＯＳトランジス
タによって構成されている。メモリセルＭＳを構成する
各ＮチャネルＭＯＳトランジスタは、そのゲートが対応
するワード線に接続され、そのドレインが対応するビッ
ト線に接続されている。ＲＯＭ２２２のプログラムは、
各メモリセルＭＳを構成するＮチャネルＭＯＳトランジ
スタのソースを電源に接続するか接地に接続するかによ
って行なわれる。アドレス信号発生回路２２１からのア
ドレス信号ＷＯ〜Ｗ１５は、それぞれ、ワード線ＷＬＯ
〜ＷＬ　１５に与えられる。したがって、ワード線ＷＬ
Ｏ−ＷＬ１５は順次立上げられ、メモリセルＭＳが行ご
とに順番に活性化される。そのため、ＲＯＭ２２２にプ
ログラムされたテストデータがビット線ＢＬＯ〜ＢＬ３
および出力バッファＯＢを介してセレクタ２３の一方入
力端に出力される。

第８図は、第１図におけるセレクタ２３のより詳細な構
成を示す回路図である。図において、セレクタ２３は、
ＡＮＤゲート２３ａ〜２３ｈと、インバータ２３ｉとＯ
Ｒゲート２３ｊ〜２３ｎとを含む。ＡＮＤゲート２３ａ
〜２３ｄの各一方入力端には、それぞれ、ＲＯＭ２２２
からの読出信号ＲＯ〜Ｒ３が与えらる。ＡＮＤゲート２
３ｅ〜２３ｈの各一方入力端には、それぞれ、通常人力
Ｎ０−Ｎ３が与えられる。この通常入力Ｎｏ−Ｎ３は、
ＬＳＩ１００における他の回路たとえば、第１５図に示
すようなディジタル信号処理回路３からの入力信号であ
る。テスト制御回路２１におけるセレクタ切換信号発生
回路２１３からのセレクタ切換信号ＳＣは、ＡＮＤゲー
ト２３ａ〜２３ｄの各他方入力端に与えられる。また、
このセレクタ切換信号ＳＣは、インバータ２３ｉによっ
て反転された後、ＡＮＤゲート２３ｅ〜２３ｈの各他方
入力端に与えられる。ＡＮＤゲート２３ａと２３ｅの出
力信号はＯＲゲート２３ｊに与えられ、ＡＮＤゲート２
３ｂと２３ｆの出力信号はＯＲゲート２３ｋに与えられ
、ＡＮＤゲート２３ｃと２３ｇとの出力信号はＯＲゲー
ト２３ｍに与えられ、ＡＮＤゲート２３ｄと２３ｈの出
力信号はＯＲゲート２３ｎに与えられる。ＯＲゲート２
３ｊ〜２３ｎからは、ディジタル信号ＤＳＯ−ＤＳ３が
出力される。このディジタル信号ＤＳＯ〜ＤＳ３は、Ｄ
／Ａコンバータ４に与えられる。

上記のような構成を有するセレクタ２３においては、セ
レクタ切換信号ＳＣが論理○のときはＡＮＤゲート２３
ａ〜２３ｄが閉成され、ＡＮＤゲート２３ｅ〜２３ｈが
開成される。その結果、通常入力ＮＯ〜Ｎ３がディジタ
ル信号ＤＳＯ〜ＤＳ３として出力される。逆に、セレク
タ切換信号ＳＣが論理１になると、ＡＮＤゲート２３ａ
〜２３ｄが開成され、ＡＮＤゲート２３ｅ〜２３ｈが閉
成される。その結果、ＲＯＭ２２２からの読出信号ＲＯ
〜Ｒ３がディジタル信号ＤＳＯ〜ＤＳ３として出力され
る。すなわち、セレクタ２３は、テスト制御回路２１か
ら与えられるセレクタ切換信号ＳＣに応答して、通常入
力ＮＯ〜Ｎ３とＲＯＭ２２２からの読出用力ＲＯ〜Ｒ３
とを選択的に切換えて出力するように＋ｈ成されている
。

次に、第１図に示す実施例において、Ｄ／Ａコンバータ
４のテストを行なう場合の動作について説明する。

まず、モード設定信号ＭＳＩ〜ＭＳ３によってＤ／Ａコ
ンバータ４のテストモードが指定される。

これに応答して、テスト制御回路２１におけるセレクタ
切換信号発生回路２１３から出力されるセレクタ切換信
号ＳＣが論理１となる。応じて、セレクタ２３は、ＲＯ
Ｍ２２２の読出出力を選択する。一方、信号入力端子２
４．２５を介してテスト制御回路２１に、クロック信号
ＣＬＫおよびトリガ信号ＴＲＩＧが与えられる。これに
応答して、テスト制御回路２１における２相りロック発
生回路２１１が２相クロックＴｌ、Ｔ２を発生し、タイ
ミング信号発生回路２１２がタイミング信号りを立上げ
る。応じて、アドレス信号発生回路２２１は、順次的か
つ循環的にワンショットパルスを出力するアドレス信号
ＷＯ〜Ｗ１５を発生する。

これに応答して、ＲＯＭ２２２からは、ワード線の各行
ごとにメモリセルＭＳに格納されたテストデータが読出
される。ＲＯＭ２２２の読出出力ＲＯ〜Ｒ３は、セレク
タ２３を介してＤ／Ａコンバータ４に与えられる。した
がって、Ｄ／Ａコンバータ４のアナログ出力信号を出力
端子９から取出し、外部で検証することにより、Ｄ／Ａ
コンパ−夕４が正常に動作しているか否かを判定するこ
とができる。

以上説明したごとく、上記実施例では、Ｄ／Ａコンバー
タ４のテストモード時において、テストデータ発生回路
２２でテストデータを発生し、このテストデータをＤ／
Ａコンバータ４に与えるようにしているので、外部から
テストデータをＬＳｌｌｏｏに導入する必要がない。そ
のため、高価なテストデータ発生器を準備する必要がな
い。

また、テスト開始と同時にテストデータ発生回路２２か
らテストデータが出力されるので、従来の集積回路装置
のように外部から導入されたテストデータを一旦内部メ
モリに格納するものに比べて、迅速にテストが行なえる
。

さらに、信号入力端子２４に与えるクロック信号ＣＬＫ
の周波数を変えることにより、種々のスピードにおける
Ｄ／Ａコンバータのテストが可能になる。

さらに、外部からテストデータを導入する必要がないた
め、Ｄ／Ａコンバータ４のテストのために信号入力ピン
数が増えることがないという利点もある。この利点は、
特にＤ／Ａコンバータ４のビット数が多い場合に顕著な
ものとなる。

なお、以上説明した実施例では、Ｄ／Ａコンバータ４が
４ビツト構成であることを前提に、ＲＯＭ２２２の出力
は４ビツト、ワード線数を２４−１６、セレクタ２３の
入出力数を４ビツトとしたが、よりビット数の多いＤ／
Ａコンバータのテストを行なう場合は、各ブロックのビ
ット数を増やせばよい。

ところで、一般的に、Ｄ／Ａコンバータのテストは、静
的（スタティック）テストと動的（ダイナミック）テス
トとがある。スタティックテスト時はランプ波形を、ダ
イナミックテスト時はサイン波形を用いることが多い。

そこで、ＲＯＭ２２２に、ランプ波形のテストデータと
サイン波形のテストデータとを異なるエリアに格納して
おき、それぞれのテストデータを異なるビットに出力す
るようにしてもよい。この場合におけるＲＯＭのデータ
構成の一例を第９図に示す。第９図に示されたＲＯＭは
、４ビツトのＤ／Ａコンバータのテストのためにその２
倍の８ビツトの出力を有している。このＲＯＭにおける
８ビツトの出力ＲＯ〜Ｒ７のうちＲＯ−Ｒ３の４ビツト
がランプ波形のテストデータに割当てられ、Ｒ４−Ｒ７
がサイン波形のテストデータのために割当てられている
。

そのため、第９図のＲＯＭにおいて、出力ＲＯ〜Ｒ３に
対応するエリアにはランプ波形のテストデータが格納さ
れており、出力Ｒ４〜Ｒ７に対応するエリアにはサイン
波形のテストデータが格納されている。なお、参考のた
めに、サイン波形のテストデータのつくり方を第１１図
に示しておく。

時間軸方向になるべく多くのワードをとった方が精度が
上がるが、第１１図の例では、０〜２π（１周期）を３
２分割している。

第９図に示すような構成を有するＲ　ＯＭを用いる場合
、第１０図に示すようなマルチプレクサＭＰＸをＲＯＭ
の出力段に設ける必要がある。このマルチプレクサＭＰ
Ｘは、Ｓ／Ｄ切換信号に応答して、スタティックテスト
とダイナミックテストとの切換えを行なうためのもので
ある。具体的には、マルチプレクサＭＰＸは、Ｓ／Ｄ切
換信号が論理１のときＲＯＭからの出力ＲＯ〜Ｒ３を選
択してセレクタ２３（第１図参照）に与える。したがっ
て、この場合はＲＯＭに記憶されたテストデータのうち
ランプ波形のテストデータがＤ／Ａコンバータ４に与え
られる。したがって、スタティックテストが実行される
。一方、Ｓ／Ｄ切換え信号が論理０のときは、マルチプ
レクサＭＰＸはＲＯＭからの出力Ｒ４〜Ｒ７を選択して
セレクタ２３に与える。したがって、この場合は、ＲＯ
Ｍに格納されたテストデータのうちサイン波形のテスト
データがＤ／Ａコンバータ４に与えられ、ダイナミック
テストが実行される。

ところで、ランプ波形によるスタティックテストだけを
行なうのであれば、ＲＯＭにテストデータを格納しなく
ても、ｆ）／Ａコンバータと同じビット数のカウンタを
準備し、このカウンタによって第１図におけるテストデ
ータ発生回路２２を置換えてやることも可能である。こ
のような実施例の構成を第１２図に示す。第１２図に示
すＬＳＩでは、第１図におけるテストデータ発生回路２
２が、Ｄ／Ａコンバータ４と同じビット数のカウンタ２
２０によって構成されている。この第１２図の実施例で
は、テスト制御回路２１からのタイミング信号りがカウ
ンタ２２０のリセット端子Ｒ８Ｔに入力されている。す
なわち、トリが信号ＴＲＩＧによってカウンタをリセッ
トする構成となつている。なお、第１２図の実施例にお
けるその他の構成は、第１図に示す実施例と同様であり
、相当する部分には同一の参照番号を付しておく。

第１３図は、この発明のさらに他の実施例の構成を示す
ブロック図である。この第１３図の実施例は、マイクロ
プロセッサ的なアーキテクチャを備えたディジタル信号
処理装置にこの発明を適用したものである。図において
、ディジタル信号処理装置３０は、命令ＲＯＭ３０１と
、制御部３０２と、クロック発生回路３０Ｂと、内部デ
ータバス３０４と、ＡＬＵ　（論理演算ユニット）３０
５と、ＲＯＭ３０６と、ＲＡＭ３０７と、Ｉ１０インタ
フェース３０８と、Ｄ／Ａコンバータ３０９と、汎用レ
ジスタ３１０と、テスト制御回路２１と、アドレス信号
発生回路２２１と、信号入力端子２４〜２６と、ディジ
タル信号入出力端子３１１と、アナログ信号出力端子３
１２とを含む。命令ＲＯＭ３０１には、このディジタル
信号処理装置３０を動作させるためのプログラムが格納
されている。命令ＲＯＭ３０１に格納されたプログラム
は、制御部３０２によって読出されて解読され、制御信
号として各ブロックに与えられる。クロック発生回路３
０３は、各ブロックの動作タイミングを規定するための
クロック信号を発生する。ＡＬＵ３０５　　ＲＯＭ３０
６．ＲＡＭ３０７．Ｉ１０インタフェース３０８．Ｄ／
Ａコンバータ３０９、汎用レジスタ３１０は、内部デー
タバス３０４を介して相互に接続されている。ＡＬＵ３
０５は内部データバス３０４を介して与えられたデータ
に対し、所定の論理演算を行なう。ＲＡＭ３０７は、デ
ータ処理時において発生する種々のデータを記憶する。

Ｉ１０インタフェース３０８は、信号処理装置３０と外
部とのデータの大田力を制御する。Ｄ／Ａコンバータ３
０９は、テストの対象となるもので、内部データバス３
０４から与えられたディジタル信号をアナログ信号に変
換して外部へ出力する。汎用レジスタ３１０は、データ
処理に必要な種々のデータを記憶する。テスト制御回路
２１およびアドレス信号発生回路２２１は、第１図に示
すそれらと同様の構成である。

上記のような構成を有するディジタル信号処理装置３０
において、ＲＯＭ３０６には、フィルター係数等のデー
タとともに、たとえば第９図に示したようなランプ波形
のテストデータおよびサイン波形のテストデータが予め
格納されている。そして、Ｄ／Ａコンバータ３０９のテ
スト時に、ＲＯＭ３０６からテストデータを順次読出し
て、内部データバス３０４を介してＤ／Ａコンバータ３
０９に与えれば、第１図に示す実施例と同等の効果が得
られる。この場合、第１４図に示すように、ＲＯＭ３０
６において、係数データを格納するエリアとテストデー
タを格納するエリアとを分けておき、係数データを格納
するエリアは係数用アドレス信号に基づいて通常のアド
レスデコーダＡＤでアクセスし、テストデータを格納す
るエリアはアドレス信号発生回路２２１からのアドレス
信号ＷＯ〜Ｗ１５によってアクセスするような構成にす
ればよい。なお、第１図におけるセレクタ２３の機能は
、内部データバス３０４が有している。

すなわち、制御部３０２からの制御信号に基づいて、内
部データバス３０４はテスト時にＲＯＭ３０６の読出デ
ータをＤ／Ａコンバータ３０９に与える。

［発明の効果］ 以上のように、この発明によれば、集積回路装置に内蔵
されたＤ／Ａ変換手段のテストを、高価なテストデータ
発生器を用いることなく、簡易かつ迅速に行なうことが
できる。

【図面の簡単な説明】

第１図は、この発明の一実施例の要部の構成を示すブロ
ック図である。 第２図は、第１図におけるテスト制御回路のより詳細な
構成を示す回路図である。 第３図は、第２図に示すテスト制御回路の入出力信号の
波形図である。 第４図は、第１図におけるアドレス信号発生回路のより
詳細な構成を示すブロック図である。 第５Ａ図は、第４図におけるワンショットパルス発生回
路のより詳細な構成を示す回路図である。 第５Ｂ図は、第５Ａ図に示すワンショットパルス発生回
路の動作を説明するための波形図である。 第６図は、第４図における遅延回路のより詳細な構成を
示す回路図である。 第７図は、第１図におけるＲＯＭのより詳細な構成を示
す回路図である。 第８図は、第１図におけるセレクタ２３のより詳細な構
成を示す回路図である。 第９図は、この発明の他の実施例において用いられるＲ
ＯＭのデータ構成を示す図である。 第１０図は、この発明の他の実施例においてＲＯＭの出
力段に設けられるマルチプレクサを示す図である。 第１１図は、この発明の他の実施例においてＲＯＭに格
納されるべきサイン波形のテストデータのつくり方を説
明するための図である。 第１２図は、この発明のさらに他の実施例の要部構成を
示すブロック図である。 第１３図は、この発明のさらに他の実施例の構成を示す
ブロック図である。 第１４図は、第１３図に示す実施例におけるＲＯＭの構
成を示すブロック図である。 第１５図は、Ｄ／Ａコンバータを内蔵した従来の集積回
路装置の構成の一例を示す図である。 第１６図は、第１５図に示す従来の集積回路装置におい
て、Ｄ／Ａコンバータをテストする際の信号経路を示す
図である。 図において、２１はテスト制御回路、２２はテストデー
タ発生回路、２２１はアドレス信号発生回路、２２２は
ＲＯＭ、２３はセレクタ、４はＤ／Ａコンバータ、２２
０はテストデータ発生回路として用いられるカウンタ、
３０６はＲＯＭ、３０９はＤ／Ａコンバータを示す。

Claims (1)

1. 【特許請求の範囲】 ディジタル信号をアナログ信号に変換するためのＤ／Ａ
   変換手段、および、 テストモードが設定されたとき、前記Ｄ／Ａ変換手段に
   与えるためのテストデータを発生するテストデータ発生
   手段が１つの基板上に形成されたことを特徴とする、集
   積回路装置。