JPH02159824A - ディジタル/アナログ変換器の検査装置 - Google Patents
ディジタル/アナログ変換器の検査装置Info
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- JPH02159824A JPH02159824A JP31372588A JP31372588A JPH02159824A JP H02159824 A JPH02159824 A JP H02159824A JP 31372588 A JP31372588 A JP 31372588A JP 31372588 A JP31372588 A JP 31372588A JP H02159824 A JPH02159824 A JP H02159824A
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- 239000000872 buffer Substances 0.000 claims abstract description 21
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、ディジタル/アナログ変換器の検査をする
のに利用するディジタル/アナログ変換器の検査装置に
関する。
のに利用するディジタル/アナログ変換器の検査装置に
関する。
第4図は従来のディジタル/アナログ変換器の検査装置
を示すブロック接続図であり、図において、3は検査の
ために用意されたディジタル信号発生回路、2は検査を
受けるディジタル/アナログ変換器(以下、D/A変換
器という)である。 また、第5図は第4図の検査装置に改良を加えたものを
示すブロック接続図であり、図において、4はディジタ
ル信号発生回路3に接続した基準D/A変換器で、これ
が上記D/A変換器2と並列関係にある。5はこれら2
つのD/A変換器2゜4のアナログ出力を比較する比較
器である。 次に動作について説明する。まず、第4図において、マ
イクロコンピュータ(以下、マイコンという)等で構成
されたディジタル信号発生回路3に、ある値のディジタ
ル信号を出力するように指示すると、ディジタル信号発
生回路3はディジタル信号りを出力し、D/A変換器2
に印加する。 D/A変換器2は与えられたディジタル信号りに応じた
アナログ信号Aを出力する。このアナログ信号Aを測定
し、上記ディジタル信号りとの関係が正しいかどうか判
定する。すなわち、ディジタル信号りにより意図した出
力アナログ信号と、実際に出力したアナログ信号Aとが
一敗していれば、このD/A変換器2は正常であるとい
える。 また、第5図においても、同様に、マイコン等で構成さ
れたディジタル信号発生回路3にディジタル信号りを出
力させ、そのディジタル信号りを基準D/A変換器4と
被検査用のD/A変換器2へ与える。 基準D/A変換器4のアナログ出力とD/A変換器2の
アナログ出力とは比較器5で比較され、一致していれば
、比較器5の出力信号Yとして一致信号が出力される。 すなわち、比較器5より一致信号が出力されていれば、
被検査用のD/A変換器2は正常であるといえる。
を示すブロック接続図であり、図において、3は検査の
ために用意されたディジタル信号発生回路、2は検査を
受けるディジタル/アナログ変換器(以下、D/A変換
器という)である。 また、第5図は第4図の検査装置に改良を加えたものを
示すブロック接続図であり、図において、4はディジタ
ル信号発生回路3に接続した基準D/A変換器で、これ
が上記D/A変換器2と並列関係にある。5はこれら2
つのD/A変換器2゜4のアナログ出力を比較する比較
器である。 次に動作について説明する。まず、第4図において、マ
イクロコンピュータ(以下、マイコンという)等で構成
されたディジタル信号発生回路3に、ある値のディジタ
ル信号を出力するように指示すると、ディジタル信号発
生回路3はディジタル信号りを出力し、D/A変換器2
に印加する。 D/A変換器2は与えられたディジタル信号りに応じた
アナログ信号Aを出力する。このアナログ信号Aを測定
し、上記ディジタル信号りとの関係が正しいかどうか判
定する。すなわち、ディジタル信号りにより意図した出
力アナログ信号と、実際に出力したアナログ信号Aとが
一敗していれば、このD/A変換器2は正常であるとい
える。 また、第5図においても、同様に、マイコン等で構成さ
れたディジタル信号発生回路3にディジタル信号りを出
力させ、そのディジタル信号りを基準D/A変換器4と
被検査用のD/A変換器2へ与える。 基準D/A変換器4のアナログ出力とD/A変換器2の
アナログ出力とは比較器5で比較され、一致していれば
、比較器5の出力信号Yとして一致信号が出力される。 すなわち、比較器5より一致信号が出力されていれば、
被検査用のD/A変換器2は正常であるといえる。
従来のD/A変換器の検査装置は以上のように構成され
ているので、D/A変換器2.4にディジタル信号を供
給するのに、マイコン構成になるディジタル信号発生回
路を用意しなければならず、検査設備が高価になるなど
の問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、構成が簡単で、設備のコストを低減できると
ともに、実装状態での周辺回路の検査も容易に行うこと
ができるD/A変換器の検査装置を得ることを目的とす
る。
ているので、D/A変換器2.4にディジタル信号を供
給するのに、マイコン構成になるディジタル信号発生回
路を用意しなければならず、検査設備が高価になるなど
の問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、構成が簡単で、設備のコストを低減できると
ともに、実装状態での周辺回路の検査も容易に行うこと
ができるD/A変換器の検査装置を得ることを目的とす
る。
この発明に係るD/A変換器の検査装置は、D/A変換
器にカウンタの計数出力を供給するトライスティトバッ
ファ回路を設けたものである。
器にカウンタの計数出力を供給するトライスティトバッ
ファ回路を設けたものである。
この発明におけるトライスティトバッファ回路は、検査
時にカウンタより発生したディジタル信号をD/A変換
器へ印加し、これによってD/A変換器の出力信号との
関係を計測して、そのD/A変換器の検査を行えるよう
にし、この結果として高価なディジタル符号発生回路を
不要とする。
時にカウンタより発生したディジタル信号をD/A変換
器へ印加し、これによってD/A変換器の出力信号との
関係を計測して、そのD/A変換器の検査を行えるよう
にし、この結果として高価なディジタル符号発生回路を
不要とする。
以下、この発明の一実施例を図について説明する。
第1図において、・1はD/A変換装置、2はD/A変
換装置1内のD/A変換器、4は上記D/A変換器2と
同じディジタル信号が入力される基準D/A変換器、5
はD/A変換器2と基準D/A変換器4とから出力され
た各アナログ信号を入力とする比較器、6はトライステ
ィトバッファ回路で、D/A変換器2と上記基準D/A
変換器4の各ディジタル信号ラインに出力側が接続され
て、外部のコントロール端子Cに入力されるコントロー
ル信号により制御される。7はカウンタで、上記トライ
スティトバッファ回路6に外部のクロック端子Tより与
えられたパルスのディジタル計数出力DIを与える。R
は上記カウンタ7のリセット端子である。 次に動作について説明する。 コントロール端子Cに入力されるコントロール信号がハ
イレベル(以下、“H”という)の場合、トライスティ
トバッファ回路6の出力はハイインピーダンス状態とな
り、D/A変換器2と基準D/A変換器4には外部から
のディジタル信号りが印加され、それぞれその信号に応
じたアナログ信号を出力し、これらが比較器5へ与えら
れる。比較器5は2つのアナログ信号が一致していれば
、一致信号を出力信号Yとして出力し、これによりこの
D/A変換器2が正常であることがわかる。 次に、コントロール端子Cに入力されるコントロール信
号がローレベル(以下、°“L 11という)の場合、
トライスティトバッファ回路6の出力は、カウンタ7か
らのディジタル入力DIと等しくなる。また、このトラ
イスティトバッファ回路6のディジタル入力DIは、外
部より上記ディジタル信号りを与えなければ、そのまま
D/A変換器2に印加されると同時に、D/A変換装W
1の外部へ出て基準D/A変換器4にも印加される。従
って、カウンタ7に対してクロック入力端子Tよりパル
スを入力すれば、このカウンタ7はそのパルスを計数し
、ディジタル計数出力としての上記ディジタル入力DI
を、トライスティトバッファ回路6を通じてD/A変換
器2と基準D/A変換器4へ与える。また、カウンタ7
のリセット端子Rよりリセット信号を入力すれば、この
カウンタ7はリセットされ、クロック端子Tよりパルス
を入れるだけで、任意のディジタル入力DIが得られる
。 第2図は6ビツトのディジタル信号を扱う上記D/A変
換装置1の詳細を示すブロック接続図であり、Do””
Qsはディジタル信号、7は6ビツト分の出力端子D0
〜Q6等有するカウンタ、6a〜6fは6ビツト分のト
ライステートバッファであり、これらの動作は、第1図
について説明したところと同様である。 このことより、外部よりディジタル信号りを与えること
なく、クロック端子Tよりパルスを入れるだけで、D/
A変換器2の検査が可能となる。 第3図はD/A変換装置1を実装したディジタル/アナ
ログ回路装置の一例を示すもので、図において、8はデ
ィジタル回路、9はディジタル回路8からのディジタル
信号りが入力されるトライスティトバッファ回路、10
はコントロール端子Cからの制御信号を反転して、上記
トライスティトバッファ回路の制御端子へ印加するイン
バータ、11はディジタル/アナログ変換装置1内のD
/A変換器2から出力されるアナログ信号を処理するア
ナログ回路、12は上記D/A変換装置l。 ディジタル回路8、トライスティトバッファ回路9、ア
ナログ回路11から構成されるディジタル/アナログ回
路装置である。 以下に、この実施例の動作を通常動作モードと砕 アナログ回路検査モードとに分けて説明する。 まず、通常動作モードにおいて、上記ディジタル/アナ
ログ回路装置12を通常動作させる場合は、コントロー
ル端子Cを“H”°にする。これにより、トライスティ
トバッファ回路6の出力はハイインピーダンス状態とな
り、一方、トライスティトバッファ回路6のコントロー
ル端子はインバーター0によって“l L l”となっ
ているため、これの出力は、ディジタル回路8から印加
されるディジタル信号りと等しくなる。従って、このデ
ィジタル信号りがD/A変換器2に入力され、ディジタ
ル信号りに応じたアナログ信号がアナログ回路11に入
力される。アナログ回路11では入力されたアナログ信
号を処理して、アナログ信号Aを外部へ出力する。 一方、アナログ回路検査モードにおいて、上記ディジタ
ル/アナログ回路装置12内のアナログ回路11の検査
を行う場合は、コントロール端子Cを“L ”にする。 これにより、トライスティトバッファ回路9の出力はハ
イインピーダンス状態となり、トライスティトバッファ
回路6の出力のインピーダンスは低下して、カウンタ7
から印加されるディジタル入力DIと等しくなる。つま
り、カウンタ7からのディジタル入力DIがD/A変換
器2に入力され、そのディジタル入力DIに応じたアナ
ログ出力がアナログ回路11に印加される。また、カウ
ンタ7のディジタル入力DIは、カウンタ7のリセット
端子Rにリセット信号が加えられるとクリアされ、クロ
ック端子Tより印加されたパルスの数により決められる
。このことより、アナログ回路検査モードでは、クロッ
ク端子Tより印加するパルスの数により、アナログ回路
11にそのパルス数に応じたレベルのアナログ信号を与
えることができる。すなわち、パルスをクロック端子T
より印加することにより、アナログ信号Aをアナログ回
路11の出力側で観測するだけで、アナログ回路11の
検査が可能となる。
換装置1内のD/A変換器、4は上記D/A変換器2と
同じディジタル信号が入力される基準D/A変換器、5
はD/A変換器2と基準D/A変換器4とから出力され
た各アナログ信号を入力とする比較器、6はトライステ
ィトバッファ回路で、D/A変換器2と上記基準D/A
変換器4の各ディジタル信号ラインに出力側が接続され
て、外部のコントロール端子Cに入力されるコントロー
ル信号により制御される。7はカウンタで、上記トライ
スティトバッファ回路6に外部のクロック端子Tより与
えられたパルスのディジタル計数出力DIを与える。R
は上記カウンタ7のリセット端子である。 次に動作について説明する。 コントロール端子Cに入力されるコントロール信号がハ
イレベル(以下、“H”という)の場合、トライスティ
トバッファ回路6の出力はハイインピーダンス状態とな
り、D/A変換器2と基準D/A変換器4には外部から
のディジタル信号りが印加され、それぞれその信号に応
じたアナログ信号を出力し、これらが比較器5へ与えら
れる。比較器5は2つのアナログ信号が一致していれば
、一致信号を出力信号Yとして出力し、これによりこの
D/A変換器2が正常であることがわかる。 次に、コントロール端子Cに入力されるコントロール信
号がローレベル(以下、°“L 11という)の場合、
トライスティトバッファ回路6の出力は、カウンタ7か
らのディジタル入力DIと等しくなる。また、このトラ
イスティトバッファ回路6のディジタル入力DIは、外
部より上記ディジタル信号りを与えなければ、そのまま
D/A変換器2に印加されると同時に、D/A変換装W
1の外部へ出て基準D/A変換器4にも印加される。従
って、カウンタ7に対してクロック入力端子Tよりパル
スを入力すれば、このカウンタ7はそのパルスを計数し
、ディジタル計数出力としての上記ディジタル入力DI
を、トライスティトバッファ回路6を通じてD/A変換
器2と基準D/A変換器4へ与える。また、カウンタ7
のリセット端子Rよりリセット信号を入力すれば、この
カウンタ7はリセットされ、クロック端子Tよりパルス
を入れるだけで、任意のディジタル入力DIが得られる
。 第2図は6ビツトのディジタル信号を扱う上記D/A変
換装置1の詳細を示すブロック接続図であり、Do””
Qsはディジタル信号、7は6ビツト分の出力端子D0
〜Q6等有するカウンタ、6a〜6fは6ビツト分のト
ライステートバッファであり、これらの動作は、第1図
について説明したところと同様である。 このことより、外部よりディジタル信号りを与えること
なく、クロック端子Tよりパルスを入れるだけで、D/
A変換器2の検査が可能となる。 第3図はD/A変換装置1を実装したディジタル/アナ
ログ回路装置の一例を示すもので、図において、8はデ
ィジタル回路、9はディジタル回路8からのディジタル
信号りが入力されるトライスティトバッファ回路、10
はコントロール端子Cからの制御信号を反転して、上記
トライスティトバッファ回路の制御端子へ印加するイン
バータ、11はディジタル/アナログ変換装置1内のD
/A変換器2から出力されるアナログ信号を処理するア
ナログ回路、12は上記D/A変換装置l。 ディジタル回路8、トライスティトバッファ回路9、ア
ナログ回路11から構成されるディジタル/アナログ回
路装置である。 以下に、この実施例の動作を通常動作モードと砕 アナログ回路検査モードとに分けて説明する。 まず、通常動作モードにおいて、上記ディジタル/アナ
ログ回路装置12を通常動作させる場合は、コントロー
ル端子Cを“H”°にする。これにより、トライスティ
トバッファ回路6の出力はハイインピーダンス状態とな
り、一方、トライスティトバッファ回路6のコントロー
ル端子はインバーター0によって“l L l”となっ
ているため、これの出力は、ディジタル回路8から印加
されるディジタル信号りと等しくなる。従って、このデ
ィジタル信号りがD/A変換器2に入力され、ディジタ
ル信号りに応じたアナログ信号がアナログ回路11に入
力される。アナログ回路11では入力されたアナログ信
号を処理して、アナログ信号Aを外部へ出力する。 一方、アナログ回路検査モードにおいて、上記ディジタ
ル/アナログ回路装置12内のアナログ回路11の検査
を行う場合は、コントロール端子Cを“L ”にする。 これにより、トライスティトバッファ回路9の出力はハ
イインピーダンス状態となり、トライスティトバッファ
回路6の出力のインピーダンスは低下して、カウンタ7
から印加されるディジタル入力DIと等しくなる。つま
り、カウンタ7からのディジタル入力DIがD/A変換
器2に入力され、そのディジタル入力DIに応じたアナ
ログ出力がアナログ回路11に印加される。また、カウ
ンタ7のディジタル入力DIは、カウンタ7のリセット
端子Rにリセット信号が加えられるとクリアされ、クロ
ック端子Tより印加されたパルスの数により決められる
。このことより、アナログ回路検査モードでは、クロッ
ク端子Tより印加するパルスの数により、アナログ回路
11にそのパルス数に応じたレベルのアナログ信号を与
えることができる。すなわち、パルスをクロック端子T
より印加することにより、アナログ信号Aをアナログ回
路11の出力側で観測するだけで、アナログ回路11の
検査が可能となる。
以上のように、この発明によればD/A変換器にカウン
タの計数出力を供給するトライスティトバッファ回路を
設け、外部からのディジタル信号の供給のない場合に、
上記計数出力が上記D/A変換器の入出力で一致するか
否かを判定できるように構成したので、従来のような高
価なディジタル信号発生装置を用いずに、簡単かつ安価
に上記D/A変換器の検査を実施できるものが得られる
効果がある。
タの計数出力を供給するトライスティトバッファ回路を
設け、外部からのディジタル信号の供給のない場合に、
上記計数出力が上記D/A変換器の入出力で一致するか
否かを判定できるように構成したので、従来のような高
価なディジタル信号発生装置を用いずに、簡単かつ安価
に上記D/A変換器の検査を実施できるものが得られる
効果がある。
第1図はこの発明の一実施例によるD/A変換器の検査
装置を示すブロック接続図、第2図は6ビツトの信号を
扱うD/A変換装置の詳細を示すブロック接続図、第3
図はこの発明におけるD/A変換装置を実装したディジ
タル・アナログ回路装置を示すブロック接続図、第4図
および第5図は従来のD/A変換器の検査装置を示すブ
ロック接続図である。 2はディジタル/アナログ変換器(D/A変換器)、6
はトライスティトバッファ回路、7はカウンタ。 なお、図中、同一符号は同一、又は相当会氏分を示す。
装置を示すブロック接続図、第2図は6ビツトの信号を
扱うD/A変換装置の詳細を示すブロック接続図、第3
図はこの発明におけるD/A変換装置を実装したディジ
タル・アナログ回路装置を示すブロック接続図、第4図
および第5図は従来のD/A変換器の検査装置を示すブ
ロック接続図である。 2はディジタル/アナログ変換器(D/A変換器)、6
はトライスティトバッファ回路、7はカウンタ。 なお、図中、同一符号は同一、又は相当会氏分を示す。
Claims (1)
- ディジタル信号をアナログ信号に変換するディジタル/
アナログ変換器と、外部から与えられたパルスを計数す
るカウンタと、このカウンタの計数出力を上記ディジタ
ル信号に替えて、上記ディジタル/アナログ変換器に供
給するトライステートバッファ回路とを備えたディジタ
ル/アナログ変換器の検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31372588A JPH02159824A (ja) | 1988-12-14 | 1988-12-14 | ディジタル/アナログ変換器の検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31372588A JPH02159824A (ja) | 1988-12-14 | 1988-12-14 | ディジタル/アナログ変換器の検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02159824A true JPH02159824A (ja) | 1990-06-20 |
Family
ID=18044766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31372588A Pending JPH02159824A (ja) | 1988-12-14 | 1988-12-14 | ディジタル/アナログ変換器の検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02159824A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04150415A (ja) * | 1990-10-11 | 1992-05-22 | Mitsubishi Electric Corp | 集積回路装置 |
-
1988
- 1988-12-14 JP JP31372588A patent/JPH02159824A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04150415A (ja) * | 1990-10-11 | 1992-05-22 | Mitsubishi Electric Corp | 集積回路装置 |
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