JPH07167926A - アンダーサンプリング・ディジタル試験装置および方法 - Google Patents
アンダーサンプリング・ディジタル試験装置および方法Info
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- JPH07167926A JPH07167926A JP6201238A JP20123894A JPH07167926A JP H07167926 A JPH07167926 A JP H07167926A JP 6201238 A JP6201238 A JP 6201238A JP 20123894 A JP20123894 A JP 20123894A JP H07167926 A JPH07167926 A JP H07167926A
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 高速度データ転送を速やかかつ正確に試験
し、同時に適切な診断情報を与えるための試験装置およ
び方法を提供する。 【構成】 アンダーサンプリング・ディジタル試験回路
２０は、データ転送を導く手段１５と、データ収集アレ
イ２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
し、同時に適切な診断情報を与えるための試験装置およ
び方法を提供する。 【構成】 アンダーサンプリング・ディジタル試験回路
２０は、データ転送を導く手段１５と、データ収集アレ
イ２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に関し、特に
回路試験用のサンプリング回路に関する。
回路試験用のサンプリング回路に関する。
【０００２】
【従来の技術】集積回路においては、回路のパフォーマ
ンスは、機能的およびパラメータ的試験によって確かめ
られる。例えば、一連の電圧値が回路の入力に印加さ
れ、該回路が適切に機能しているか否かを知るために、
その出力が試験される。さらに、供給電流、信号遷移時
間、および他の諸特性が測定され、それぞれの回路が利
用者により要求されているパラメータ仕様に適合するよ
うに保証される。回路がより高速になると、試験機構は
高速データ転送が無エラーであることを保証するため
に、より創造的なものにならなくてはならない。
ンスは、機能的およびパラメータ的試験によって確かめ
られる。例えば、一連の電圧値が回路の入力に印加さ
れ、該回路が適切に機能しているか否かを知るために、
その出力が試験される。さらに、供給電流、信号遷移時
間、および他の諸特性が測定され、それぞれの回路が利
用者により要求されているパラメータ仕様に適合するよ
うに保証される。回路がより高速になると、試験機構は
高速データ転送が無エラーであることを保証するため
に、より創造的なものにならなくてはならない。
【０００３】図１は、ビデオドライバ回路１０の部分を
示す従来技術の図である。ビデオドライバ回路１０は、
通常は画素データであるデータ源１２と、バス１３と、
制御回路１４と、第２バス１５と、ディジタル−アナロ
グ変換器（ＤＡＣ）１６と、から成る。制御回路１４
は、入来画素速度が減少せしめられうるようにチップ上
における内部操作の速度を増大させる内部多重化と、Ｒ
ＡＭルックアップテーブルと、ビデオドライバに共通す
る付加的スイッチング回路と、を含みうる。制御回路１
４はバス１５を経てＤＡＣ１６へ、所望の色強度を反映
する多ビットコード（または「ワード」）を供給する。
ＤＡＣ１６は、そのビットコードを、所望の色強度を反
映するアナログ電圧に変換する。過去においては転送速
度が遅く（＜５０ＭＨｚ）、制御回路１４が簡単だった
ので、高速データ転送は設計によって保証され、試験さ
れなかった。データ転送速度が増大し（７５−２００Ｍ
Ｈｚ）、制御回路１４が極めて複雑になったのに伴い、
データ転送の完全性を試験することが必要になった。
示す従来技術の図である。ビデオドライバ回路１０は、
通常は画素データであるデータ源１２と、バス１３と、
制御回路１４と、第２バス１５と、ディジタル−アナロ
グ変換器（ＤＡＣ）１６と、から成る。制御回路１４
は、入来画素速度が減少せしめられうるようにチップ上
における内部操作の速度を増大させる内部多重化と、Ｒ
ＡＭルックアップテーブルと、ビデオドライバに共通す
る付加的スイッチング回路と、を含みうる。制御回路１
４はバス１５を経てＤＡＣ１６へ、所望の色強度を反映
する多ビットコード（または「ワード」）を供給する。
ＤＡＣ１６は、そのビットコードを、所望の色強度を反
映するアナログ電圧に変換する。過去においては転送速
度が遅く（＜５０ＭＨｚ）、制御回路１４が簡単だった
ので、高速データ転送は設計によって保証され、試験さ
れなかった。データ転送速度が増大し（７５−２００Ｍ
Ｈｚ）、制御回路１４が極めて複雑になったのに伴い、
データ転送の完全性を試験することが必要になった。
【０００４】データは、簡単かつ直接に高周波でＡＴＥ
（自動試験装置）へポートされえない。そのわけは、図
１の回路は、ＡＴＥへの誘導性ケーブルを経て高周波デ
ータを駆動するための追加のドライバを必要とするから
である。さらに、データを高周波で読取りうるＡＴＥ
は、低周波試験器よりも遙かに高価である。
（自動試験装置）へポートされえない。そのわけは、図
１の回路は、ＡＴＥへの誘導性ケーブルを経て高周波デ
ータを駆動するための追加のドライバを必要とするから
である。さらに、データを高周波で読取りうるＡＴＥ
は、低周波試験器よりも遙かに高価である。
【０００５】データ転送の完全性を試験する通常の従来
技術の方法は、ＤＡＣ１６のアナログ電圧をディジタル
化し、ディジタル化された電圧値を期待値と比較する。
これは通常、ＤＡＣの出力に黒／白の色パターン（方形
波）を得るために全ての「０」および「１」を転送する
ことにより行われる。しかし、これは低速度で行われる
試験であり、従って不経済である。さらに、ディジタル
化技術の解像度は、転送の正確度を所望の信頼度レベル
に保証するのに十分な高さをもたない。例えば、もし最
下位ビットが脱落したとすれば、そのエラーは検出され
る電圧誤差を与えるほど大きくない。さらに、たとえエ
ラーが、障害を検出するのに十分な大きさをもっていた
としても、どのビットまたは諸ビットが障害を起こして
いるかを決定することは不可能である。
技術の方法は、ＤＡＣ１６のアナログ電圧をディジタル
化し、ディジタル化された電圧値を期待値と比較する。
これは通常、ＤＡＣの出力に黒／白の色パターン（方形
波）を得るために全ての「０」および「１」を転送する
ことにより行われる。しかし、これは低速度で行われる
試験であり、従って不経済である。さらに、ディジタル
化技術の解像度は、転送の正確度を所望の信頼度レベル
に保証するのに十分な高さをもたない。例えば、もし最
下位ビットが脱落したとすれば、そのエラーは検出され
る電圧誤差を与えるほど大きくない。さらに、たとえエ
ラーが、障害を検出するのに十分な大きさをもっていた
としても、どのビットまたは諸ビットが障害を起こして
いるかを決定することは不可能である。
【０００６】第２の従来技術の方法は、数ビットワード
をビデオドライバ１０へ入力し、それらのワードを制御
回路１４の出力に出力する、周期冗長検査試験（ＣＲ
Ｃ）または「１」累算方法である。それらのワードはア
ルゴリズム的に組合わされ、あらかじめ計算された期待
値と比較される。この方法は、イエス／ノー式に障害が
存在するか否かを決定するが、いかなる診断能力ももた
ないので、望ましくない。それは、どの特定のビットま
たは諸ビットに障害があるかについての情報を与ええな
い。
をビデオドライバ１０へ入力し、それらのワードを制御
回路１４の出力に出力する、周期冗長検査試験（ＣＲ
Ｃ）または「１」累算方法である。それらのワードはア
ルゴリズム的に組合わされ、あらかじめ計算された期待
値と比較される。この方法は、イエス／ノー式に障害が
存在するか否かを決定するが、いかなる診断能力ももた
ないので、望ましくない。それは、どの特定のビットま
たは諸ビットに障害があるかについての情報を与ええな
い。
【０００７】
【発明が解決しようとする課題】本発明は、高速データ
転送を速やかかつ正確に試験し、同時に適切な診断情報
を与えることにより従来技術の諸問題を解消する試験方
法を提供することを目的とする。本発明の他の諸目的お
よび諸利点は、本技術分野において通常の習熟度を有す
る者にとっては、以下の明細書を添付図面と共に参照す
れば明らかになるはずである。
転送を速やかかつ正確に試験し、同時に適切な診断情報
を与えることにより従来技術の諸問題を解消する試験方
法を提供することを目的とする。本発明の他の諸目的お
よび諸利点は、本技術分野において通常の習熟度を有す
る者にとっては、以下の明細書を添付図面と共に参照す
れば明らかになるはずである。
【０００８】
【課題を解決するための手段】アンダーサンプリング・
ディジタル試験回路（ｕｎｄｅｒｓａｍｐｌｉｎｇｄｉ
ｇｉｔａｌ ｔｅｓｔａｂｉｌｉｔｙ ｃｉｒｃｕｉ
ｔ）２０は、データ転送を導く手段１５と、データ収集
アレイ２２と、分周器回路１８と、を含む。分周器回路
１８は、高データ転送速度で前記データ転送を導く手段
１５に沿って進むデータをアンダーサンプリングするデ
ータ収集アレイ２２へイネーブル信号を供給し、それに
より従来技術の試験方法の欠点なく高データ転送速度転
送の完全性を効果的に試験する。
ディジタル試験回路（ｕｎｄｅｒｓａｍｐｌｉｎｇｄｉ
ｇｉｔａｌ ｔｅｓｔａｂｉｌｉｔｙ ｃｉｒｃｕｉ
ｔ）２０は、データ転送を導く手段１５と、データ収集
アレイ２２と、分周器回路１８と、を含む。分周器回路
１８は、高データ転送速度で前記データ転送を導く手段
１５に沿って進むデータをアンダーサンプリングするデ
ータ収集アレイ２２へイネーブル信号を供給し、それに
より従来技術の試験方法の欠点なく高データ転送速度転
送の完全性を効果的に試験する。
【０００９】
【実施例】図２は、本発明の実施例である、ビデオドラ
イバ回路３０内のアンダーサンプリング・ディジタル試
験回路２０を示すブロック図である。ビデオドライバ回
路３０は、入力として画素データを受ける３つのパレッ
トＲＡＭ２６ａ−２６ｃから成る。パレットＲＡＭ２６
ａ−２６ｃは、バス１５を経てＤＡＣ１６ａ−１６ｃに
接続され、ビデオモニタを駆動する。アンダーサンプリ
ング・ディジタル試験回路２０は、バス１５にアクセス
する診断ポートとして作用する。回路２０は、従来技術
のデータ転送方法の限界なく、高速データ転送を有利に
試験する。あるいは、バス１５は、データ転送を導く任
意の手段でありうる。
イバ回路３０内のアンダーサンプリング・ディジタル試
験回路２０を示すブロック図である。ビデオドライバ回
路３０は、入力として画素データを受ける３つのパレッ
トＲＡＭ２６ａ−２６ｃから成る。パレットＲＡＭ２６
ａ−２６ｃは、バス１５を経てＤＡＣ１６ａ−１６ｃに
接続され、ビデオモニタを駆動する。アンダーサンプリ
ング・ディジタル試験回路２０は、バス１５にアクセス
する診断ポートとして作用する。回路２０は、従来技術
のデータ転送方法の限界なく、高速データ転送を有利に
試験する。あるいは、バス１５は、データ転送を導く任
意の手段でありうる。
【００１０】次に図３を参照すると、図３は、アンダー
サンプリング・ディジタル試験回路２０を詳細に示すブ
ロック図である。回路２０においては、アンダーサンプ
リング・レジスタアレイ２２へデータ（この特定の実施
例においてはパレットＲＡＭ２６ａ−２６ｃの１つから
の多ビットワード）が入来する。アンダーサンプリング
・レジスタアレイ２２はまた、カウンタ１８にも接続さ
れている。カウンタ１８は入力として、高速データ転送
と同じ周波数のデータ転送クロック信号を受ける。レジ
スタアレイ２２の出力は、ビデオドライバ回路３０の外
部の自動試験装置（ＡＴＥ）に接続されている。この特
定の実施例においては、回路２０がビデオドライバチッ
プ３０上に集積されていることを指摘することが重要で
ある。しかし、回路２０は、代わりに外部試験ボード上
にも配置されうる。
サンプリング・ディジタル試験回路２０を詳細に示すブ
ロック図である。回路２０においては、アンダーサンプ
リング・レジスタアレイ２２へデータ（この特定の実施
例においてはパレットＲＡＭ２６ａ−２６ｃの１つから
の多ビットワード）が入来する。アンダーサンプリング
・レジスタアレイ２２はまた、カウンタ１８にも接続さ
れている。カウンタ１８は入力として、高速データ転送
と同じ周波数のデータ転送クロック信号を受ける。レジ
スタアレイ２２の出力は、ビデオドライバ回路３０の外
部の自動試験装置（ＡＴＥ）に接続されている。この特
定の実施例においては、回路２０がビデオドライバチッ
プ３０上に集積されていることを指摘することが重要で
ある。しかし、回路２０は、代わりに外部試験ボード上
にも配置されうる。
【００１１】次に図４を参照すると、図４は、レジスタ
アレイ２２を示す概略図である。レジスタアレイ２２は
複数のＤ形フリップフロップ２４ａ−２４ｉを有し、そ
のそれぞれはバス１５に接続されたデータ入力と、カウ
ンタ１８に接続されたイネーブル入力と、ＡＴＥに接続
された出力と、を有する。文字「ｉ」は用いられている
フリップフロップの数を表し、これは収集されるべきデ
ータのビット数に相当する。ＡＴＥはフリップフロップ
２４ａ−２４ｉの出力上のデータを取り、データ転送に
おけるエラーをチェックするためにそれをその期待値と
比較する。このようにして、ＡＴＥは、データ転送に障
害が起こっているか否か、およびいずれのビットまたは
諸ビットがその障害を起こしているか、を決定しうる。
アンダーサンプリング・ディジタル試験回路２０は、ビ
デオドライバ回路３０内において転送されているデータ
をアンダーサンプリングするので、アンダーサンプリン
グされたデータのＡＴＥへの転送速度は、ビデオドライ
バ回路３０内における高速データ転送の速度よりも実質
的に遅い。
アレイ２２を示す概略図である。レジスタアレイ２２は
複数のＤ形フリップフロップ２４ａ−２４ｉを有し、そ
のそれぞれはバス１５に接続されたデータ入力と、カウ
ンタ１８に接続されたイネーブル入力と、ＡＴＥに接続
された出力と、を有する。文字「ｉ」は用いられている
フリップフロップの数を表し、これは収集されるべきデ
ータのビット数に相当する。ＡＴＥはフリップフロップ
２４ａ−２４ｉの出力上のデータを取り、データ転送に
おけるエラーをチェックするためにそれをその期待値と
比較する。このようにして、ＡＴＥは、データ転送に障
害が起こっているか否か、およびいずれのビットまたは
諸ビットがその障害を起こしているか、を決定しうる。
アンダーサンプリング・ディジタル試験回路２０は、ビ
デオドライバ回路３０内において転送されているデータ
をアンダーサンプリングするので、アンダーサンプリン
グされたデータのＡＴＥへの転送速度は、ビデオドライ
バ回路３０内における高速データ転送の速度よりも実質
的に遅い。
【００１２】次に、図２、３、および４を参照しつつ、
本発明の装置の機能の説明を行う。図２において、画素
データがパレットＲＡＭ２６ａ−２６ｃへ入力される。
画素データは、それぞれの個々の画素のための色および
強度に関する命令を表し、試験モードにおいてはソフト
ウェアにより駆動される。試験モードにおいてビデオ回
路３０を駆動するディジタル試験ベクトルは、ＡＴＥか
らのものである。パレットＲＡＭ２６ａ−２６ｃはルッ
クアップテーブルを形成し、所望の色および強度を反映
する多ビットコードを出力する。大抵の色は、変化する
赤色、青色、および緑色の組合せから成ることを理解す
べきである。従って、それぞれの所望される色および強
度は３つの多ビットコードによって表され、そのそれぞ
れはその適切なＤＡＣ１６ａ−１６ｃへ入力される。お
のおののＤＡＣ１６ａ−１６ｃは、そのそれぞれの多ビ
ットコードを受け、ディジタルーアナログ変換器におい
て公知のようにそれをアナログ電圧に変換する。ＤＡＣ
１６ａ−１６ｃの出力におけるこのアナログ電圧は、出
力装置、通常はビデオモニタ、を駆動する。この実施例
におけるＤＡＣ１６ａ−１６ｃは電流を出力するが外部
抵抗を駆動し、この抵抗は該電流を電圧に変換する。あ
るいは、ＤＡＣ１６ａ−１６ｃは直接電圧を出力するこ
ともできる。
本発明の装置の機能の説明を行う。図２において、画素
データがパレットＲＡＭ２６ａ−２６ｃへ入力される。
画素データは、それぞれの個々の画素のための色および
強度に関する命令を表し、試験モードにおいてはソフト
ウェアにより駆動される。試験モードにおいてビデオ回
路３０を駆動するディジタル試験ベクトルは、ＡＴＥか
らのものである。パレットＲＡＭ２６ａ−２６ｃはルッ
クアップテーブルを形成し、所望の色および強度を反映
する多ビットコードを出力する。大抵の色は、変化する
赤色、青色、および緑色の組合せから成ることを理解す
べきである。従って、それぞれの所望される色および強
度は３つの多ビットコードによって表され、そのそれぞ
れはその適切なＤＡＣ１６ａ−１６ｃへ入力される。お
のおののＤＡＣ１６ａ−１６ｃは、そのそれぞれの多ビ
ットコードを受け、ディジタルーアナログ変換器におい
て公知のようにそれをアナログ電圧に変換する。ＤＡＣ
１６ａ−１６ｃの出力におけるこのアナログ電圧は、出
力装置、通常はビデオモニタ、を駆動する。この実施例
におけるＤＡＣ１６ａ−１６ｃは電流を出力するが外部
抵抗を駆動し、この抵抗は該電流を電圧に変換する。あ
るいは、ＤＡＣ１６ａ−１６ｃは直接電圧を出力するこ
ともできる。
【００１３】高性能のグラフィックス装置においては、
データ転送の速度は極めて高くなりうる（７５−２００
ＭＨｚ）。データ転送の正確度を試験するために、アン
ダーサンプリング・ディジタル試験回路２０はバス１５
に結合せしめられる。回路２０は使用可能にされると診
断ポートとして作用し、パレットＲＡＭ２６ａ−２６ｃ
からの多ビットコードをサンプリングし、サンプリング
されたデータを、期待されるデータがサンプリングされ
たデータと一致するか否かを知るためにチェックするＡ
ＴＥへ出力する。
データ転送の速度は極めて高くなりうる（７５−２００
ＭＨｚ）。データ転送の正確度を試験するために、アン
ダーサンプリング・ディジタル試験回路２０はバス１５
に結合せしめられる。回路２０は使用可能にされると診
断ポートとして作用し、パレットＲＡＭ２６ａ−２６ｃ
からの多ビットコードをサンプリングし、サンプリング
されたデータを、期待されるデータがサンプリングされ
たデータと一致するか否かを知るためにチェックするＡ
ＴＥへ出力する。
【００１４】アンダーサンプリング・ディジタル試験回
路２０の動作は、以下のように行われる。パレットＲＡ
Ｍ２６ａ−２６ｃからの多ビットコード（データ）は、
図３のアンダーサンプリング・レジスタアレイ２２への
データ入力として働く。レジスタアレイ２２は、図４に
示されているように複数のＤ形フリップフロップ２４ａ
−２４ｉを含み、「ｉ」はパレットＲＡＭ２６ａ−２６
ｃからのデータビット入力の数に等しい。例えば、もし
パレットＲＡＭ２６ａ−２６ｃからの多ビットワードが
８ビットの長さのものならば、レジスタアレイ２２内に
は８つのＤ形フリップフロップが存在する。フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８からの出力によ
って使用可能にされる。カウンタ１８の出力は、フリッ
プフロップ２４ａ−２４ｉが、フリップフロップ２４ａ
−２４ｉ内においてデータが変化するのと同じ瞬間に使
用可能にされないように、レジスタアレイ２２と適切に
同期せしめられなくてはならない。従って、フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８の出力信号の立
下がり区間において使用可能にされる。あるいは、カウ
ンタ１８の出力は、フリップフロップ２４ａ−２４ｉの
中間状態を禁止するのに十分な遅延を与えるためのいく
つかの伝送ゲートを経て送られる。カウンタ１８は入力
として、データ転送の周波数に一致する周波数を有する
２進信号を受ける。カウンタ１８は、「Ｎ」を整数とし
て、「Ｎ」分周されたデータ転送クロック信号の周波数
を表す２進信号を出力する。「Ｎ」の値は後述される。
路２０の動作は、以下のように行われる。パレットＲＡ
Ｍ２６ａ−２６ｃからの多ビットコード（データ）は、
図３のアンダーサンプリング・レジスタアレイ２２への
データ入力として働く。レジスタアレイ２２は、図４に
示されているように複数のＤ形フリップフロップ２４ａ
−２４ｉを含み、「ｉ」はパレットＲＡＭ２６ａ−２６
ｃからのデータビット入力の数に等しい。例えば、もし
パレットＲＡＭ２６ａ−２６ｃからの多ビットワードが
８ビットの長さのものならば、レジスタアレイ２２内に
は８つのＤ形フリップフロップが存在する。フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８からの出力によ
って使用可能にされる。カウンタ１８の出力は、フリッ
プフロップ２４ａ−２４ｉが、フリップフロップ２４ａ
−２４ｉ内においてデータが変化するのと同じ瞬間に使
用可能にされないように、レジスタアレイ２２と適切に
同期せしめられなくてはならない。従って、フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８の出力信号の立
下がり区間において使用可能にされる。あるいは、カウ
ンタ１８の出力は、フリップフロップ２４ａ−２４ｉの
中間状態を禁止するのに十分な遅延を与えるためのいく
つかの伝送ゲートを経て送られる。カウンタ１８は入力
として、データ転送の周波数に一致する周波数を有する
２進信号を受ける。カウンタ１８は、「Ｎ」を整数とし
て、「Ｎ」分周されたデータ転送クロック信号の周波数
を表す２進信号を出力する。「Ｎ」の値は後述される。
【００１５】この特定の実施例においては、ＡＴＥソフ
トウェアにより４８ビットの２進シーケンスが、パレッ
トＲＡＭ２６ａ−２６ｃを経てＤＡＣ１６ａ−１６ｃ
へ、データ転送クロック速度によって決定される速度で
繰返して転送され、それぞれの色は４つの個々の８ビッ
トワードを有する。単一色に対する代表的なビットシー
ケンスは次のようになる。 このシーケンスは、それぞれのビットが数回「０」と
「１」との間で交替するので、それぞれの色に対するそ
れぞれのビットが適正に転送されているか否かを知るこ
とを可能にする。この実施例においては、レジスタアレ
イ２２は、８つのＤ形フリップフロップから成る。従っ
て、フリップフロップ２４ａ−２４ｉが使用可能にされ
る毎に、８ビットワードが収集される。データ転送速度
の転送クロックを「分周」するために用いられる「Ｎ」
の値は、次の関係により決定される。
トウェアにより４８ビットの２進シーケンスが、パレッ
トＲＡＭ２６ａ−２６ｃを経てＤＡＣ１６ａ−１６ｃ
へ、データ転送クロック速度によって決定される速度で
繰返して転送され、それぞれの色は４つの個々の８ビッ
トワードを有する。単一色に対する代表的なビットシー
ケンスは次のようになる。 このシーケンスは、それぞれのビットが数回「０」と
「１」との間で交替するので、それぞれの色に対するそ
れぞれのビットが適正に転送されているか否かを知るこ
とを可能にする。この実施例においては、レジスタアレ
イ２２は、８つのＤ形フリップフロップから成る。従っ
て、フリップフロップ２４ａ−２４ｉが使用可能にされ
る毎に、８ビットワードが収集される。データ転送速度
の転送クロックを「分周」するために用いられる「Ｎ」
の値は、次の関係により決定される。
【００１６】
【数１】 ただし、Ｍはビットシーケンスが繰返すのに必要なサイ
クル数であり、Ｉは任意の正の整数である。
クル数であり、Ｉは任意の正の整数である。
【００１７】もしフリップフロップ２４ａ−２４ｉが使
用可能にされる毎に８ビットが収集され、かつもしビッ
トシーケンスが３２ビット毎に繰返せは、データ転送速
度の転送クロックの４サイクル毎にビットシーケンスが
繰返すので、Ｍの値は４である。もしＭ＝４ならば、Ｎ
＝４＊１＋１＝５（Ｉ＝１とする）である。従って、デ
ータ転送クロック信号を「分周」するのに用いられる整
数を表すＮは５になる。例えば、もしデータ転送クロッ
ク信号が８５ＭＨｚの周波数を有すれば、フリップフロ
ップ２４ａ−２４ｉのイネーブル信号周波数は１７ＭＨ
ｚとなる（８５／５＝１７）。これはまた、繰返す３２
ビットシーケンスにおいて５つめ毎の８ビットワードが
サンプリングされることを示す。これは、それぞれの８
ビットワードがサンプリングされ、（８５ＭＨｚの速度
で行われる）それぞれのデータ転送が試験されることを
保証する。表Ｉはこれを明瞭に示す。表１において、そ
れぞれのサンプリングされる８ビットワードはアンダラ
インされている。また「Ｊ」は、転送された８ビットワ
ードの数を表す。従って、１６データ転送クロックサイ
クル中に、（ＡＴＥへのデータ転送速度は１７ＭＨｚに
過ぎないが、８５ＭＨｚで転送される）それぞれの８ビ
ットワードは正確にサンプリングされ終わる。
用可能にされる毎に８ビットが収集され、かつもしビッ
トシーケンスが３２ビット毎に繰返せは、データ転送速
度の転送クロックの４サイクル毎にビットシーケンスが
繰返すので、Ｍの値は４である。もしＭ＝４ならば、Ｎ
＝４＊１＋１＝５（Ｉ＝１とする）である。従って、デ
ータ転送クロック信号を「分周」するのに用いられる整
数を表すＮは５になる。例えば、もしデータ転送クロッ
ク信号が８５ＭＨｚの周波数を有すれば、フリップフロ
ップ２４ａ−２４ｉのイネーブル信号周波数は１７ＭＨ
ｚとなる（８５／５＝１７）。これはまた、繰返す３２
ビットシーケンスにおいて５つめ毎の８ビットワードが
サンプリングされることを示す。これは、それぞれの８
ビットワードがサンプリングされ、（８５ＭＨｚの速度
で行われる）それぞれのデータ転送が試験されることを
保証する。表Ｉはこれを明瞭に示す。表１において、そ
れぞれのサンプリングされる８ビットワードはアンダラ
インされている。また「Ｊ」は、転送された８ビットワ
ードの数を表す。従って、１６データ転送クロックサイ
クル中に、（ＡＴＥへのデータ転送速度は１７ＭＨｚに
過ぎないが、８５ＭＨｚで転送される）それぞれの８ビ
ットワードは正確にサンプリングされ終わる。
【００１８】
【表１】 従って、アンダーサンプリング・ディジタル試験回路２
０は、繰返す３２ビットシーケンスをサンプリングし、
それによってそれぞれの高速データ転送を正確に試験す
る。
０は、繰返す３２ビットシーケンスをサンプリングし、
それによってそれぞれの高速データ転送を正確に試験す
る。
【００１９】この試験方法は、連続する３２ビットデー
タストリーム内の２０データ転送のうちの１６を無視す
ることに注意すべきである。これは、個々のランダムな
障害は見逃されうることを意味する。しかし、それぞれ
の８ビットワードは（表１に示されている）ある期間に
わたってサンプリングされるので、ランダムな障害が一
定数の比較において発見される確率は同じになる。従っ
て、回路２０は障害を効果的に捕捉する。
タストリーム内の２０データ転送のうちの１６を無視す
ることに注意すべきである。これは、個々のランダムな
障害は見逃されうることを意味する。しかし、それぞれ
の８ビットワードは（表１に示されている）ある期間に
わたってサンプリングされるので、ランダムな障害が一
定数の比較において発見される確率は同じになる。従っ
て、回路２０は障害を効果的に捕捉する。
【００２０】上述の例は、転送されるデータをアンダー
サンプリングするのに次の関係を用いた。
サンプリングするのに次の関係を用いた。
【数２】
【００２１】しかし、回路２０は、このアンダーサンプ
リングの解決法に制限されるわけではない。上記の関係
は、サンプリングされた諸ワードが、それらの入力され
た時と同じシーケンスで出て来る理由によってのみ望ま
しい。これは必要なことではない。ＭおよびＮが互いに
素数である限り、回路２０はことごとくのワードをＭ＊
Ｎクロックサイクル毎に１回サンプリングする。技術者
はＭおよびＮの値を制御するので、技術者は期待すべき
ワードの適切な出力シーケンスをも知り、適切に試験す
ることができる。
リングの解決法に制限されるわけではない。上記の関係
は、サンプリングされた諸ワードが、それらの入力され
た時と同じシーケンスで出て来る理由によってのみ望ま
しい。これは必要なことではない。ＭおよびＮが互いに
素数である限り、回路２０はことごとくのワードをＭ＊
Ｎクロックサイクル毎に１回サンプリングする。技術者
はＭおよびＮの値を制御するので、技術者は期待すべき
ワードの適切な出力シーケンスをも知り、適切に試験す
ることができる。
【００２２】アンダーサンプリング・ディジタル試験回
路２０は、従来技術の限界を有利に克服する。回路２０
は、ディジタル試験回路として動作することにより、ア
ナログ電圧波形のディジタル化の必要を解消し、ＤＡＣ
あたり約３００ｍｓからＤＡＣあたり約１ｍｓへの試験
時間の著しい短縮を実現する。さらに、回路２０は、障
害が検出された時にいずれのビットにエラーがあるかを
識別する診断能力を備え、これは従来技術のディジタル
化による解決法および従来技術の周期冗長検査による解
決法に対する顕著な利点であり、これらの双方は、障害
が検出された時にいずれのビットまたは諸ビットが障害
を有するかに関する詳細な情報を与ええない。
路２０は、従来技術の限界を有利に克服する。回路２０
は、ディジタル試験回路として動作することにより、ア
ナログ電圧波形のディジタル化の必要を解消し、ＤＡＣ
あたり約３００ｍｓからＤＡＣあたり約１ｍｓへの試験
時間の著しい短縮を実現する。さらに、回路２０は、障
害が検出された時にいずれのビットにエラーがあるかを
識別する診断能力を備え、これは従来技術のディジタル
化による解決法および従来技術の周期冗長検査による解
決法に対する顕著な利点であり、これらの双方は、障害
が検出された時にいずれのビットまたは諸ビットが障害
を有するかに関する詳細な情報を与ええない。
【００２３】本発明の別の実施例は、カウンタ１８の代
わりにプログラム可能カウンタを用いる。プログラム可
能カウンタは、インテル社から発売されている８２５３
プログラム可能カウンタなど、回路設計技術に習熟した
者には公知である。プログラム可能カウンタは、ソフト
ウェアによって与えられる命令により、ディジタル転送
クロック信号をさまざまな量によって「分周」する。例
えば、もしデータシーケンスが第１試験中において４ク
ロックサイクル毎に繰返し、第２試験において５クロッ
クサイクル毎に繰返すものとすれば、分周器は次の関係
によってプログラム可能である。
わりにプログラム可能カウンタを用いる。プログラム可
能カウンタは、インテル社から発売されている８２５３
プログラム可能カウンタなど、回路設計技術に習熟した
者には公知である。プログラム可能カウンタは、ソフト
ウェアによって与えられる命令により、ディジタル転送
クロック信号をさまざまな量によって「分周」する。例
えば、もしデータシーケンスが第１試験中において４ク
ロックサイクル毎に繰返し、第２試験において５クロッ
クサイクル毎に繰返すものとすれば、分周器は次の関係
によってプログラム可能である。
【００２４】
【数３】
【００２５】従って、第１試験に対してはＮ＝５であ
り、第２試験に対してはＮ＝６である。プログラム可能
カウンタはその時、ソフトウェアにより駆動される内部
信号により適切に構成される。プログラム可能カウンタ
は、好ましくはビデオ回路３０上に集積されるが、もし
所望ならば試験ボード上に外部的にも配置されうる。回
路２０内のプログラム可能カウンタは、試験技術者のビ
デオ回路３０に対する試験の設計において、大きい適応
性を示す。さらに変更可能であるのは、入力信号の約数
の周波数を有する出力信号を効果的に発生する分周器形
回路の任意の形式である。
り、第２試験に対してはＮ＝６である。プログラム可能
カウンタはその時、ソフトウェアにより駆動される内部
信号により適切に構成される。プログラム可能カウンタ
は、好ましくはビデオ回路３０上に集積されるが、もし
所望ならば試験ボード上に外部的にも配置されうる。回
路２０内のプログラム可能カウンタは、試験技術者のビ
デオ回路３０に対する試験の設計において、大きい適応
性を示す。さらに変更可能であるのは、入力信号の約数
の周波数を有する出力信号を効果的に発生する分周器形
回路の任意の形式である。
【００２６】レジスタアレイ２２もまた、異なる形式の
フリップフロップまたはさまざまな形式のレジスタから
構成されうることに注意すべきである。ラッチでさえ、
レジスタアレイ２２内に用いられうる。任意の形式のデ
ータ収集素子が、回路２０内において有効な代わりのも
のとなりうる。さらに、回路２０は、ビデオドライバ回
路３０における高速データ転送の試験に極めて効果的で
あるが、それは、この応用にのみ限定されるものではな
い。むしろ回路２０は、マイクロプロセッサまたはディ
ジタル信号プロセッサにおけるデータ転送のような、任
意の高速データ転送を試験するのに有利に用いられう
る。本発明はまた、システムレベルで用いられることに
より、診断装置上の遠隔ＡＴＥによる電子アセンブリの
試験を支援しうる。
フリップフロップまたはさまざまな形式のレジスタから
構成されうることに注意すべきである。ラッチでさえ、
レジスタアレイ２２内に用いられうる。任意の形式のデ
ータ収集素子が、回路２０内において有効な代わりのも
のとなりうる。さらに、回路２０は、ビデオドライバ回
路３０における高速データ転送の試験に極めて効果的で
あるが、それは、この応用にのみ限定されるものではな
い。むしろ回路２０は、マイクロプロセッサまたはディ
ジタル信号プロセッサにおけるデータ転送のような、任
意の高速データ転送を試験するのに有利に用いられう
る。本発明はまた、システムレベルで用いられることに
より、診断装置上の遠隔ＡＴＥによる電子アセンブリの
試験を支援しうる。
【００２７】以上においては、本発明をここに選択され
た実施例に関して説明してきたが、この説明は限定的な
意味に解釈されるべきではない。本技術分野に習熟した
者にとっては、本発明の以上の説明を参照すれば、本発
明の開示された実施例および他の実施例のさまざまな改
変が明らかになるはずである。従って、添付の特許請求
の範囲は、本発明の真の範囲に属する任意のそのような
改変または実施例を含むように考慮されている。
た実施例に関して説明してきたが、この説明は限定的な
意味に解釈されるべきではない。本技術分野に習熟した
者にとっては、本発明の以上の説明を参照すれば、本発
明の開示された実施例および他の実施例のさまざまな改
変が明らかになるはずである。従って、添付の特許請求
の範囲は、本発明の真の範囲に属する任意のそのような
改変または実施例を含むように考慮されている。
【００２８】以上の説明に関して更に以下の項を開示す
る。 （１）データ転送を導く手段と、バスに接続されたデー
タ収集アレイと、該データ収集アレイに接続された分周
器回路であって、該分周器回路が入力信号を受け該入力
信号の約数の周波数を有する出力信号を発生して前記デ
ータ収集アレイを使用可能にし、それによってその瞬間
において前記バスに沿って転送されているデータをラッ
チする前記分周器回路と、を含む試験装置。
る。 （１）データ転送を導く手段と、バスに接続されたデー
タ収集アレイと、該データ収集アレイに接続された分周
器回路であって、該分周器回路が入力信号を受け該入力
信号の約数の周波数を有する出力信号を発生して前記デ
ータ収集アレイを使用可能にし、それによってその瞬間
において前記バスに沿って転送されているデータをラッ
チする前記分周器回路と、を含む試験装置。
【００２９】（２）前記データ転送を導く手段がバスで
ある、第１項記載の装置。 （３）前記データ収集アレイが複数の記憶素子を含み、
それぞれの記憶素子が単一データビットを記憶すべく動
作しうる、第１項記載の装置。 （４）前記複数の記憶素子がＤ形フリップフロップを含
み、該Ｄ形フリップフロップが前記データ転送を導く手
段に結合せしめられたデータ入力および前記分周器回路
の前記出力信号に結合せしめられたイネーブル入力を有
する、第１項記載の装置。
ある、第１項記載の装置。 （３）前記データ収集アレイが複数の記憶素子を含み、
それぞれの記憶素子が単一データビットを記憶すべく動
作しうる、第１項記載の装置。 （４）前記複数の記憶素子がＤ形フリップフロップを含
み、該Ｄ形フリップフロップが前記データ転送を導く手
段に結合せしめられたデータ入力および前記分周器回路
の前記出力信号に結合せしめられたイネーブル入力を有
する、第１項記載の装置。
【００３０】（５）前記分周器回路がカウンタを含む、
第１項記載の装置。 （６）前記カウンタがプログラム可能である、第５項記
載の装置。 （７）前記データ転送を導く手段と、前記データ収集ア
レイと、前記分周器回路とが、単一半導体チップ上に集
積されている、第１項記載の装置。
第１項記載の装置。 （６）前記カウンタがプログラム可能である、第５項記
載の装置。 （７）前記データ転送を導く手段と、前記データ収集ア
レイと、前記分周器回路とが、単一半導体チップ上に集
積されている、第１項記載の装置。
【００３１】（８）多ワードデータストリングを少なく
とも１つの回路素子を経て、かつ回路出力へのバスに沿
って転送するステップと、前記多ワードデータストリン
グの第１ワードを、それが前記バスに沿って進む時収集
するステップと、前記第１ワードの正確度を解析して試
験ユーザへ合格または不合格指示を通信するステップ
と、少なくとも１つの回路素子を経て転送される前記多
ワードデータストリングが少なくとも１回繰返されるの
を待つステップと、前記多ワードデータストリングの全
てのワードが試験され終わるまで、該多ワードデータス
トリングのワードを収集し、該ワードの正確度を解析し
て合格または不合格指示を通信する、前記諸ステップを
繰返すステップと、を含む、データ転送を試験する方
法。
とも１つの回路素子を経て、かつ回路出力へのバスに沿
って転送するステップと、前記多ワードデータストリン
グの第１ワードを、それが前記バスに沿って進む時収集
するステップと、前記第１ワードの正確度を解析して試
験ユーザへ合格または不合格指示を通信するステップ
と、少なくとも１つの回路素子を経て転送される前記多
ワードデータストリングが少なくとも１回繰返されるの
を待つステップと、前記多ワードデータストリングの全
てのワードが試験され終わるまで、該多ワードデータス
トリングのワードを収集し、該ワードの正確度を解析し
て合格または不合格指示を通信する、前記諸ステップを
繰返すステップと、を含む、データ転送を試験する方
法。
【００３２】（９）前記多ワードデータストリングの第
１ワードを収集する前記ステップが、該多ワードデータ
ストリングの該第１ワードが前記バスに沿って転送され
ている瞬間においてラッチアレイを使用可能にするステ
ップと、該ラッチアレイが使用可能にされた時該多ワー
ドデータストリングの該第１ワードを該ラッチアレイ内
にラッチするステップと、をさらに含む、第８項記載の
方法。
１ワードを収集する前記ステップが、該多ワードデータ
ストリングの該第１ワードが前記バスに沿って転送され
ている瞬間においてラッチアレイを使用可能にするステ
ップと、該ラッチアレイが使用可能にされた時該多ワー
ドデータストリングの該第１ワードを該ラッチアレイ内
にラッチするステップと、をさらに含む、第８項記載の
方法。
【００３３】（１０）前記ラッチアレイを使用可能にす
る前記ステップが、データ経路クロック信号の周波数を
分周するステップを含み、該データ経路クロック信号の
周波数が、前記多ワードデータストリングのの転送の速
度をイネーブル信号へ命令し、該イネーブル信号の周波
数が該多ワードデータストリングのそれぞれのワードが
前記アレイ内にラッチされることを保証する、第９項記
載の方法。
る前記ステップが、データ経路クロック信号の周波数を
分周するステップを含み、該データ経路クロック信号の
周波数が、前記多ワードデータストリングのの転送の速
度をイネーブル信号へ命令し、該イネーブル信号の周波
数が該多ワードデータストリングのそれぞれのワードが
前記アレイ内にラッチされることを保証する、第９項記
載の方法。
【００３４】（１１）前記第１ワードの正確度を解析し
て試験ユーザへ合格または不合格指示を通信する前記ス
テップが、前記多ワードデータストリングの前記第１ワ
ードを期待値と比較するステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致すれば
合格フラグをセットするステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致しなけ
れば不合格フラグをセットするステップと、を含む、第
８項記載の方法。
て試験ユーザへ合格または不合格指示を通信する前記ス
テップが、前記多ワードデータストリングの前記第１ワ
ードを期待値と比較するステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致すれば
合格フラグをセットするステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致しなけ
れば不合格フラグをセットするステップと、を含む、第
８項記載の方法。
【００３５】（１２）前記多ワードデータストリングが
反復性のものである、第８項記載の方法。 （１３）アンダーサンプリング・ディジタル試験回路２
０は、データ転送を導く手段１５と、データ収集アレイ
２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
反復性のものである、第８項記載の方法。 （１３）アンダーサンプリング・ディジタル試験回路２
０は、データ転送を導く手段１５と、データ収集アレイ
２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
【図１】従来技術のビデオドライバ１０のブロック図。
【図２】本発明の実施例である、ビデオドライバ回路１
０内のアンダーサンプリング・ディジタル試験回路２０
を示すブロック図。
０内のアンダーサンプリング・ディジタル試験回路２０
を示すブロック図。
【図３】アンダーサンプリング・ディジタル試験回路２
０を詳細に示す構造図。
０を詳細に示す構造図。
【図４】アンダーサンプリング・レジスタアレイ２２を
示すブロック図。
示すブロック図。
１５ バス １８ カウンタ ２０ アンダーサンプリング・ディジタル試験回路 ２２ アンダーサンプリング・レジスタアレイ ２４ａ Ｄ形フリップフロップ ２４ｉ Ｄ形フリップフロップ ２６ａ パレットＲＡＭ ２６ｃ パレットＲＡＭ ３０ ビデオドライバ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 アンダーサンプリング・ディジタル試
験装置および方法
験装置および方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路に関し、特に
回路試験用のサンプリング回路に関する。
回路試験用のサンプリング回路に関する。
【０００２】
【従来の技術】集積回路においては、回路のパフォーマ
ンスは、機能的およびパラメータ的試験によって確かめ
られる。例えば、一連の電圧値が回路の入力に印加さ
れ、該回路が適切に機能しているか否かを知るために、
その出力が試験される。さらに、供給電流、信号遷移時
間、および他の諸特性が測定され、それぞれの回路が利
用者により要求されているパラメータ仕様に適合するよ
うに保証される。回路がより高速になると、試験機構は
高速データ転送が無エラーであることを保証するため
に、より創造的なものにならなくてはならない。
ンスは、機能的およびパラメータ的試験によって確かめ
られる。例えば、一連の電圧値が回路の入力に印加さ
れ、該回路が適切に機能しているか否かを知るために、
その出力が試験される。さらに、供給電流、信号遷移時
間、および他の諸特性が測定され、それぞれの回路が利
用者により要求されているパラメータ仕様に適合するよ
うに保証される。回路がより高速になると、試験機構は
高速データ転送が無エラーであることを保証するため
に、より創造的なものにならなくてはならない。
【０００３】図１は、ビデオドライバ回路１０の部分を
示す従来技術の図である。ビデオドライバ回路１０は、
通常は画素データであるデータ源１２と、バス１３と、
制御回路１４と、第２バス１５と、ディジタル−アナロ
グ変換器（ＤＡＣ）１６と、から成る。制御回路１４
は、入来画素速度が減少せしめられうるようにチップ上
における内部操作の速度を増大させる内部多重化と、Ｒ
ＡＭルックアップテーブルと、ビデオドライバに共通す
る付加的スイッチング回路と、を含みうる。制御回路１
４はバス１５を経てＤＡＣ１６へ、所望の色強度を反映
する多ビットコード（または「ワード」）を供給する。
ＤＡＣ１６は、そのビットコードを、所望の色強度を反
映するアナログ電圧に変換する。過去においては転送速
度が遅く（＜５０ＭＨｚ）、制御回路１４が簡単だった
ので、高速データ転送は設計によって保証され、試験さ
れなかった。データ転送速度が増大し（７５−２００Ｍ
Ｈｚ）、制御回路１４が極めて複雑になったのに伴い、
データ転送の完全性を試験することが必要になった。
示す従来技術の図である。ビデオドライバ回路１０は、
通常は画素データであるデータ源１２と、バス１３と、
制御回路１４と、第２バス１５と、ディジタル−アナロ
グ変換器（ＤＡＣ）１６と、から成る。制御回路１４
は、入来画素速度が減少せしめられうるようにチップ上
における内部操作の速度を増大させる内部多重化と、Ｒ
ＡＭルックアップテーブルと、ビデオドライバに共通す
る付加的スイッチング回路と、を含みうる。制御回路１
４はバス１５を経てＤＡＣ１６へ、所望の色強度を反映
する多ビットコード（または「ワード」）を供給する。
ＤＡＣ１６は、そのビットコードを、所望の色強度を反
映するアナログ電圧に変換する。過去においては転送速
度が遅く（＜５０ＭＨｚ）、制御回路１４が簡単だった
ので、高速データ転送は設計によって保証され、試験さ
れなかった。データ転送速度が増大し（７５−２００Ｍ
Ｈｚ）、制御回路１４が極めて複雑になったのに伴い、
データ転送の完全性を試験することが必要になった。
【０００４】データは、簡単かつ直接に高周波でＡＴＥ
（自動試験装置）へポートされえない。そのわけは、図
１の回路は、ＡＴＥへの誘導性ケーブルを経て高周波デ
ータを駆動するための追加のドライバを必要とするから
である。さらに、データを高周波で読取りうるＡＴＥ
は、低周波試験器よりも遥かに高価である。
（自動試験装置）へポートされえない。そのわけは、図
１の回路は、ＡＴＥへの誘導性ケーブルを経て高周波デ
ータを駆動するための追加のドライバを必要とするから
である。さらに、データを高周波で読取りうるＡＴＥ
は、低周波試験器よりも遥かに高価である。
【０００５】データ転送の完全性を試験する通常の従来
技術の方法は、ＤＡＣ１６のアナログ電圧をディジタル
化し、ディジタル化された電圧値を期待値と比較する。
これは通常、ＤＡＣの出力に黒／白の色パターン（方形
波）を得るために全ての「０」および「１」を転送する
ことにより行われる。しかし、これは低速度で行われる
試験であり、従って不経済である。さらに、ディジタル
化技術の解像度は、転送の正確度を所望の信頼度レベル
に保証するのに十分な高さをもたない。例えば、もし最
下位ビットが脱落したとすれば、そのエラーは検出され
る電圧誤差を与えるほど大きくない。さらに、たとえエ
ラーが、障害を検出するのに十分な大きさをもっていた
としても、どのビットまたは諸ビットが障害を起こして
いるかを決定することは不可能である。
技術の方法は、ＤＡＣ１６のアナログ電圧をディジタル
化し、ディジタル化された電圧値を期待値と比較する。
これは通常、ＤＡＣの出力に黒／白の色パターン（方形
波）を得るために全ての「０」および「１」を転送する
ことにより行われる。しかし、これは低速度で行われる
試験であり、従って不経済である。さらに、ディジタル
化技術の解像度は、転送の正確度を所望の信頼度レベル
に保証するのに十分な高さをもたない。例えば、もし最
下位ビットが脱落したとすれば、そのエラーは検出され
る電圧誤差を与えるほど大きくない。さらに、たとえエ
ラーが、障害を検出するのに十分な大きさをもっていた
としても、どのビットまたは諸ビットが障害を起こして
いるかを決定することは不可能である。
【０００６】第２の従来技術の方法は、数ビットワード
をビデオドライバ１０へ入力し、それらのワードを制御
回路１４の出力に出力する、周期冗長検査試験（ＣＲ
Ｃ）または「１」累算方法である。それらのワードはア
ルゴリズム的に組合わされ、あらかじめ計算された期待
値と比較される。この方法は、イエス／ノー式に障害が
存在するか否かを決定するが、いかなる診断能力ももた
ないので、望ましくない。それは、どの特定のビットま
たは諸ビットに障害があるかについての情報を与ええな
い。
をビデオドライバ１０へ入力し、それらのワードを制御
回路１４の出力に出力する、周期冗長検査試験（ＣＲ
Ｃ）または「１」累算方法である。それらのワードはア
ルゴリズム的に組合わされ、あらかじめ計算された期待
値と比較される。この方法は、イエス／ノー式に障害が
存在するか否かを決定するが、いかなる診断能力ももた
ないので、望ましくない。それは、どの特定のビットま
たは諸ビットに障害があるかについての情報を与ええな
い。
【０００７】
【発明が解決しようとする課題】本発明は、高速データ
転送を速やかかつ正確に試験し、同時に適切な診断情報
を与えることにより従来技術の諸問題を解消する試験方
法を提供することを目的とする。本発明の他の諸目的お
よび諸利点は、本技術分野において通常の習熟度を有す
る者にとっては、以下の明細書を添付図面と共に参照す
れば明らかになるはずである。
転送を速やかかつ正確に試験し、同時に適切な診断情報
を与えることにより従来技術の諸問題を解消する試験方
法を提供することを目的とする。本発明の他の諸目的お
よび諸利点は、本技術分野において通常の習熟度を有す
る者にとっては、以下の明細書を添付図面と共に参照す
れば明らかになるはずである。
【０００８】
【課題を解決するための手段】アンダーサンプリング・
ディジタル試験回路（ｕｎｄｅｒｓａｍｐｌｉｎｇｄｉ
ｇｉｔａｌ ｔｅｓｔａｂｉｌｉｔｙ ｃｉｒｃｕｉ
ｔ）２０は、データ転送を導く手段１５と、データ収集
アレイ２２と、分周器回路１８と、を含む。分周器回路
１８は、高データ転送速度で前記データ転送を導く手段
１５に沿って進むデータをアンダーサンプリングするデ
ータ収集アレイ２２へイネーブル信号を供給し、それに
より従来技術の試験方法の欠点なく高データ転送速度転
送の完全性を効果的に試験する。
ディジタル試験回路（ｕｎｄｅｒｓａｍｐｌｉｎｇｄｉ
ｇｉｔａｌ ｔｅｓｔａｂｉｌｉｔｙ ｃｉｒｃｕｉ
ｔ）２０は、データ転送を導く手段１５と、データ収集
アレイ２２と、分周器回路１８と、を含む。分周器回路
１８は、高データ転送速度で前記データ転送を導く手段
１５に沿って進むデータをアンダーサンプリングするデ
ータ収集アレイ２２へイネーブル信号を供給し、それに
より従来技術の試験方法の欠点なく高データ転送速度転
送の完全性を効果的に試験する。
【０００９】
【実施例】図２は、本発明の実施例である、ビデオドラ
イバ回路３０内のアンダーサンプリング・ディジタル試
験回路２０を示すブロック図である。ビデオドライバ回
路３０は、入力として画素データを受ける３つのパレッ
トＲＡＭ２６ａ−２６ｃから成る。パレットＲＡＭ２６
ａ−２６ｃは、バス１５を経てＤＡＣ１６ａ−１６ｃに
接続され、ビデオモニタを駆動する。アンダーサンプリ
ング・ディジタル試験回路２０は、バス１５にアクセス
する診断ポートとして作用する。回路２０は、従来技術
のデータ転送方法の限界なく、高速データ転送を有利に
試験する。あるいは、バス１５は、データ転送を導く任
意の手段でありうる。
イバ回路３０内のアンダーサンプリング・ディジタル試
験回路２０を示すブロック図である。ビデオドライバ回
路３０は、入力として画素データを受ける３つのパレッ
トＲＡＭ２６ａ−２６ｃから成る。パレットＲＡＭ２６
ａ−２６ｃは、バス１５を経てＤＡＣ１６ａ−１６ｃに
接続され、ビデオモニタを駆動する。アンダーサンプリ
ング・ディジタル試験回路２０は、バス１５にアクセス
する診断ポートとして作用する。回路２０は、従来技術
のデータ転送方法の限界なく、高速データ転送を有利に
試験する。あるいは、バス１５は、データ転送を導く任
意の手段でありうる。
【００１０】次に図３を参照すると、図３は、アンダー
サンプリング・ディジタル試験回路２０を詳細に示すブ
ロック図である。回路２０においては、アンダーサンプ
リング・レジスタアレイ２２へデータ（この特定の実施
例においてはパレットＲＡＭ２６ａ−２６ｃの１つから
の多ビットワード）が入来する。アンダーサンプリング
・レジスタアレイ２２はまた、カウンタ１８にも接続さ
れている。カウンタ１８は入力として、高速データ転送
と同じ周波数のデータ転送クロック信号を受ける。レジ
スタアレイ２２の出力は、ビデオドライバ回路３０の外
部の自動試験装置（ＡＴＥ）に接続されている。この特
定の実施例においては、回路２０がビデオドライバチッ
プ３０上に集積されていることを指摘することが重要で
ある。しかし、回路２０は、代わりに外部試験ボード上
にも配置されうる。
サンプリング・ディジタル試験回路２０を詳細に示すブ
ロック図である。回路２０においては、アンダーサンプ
リング・レジスタアレイ２２へデータ（この特定の実施
例においてはパレットＲＡＭ２６ａ−２６ｃの１つから
の多ビットワード）が入来する。アンダーサンプリング
・レジスタアレイ２２はまた、カウンタ１８にも接続さ
れている。カウンタ１８は入力として、高速データ転送
と同じ周波数のデータ転送クロック信号を受ける。レジ
スタアレイ２２の出力は、ビデオドライバ回路３０の外
部の自動試験装置（ＡＴＥ）に接続されている。この特
定の実施例においては、回路２０がビデオドライバチッ
プ３０上に集積されていることを指摘することが重要で
ある。しかし、回路２０は、代わりに外部試験ボード上
にも配置されうる。
【００１１】次に図４を参照すると、図４は、レジスタ
アレイ２２を示す概略図である。レジスタアレイ２２は
複数のＤ形フリップフロップ２４ａ−２４ｉを有し、そ
のそれぞれはバス１５に接続されたデータ入力と、カウ
ンタ１８に接続されたイネーブル入力と、ＡＴＥに接続
された出力と、を有する。文字「ｉ」は用いられている
フリップフロップの数を表し、これは収集されるべきデ
ータのビット数に相当する。ＡＴＥはフリップフロップ
２４ａ−２４ｉの出力上のデータを取り、データ転送に
おけるエラーをチェックするためにそれをその期待値と
比較する。このようにして、ＡＴＥは、データ転送に障
害が起こっているか否か、およびいずれのビットまたは
諸ビットがその障害を起こしているか、を決定しうる。
アンダーサンプリング・ディジタル試験回路２０は、ビ
デオドライバ回路３０内において転送されているデータ
をアンダーサンプリングするので、アンダーサンプリン
グされたデータのＡＴＥへの転送速度は、ビデオドライ
バ回路３０内における高速データ転送の速度よりも実質
的に遅い。
アレイ２２を示す概略図である。レジスタアレイ２２は
複数のＤ形フリップフロップ２４ａ−２４ｉを有し、そ
のそれぞれはバス１５に接続されたデータ入力と、カウ
ンタ１８に接続されたイネーブル入力と、ＡＴＥに接続
された出力と、を有する。文字「ｉ」は用いられている
フリップフロップの数を表し、これは収集されるべきデ
ータのビット数に相当する。ＡＴＥはフリップフロップ
２４ａ−２４ｉの出力上のデータを取り、データ転送に
おけるエラーをチェックするためにそれをその期待値と
比較する。このようにして、ＡＴＥは、データ転送に障
害が起こっているか否か、およびいずれのビットまたは
諸ビットがその障害を起こしているか、を決定しうる。
アンダーサンプリング・ディジタル試験回路２０は、ビ
デオドライバ回路３０内において転送されているデータ
をアンダーサンプリングするので、アンダーサンプリン
グされたデータのＡＴＥへの転送速度は、ビデオドライ
バ回路３０内における高速データ転送の速度よりも実質
的に遅い。
【００１２】次に、図２、３、および４を参照しつつ、
本発明の装置の機能の説明を行う。図２において、画素
データがパレットＲＡＭ２６ａ−２６ｃへ入力される。
画素データは、それぞれの個々の画素のための色および
強度に関する命令を表し、試験モードにおいてはソフト
ウェアにより駆動される。試験モードにおいてビデオ回
路３０を駆動するディジタル試験ベクトルは、ＡＴＥか
らのものである。パレットＲＡＭ２６ａ−２６ｃはルッ
クアップテーブルを形成し、所望の色および強度を反映
する多ビットコードを出力する。大抵の色は、変化する
赤色、青色、および緑色の組合せから成ることを理解す
べきである。従って、それぞれの所望される色および強
度は３つの多ビットコードによって表され、そのそれぞ
れはその適切なＤＡＣ１６ａ−１６ｃへ入力される。お
のおののＤＡＣ１６ａ−１６ｃは、そのそれぞれの多ビ
ットコードを受け、ディジタル−アナログ変換器におい
て公知のようにそれをアナログ電圧に変換する。ＤＡＣ
１６ａ−１６ｃの出力におけるこのアナログ電圧は、出
力装置、通常はビデオモニタ、を駆動する。この実施例
におけるＤＡＣ１６ａ−１６ｃは電流を出力するが外部
抵抗を駆動し、この抵抗は該電流を電圧に変換する。あ
るいは、ＤＡＣ１６ａ−１６ｃは直接電圧を出力するこ
ともできる。
本発明の装置の機能の説明を行う。図２において、画素
データがパレットＲＡＭ２６ａ−２６ｃへ入力される。
画素データは、それぞれの個々の画素のための色および
強度に関する命令を表し、試験モードにおいてはソフト
ウェアにより駆動される。試験モードにおいてビデオ回
路３０を駆動するディジタル試験ベクトルは、ＡＴＥか
らのものである。パレットＲＡＭ２６ａ−２６ｃはルッ
クアップテーブルを形成し、所望の色および強度を反映
する多ビットコードを出力する。大抵の色は、変化する
赤色、青色、および緑色の組合せから成ることを理解す
べきである。従って、それぞれの所望される色および強
度は３つの多ビットコードによって表され、そのそれぞ
れはその適切なＤＡＣ１６ａ−１６ｃへ入力される。お
のおののＤＡＣ１６ａ−１６ｃは、そのそれぞれの多ビ
ットコードを受け、ディジタル−アナログ変換器におい
て公知のようにそれをアナログ電圧に変換する。ＤＡＣ
１６ａ−１６ｃの出力におけるこのアナログ電圧は、出
力装置、通常はビデオモニタ、を駆動する。この実施例
におけるＤＡＣ１６ａ−１６ｃは電流を出力するが外部
抵抗を駆動し、この抵抗は該電流を電圧に変換する。あ
るいは、ＤＡＣ１６ａ−１６ｃは直接電圧を出力するこ
ともできる。
【００１３】高性能のグラフィックス装置においては、
データ転送の速度は極めて高くなりうる（７５−２００
ＭＨｚ）。データ転送の正確度を試験するために、アン
ダーサンプリング・ディジタル試験回路２０はバス１５
に結合せしめられる。回路２０は使用可能にされると診
断ポートとして作用し、パレットＲＡＭ２６ａ−２６ｃ
からの多ビットコードをサンプリングし、サンプリング
されたデータを、期待されるデータがサンプリングされ
たデータと一致するか否かを知るためにチェックするＡ
ＴＥへ出力する。
データ転送の速度は極めて高くなりうる（７５−２００
ＭＨｚ）。データ転送の正確度を試験するために、アン
ダーサンプリング・ディジタル試験回路２０はバス１５
に結合せしめられる。回路２０は使用可能にされると診
断ポートとして作用し、パレットＲＡＭ２６ａ−２６ｃ
からの多ビットコードをサンプリングし、サンプリング
されたデータを、期待されるデータがサンプリングされ
たデータと一致するか否かを知るためにチェックするＡ
ＴＥへ出力する。
【００１４】アンダーサンプリング・ディジタル試験回
路２０の動作は、以下のように行われる。パレットＲＡ
Ｍ２６ａ−２６ｃからの多ビットコード（データ）は、
図３のアンダーサンプリング・レジスタアレイ２２への
データ入力として働く。レジスタアレイ２２は、図４に
示されているように複数のＤ形フリップフロップ２４ａ
−２４ｉを含み、「ｉ」はパレットＲＡＭ２６ａ−２６
ｃからのデータビット入力の数に等しい。例えば、もし
パレットＲＡＭ２６ａ−２６ｃからの多ビットワードが
８ビットの長さのものならば、レジスタアレイ２２内に
は８つのＤ形フリップフロップが存在する。フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８からの出力によ
って使用可能にされる。カウンタ１８の出力は、フリッ
プフロップ２４ａ−２４ｉが、フリップフロップ２４ａ
−２４ｉ内においてデータが変化するのと同じ瞬間に使
用可能にされないように、レジスタアレイ２２と適切に
同期せしめられなくてはならない。従って、フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８の出力信号の立
下がり区間において使用可能にされる。あるいは、カウ
ンタ１８の出力は、フリップフロップ２４ａ−２４ｉの
中間状態を禁止するのに十分な遅延を与えるためのいく
つかの伝送ゲートを経て送られる。カウンタ１８は入力
として、データ転送の周波数に一致する周波数を有する
２進信号を受ける。カウンタ１８は、「Ｎ」を整数とし
て、「Ｎ」分周されたデータ転送クロック信号の周波数
を表す２進信号を出力する。「Ｎ」の値は後述される。
路２０の動作は、以下のように行われる。パレットＲＡ
Ｍ２６ａ−２６ｃからの多ビットコード（データ）は、
図３のアンダーサンプリング・レジスタアレイ２２への
データ入力として働く。レジスタアレイ２２は、図４に
示されているように複数のＤ形フリップフロップ２４ａ
−２４ｉを含み、「ｉ」はパレットＲＡＭ２６ａ−２６
ｃからのデータビット入力の数に等しい。例えば、もし
パレットＲＡＭ２６ａ−２６ｃからの多ビットワードが
８ビットの長さのものならば、レジスタアレイ２２内に
は８つのＤ形フリップフロップが存在する。フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８からの出力によ
って使用可能にされる。カウンタ１８の出力は、フリッ
プフロップ２４ａ−２４ｉが、フリップフロップ２４ａ
−２４ｉ内においてデータが変化するのと同じ瞬間に使
用可能にされないように、レジスタアレイ２２と適切に
同期せしめられなくてはならない。従って、フリップフ
ロップ２４ａ−２４ｉは、カウンタ１８の出力信号の立
下がり区間において使用可能にされる。あるいは、カウ
ンタ１８の出力は、フリップフロップ２４ａ−２４ｉの
中間状態を禁止するのに十分な遅延を与えるためのいく
つかの伝送ゲートを経て送られる。カウンタ１８は入力
として、データ転送の周波数に一致する周波数を有する
２進信号を受ける。カウンタ１８は、「Ｎ」を整数とし
て、「Ｎ」分周されたデータ転送クロック信号の周波数
を表す２進信号を出力する。「Ｎ」の値は後述される。
【００１５】この特定の実施例においては、ＡＴＥソフ
トウェアにより４８ビットの２進シーケンスが、パレッ
トＲＡＭ２６ａ−２６ｃを経てＤＡＣ１６ａ−１６ｃ
へ、データ転送クロック速度によって決定される速度で
繰返して転送され、それぞれの色は４つの個々の８ビッ
トワードを有する。単一色に対する代表的なビットシー
ケンスは次のようになる。 １０１０１０１０ ０１０１０１０１ １１１１１１１１ ００００００００ このシーケンスは、それぞれのビットが数回「０」と
「１」との間で交替するので、それぞれの色に対するそ
れぞれのビットが適正に転送されているか否かを知るこ
とを可能にする。この実施例においては、レジスタアレ
イ２２は、８つのＤ形フリップフロップから成る。従っ
て、フリップフロップ２４ａ−２４ｉが使用可能にされ
る毎に、８ビットワードが収集される。データ転送速度
の転送クロックを「分周」するために用いられる「Ｎ」
の値は、次の関係により決定される。
トウェアにより４８ビットの２進シーケンスが、パレッ
トＲＡＭ２６ａ−２６ｃを経てＤＡＣ１６ａ−１６ｃ
へ、データ転送クロック速度によって決定される速度で
繰返して転送され、それぞれの色は４つの個々の８ビッ
トワードを有する。単一色に対する代表的なビットシー
ケンスは次のようになる。 １０１０１０１０ ０１０１０１０１ １１１１１１１１ ００００００００ このシーケンスは、それぞれのビットが数回「０」と
「１」との間で交替するので、それぞれの色に対するそ
れぞれのビットが適正に転送されているか否かを知るこ
とを可能にする。この実施例においては、レジスタアレ
イ２２は、８つのＤ形フリップフロップから成る。従っ
て、フリップフロップ２４ａ−２４ｉが使用可能にされ
る毎に、８ビットワードが収集される。データ転送速度
の転送クロックを「分周」するために用いられる「Ｎ」
の値は、次の関係により決定される。
【００１６】
【数１】 ただし、Ｍはビットシーケンスが繰返すのに必要なサイ
クル数であり、Ｉは任意の正の整数である。
クル数であり、Ｉは任意の正の整数である。
【００１７】もしフリップフロップ２４ａ−２４ｉが使
用可能にされる毎に８ビットが収集され、かつもしビッ
トシーケンスが３２ビット毎に繰返せは、データ転送速
度の転送クロックの４サイクル毎にビットシーケンスが
繰返すので、Ｍの値は４である。もしＭ＝４ならば、Ｎ
＝４＊１＋１＝５（Ｉ＝１とする）である。従って、デ
ータ転送クロック信号を「分周」するのに用いられる整
数を表すＮは５になる。例えば、もしデータ転送クロッ
ク信号が８５ＭＨｚの周波数を有すれば、フリップフロ
ップ２４ａ−２４ｉのイネーブル信号周波数は１７ＭＨ
ｚとなる（８５／５＝１７）。これはまた、繰返す３２
ビットシーケンスにおいて５つめ毎の８ビットワードが
サンプリングされることを示す。これは、それぞれの８
ビットワードがサンプリングされ、（８５ＭＨｚの速度
で行われる）それぞれのデータ転送が試験されることを
保証する。表１はこれを明瞭に示す。表１において、そ
れぞれのサンプリングされる８ビットワードはアンダラ
インされている。また「Ｊ」は、転送された８ビットワ
ードの数を表す。従って、１６データ転送クロックサイ
クル中に、（ＡＴＥへのデータ転送速度は１７ＭＨｚに
過ぎないが、８５ＭＨｚで転送される）それぞれの８ビ
ットワードは正確にサンプリングされ終わる。
用可能にされる毎に８ビットが収集され、かつもしビッ
トシーケンスが３２ビット毎に繰返せは、データ転送速
度の転送クロックの４サイクル毎にビットシーケンスが
繰返すので、Ｍの値は４である。もしＭ＝４ならば、Ｎ
＝４＊１＋１＝５（Ｉ＝１とする）である。従って、デ
ータ転送クロック信号を「分周」するのに用いられる整
数を表すＮは５になる。例えば、もしデータ転送クロッ
ク信号が８５ＭＨｚの周波数を有すれば、フリップフロ
ップ２４ａ−２４ｉのイネーブル信号周波数は１７ＭＨ
ｚとなる（８５／５＝１７）。これはまた、繰返す３２
ビットシーケンスにおいて５つめ毎の８ビットワードが
サンプリングされることを示す。これは、それぞれの８
ビットワードがサンプリングされ、（８５ＭＨｚの速度
で行われる）それぞれのデータ転送が試験されることを
保証する。表１はこれを明瞭に示す。表１において、そ
れぞれのサンプリングされる８ビットワードはアンダラ
インされている。また「Ｊ」は、転送された８ビットワ
ードの数を表す。従って、１６データ転送クロックサイ
クル中に、（ＡＴＥへのデータ転送速度は１７ＭＨｚに
過ぎないが、８５ＭＨｚで転送される）それぞれの８ビ
ットワードは正確にサンプリングされ終わる。
【００１８】
【表１】 従って、アンダーサンプリング・ディジタル試験回路２
０は、繰返す３２ビットシーケンスをサンプリングし、
それによってそれぞれの高速データ転送を正確に試験す
る。
０は、繰返す３２ビットシーケンスをサンプリングし、
それによってそれぞれの高速データ転送を正確に試験す
る。
【００１９】この試験方法は、連続する３２ビットデー
タストリーム内の２０データ転送のうちの１６を無視す
ることに注意すべきである。これは、個々のランダムな
障害は見逃されうることを意味する。しかし、それぞれ
の８ビットワードは（表１に示されている）ある期間に
わたってサンプリングされるので、ランダムな障害が一
定数の比較において発見される確率は同じになる。従っ
て、回路２０は障害を効果的に捕捉する。
タストリーム内の２０データ転送のうちの１６を無視す
ることに注意すべきである。これは、個々のランダムな
障害は見逃されうることを意味する。しかし、それぞれ
の８ビットワードは（表１に示されている）ある期間に
わたってサンプリングされるので、ランダムな障害が一
定数の比較において発見される確率は同じになる。従っ
て、回路２０は障害を効果的に捕捉する。
【００２０】上述の例は、転送されるデータをアンダー
サンプリングするのに次の関係を用いた。
サンプリングするのに次の関係を用いた。
【数２】
【００２１】しかし、回路２０は、このアンダーサンプ
リングの解決法に制限されるわけではない。上記の関係
は、サンプリングされた諸ワードが、それらの入力され
た時と同じシーケンスで出て来る理由によってのみ望ま
しい。これは必要なことではない。ＭおよびＮが互いに
素数である限り、回路２０はことごとくのワードをＭ＊
Ｎクロックサイクル毎に１回サンプリングする。技術者
はＭおよびＮの値を制御するので、技術者は期待すべき
ワードの適切な出力シーケンスをも知り、適切に試験す
ることができる。
リングの解決法に制限されるわけではない。上記の関係
は、サンプリングされた諸ワードが、それらの入力され
た時と同じシーケンスで出て来る理由によってのみ望ま
しい。これは必要なことではない。ＭおよびＮが互いに
素数である限り、回路２０はことごとくのワードをＭ＊
Ｎクロックサイクル毎に１回サンプリングする。技術者
はＭおよびＮの値を制御するので、技術者は期待すべき
ワードの適切な出力シーケンスをも知り、適切に試験す
ることができる。
【００２２】アンダーサンプリング・ディジタル試験回
路２０は、従来技術の限界を有利に克服する。回路２０
は、ディジタル試験回路として動作することにより、ア
ナログ電圧波形のディジタル化の必要を解消し、ＤＡＣ
あたり約３００ｍｓからＤＡＣあたり約１ｍｓへの試験
時間の著しい短縮を実現する。さらに、回路２０は、障
害が検出された時にいずれのビットにエラーがあるかを
識別する診断能力を備え、これは従来技術のディジタル
化による解決法および従来技術の周期冗長検査による解
決法に対する顕著な利点であり、これらの双方は、障害
が検出された時にいずれのビットまたは諸ビットが障害
を有するかに関する詳細な情報を与ええない。
路２０は、従来技術の限界を有利に克服する。回路２０
は、ディジタル試験回路として動作することにより、ア
ナログ電圧波形のディジタル化の必要を解消し、ＤＡＣ
あたり約３００ｍｓからＤＡＣあたり約１ｍｓへの試験
時間の著しい短縮を実現する。さらに、回路２０は、障
害が検出された時にいずれのビットにエラーがあるかを
識別する診断能力を備え、これは従来技術のディジタル
化による解決法および従来技術の周期冗長検査による解
決法に対する顕著な利点であり、これらの双方は、障害
が検出された時にいずれのビットまたは諸ビットが障害
を有するかに関する詳細な情報を与ええない。
【００２３】本発明の別の実施例は、カウンタ１８の代
わりにプログラム可能カウンタを用いる。プログラム可
能カウンタは、インテル社から発売されている８２５３
プログラム可能カウンタなど、回路設計技術に習熟した
者には公知である。プログラム可能カウンタは、ソフト
ウェアによって与えられる命令により、ディジタル転送
クロック信号をさまさまな量によって「分周」する。例
えば、もしデータシーケンスが第１試験中において４ク
ロックサイクル毎に繰返し、第２試験において５クロッ
クサイクル毎に繰返すものとすれば、分周器は次の関係
によってプログラム可能である。
わりにプログラム可能カウンタを用いる。プログラム可
能カウンタは、インテル社から発売されている８２５３
プログラム可能カウンタなど、回路設計技術に習熟した
者には公知である。プログラム可能カウンタは、ソフト
ウェアによって与えられる命令により、ディジタル転送
クロック信号をさまさまな量によって「分周」する。例
えば、もしデータシーケンスが第１試験中において４ク
ロックサイクル毎に繰返し、第２試験において５クロッ
クサイクル毎に繰返すものとすれば、分周器は次の関係
によってプログラム可能である。
【００２４】
【数３】
【００２５】従って、第１試験に対してはＮ＝５であ
り、第２試験に対してはＮ＝６である。プログラム可能
カウンタはその時、ソフトウェアにより駆動される内部
信号により適切に構成される。プログラム可能カウンタ
は、好ましくはビデオ回路３０上に集積されるが、もし
所望ならば試験ボード上に外部的にも配置されうる。回
路２０内のプログラム可能カウンタは、試験技術者のビ
デオ回路３０に対する試験の設計において、大きい適応
性を示す。さらに変更可能であるのは、入力信号の約数
の周波数を有する出力信号を効果的に発生する分周器形
回路の任意の形式である。
り、第２試験に対してはＮ＝６である。プログラム可能
カウンタはその時、ソフトウェアにより駆動される内部
信号により適切に構成される。プログラム可能カウンタ
は、好ましくはビデオ回路３０上に集積されるが、もし
所望ならば試験ボード上に外部的にも配置されうる。回
路２０内のプログラム可能カウンタは、試験技術者のビ
デオ回路３０に対する試験の設計において、大きい適応
性を示す。さらに変更可能であるのは、入力信号の約数
の周波数を有する出力信号を効果的に発生する分周器形
回路の任意の形式である。
【００２６】レジスタアレイ２２もまた、異なる形式の
フリップフロップまたはさまざまな形式のレジスタから
構成されうることに注意すべきである。ラッチでさえ、
レジスタアレイ２２内に用いられうる。任意の形式のデ
ータ収集素子が、回路２０内において有効な代わりのも
のとなりうる。さらに、回路２０は、ビデオドライバ回
路３０における高速データ転送の試験に極めて効果的で
あるが、それは、この応用にのみ限定されるものではな
い。むしろ回路２０は、マイクロプロセッサまたはディ
ジタル信号プロセッサにおけるデータ転送のような、任
意の高速データ転送を試験するのに有利に用いられう
る。本発明はまた、システムレベルで用いられることに
より、診断装置上の遠隔ＡＴＥによる電子アセンブリの
試験を支援しうる。
フリップフロップまたはさまざまな形式のレジスタから
構成されうることに注意すべきである。ラッチでさえ、
レジスタアレイ２２内に用いられうる。任意の形式のデ
ータ収集素子が、回路２０内において有効な代わりのも
のとなりうる。さらに、回路２０は、ビデオドライバ回
路３０における高速データ転送の試験に極めて効果的で
あるが、それは、この応用にのみ限定されるものではな
い。むしろ回路２０は、マイクロプロセッサまたはディ
ジタル信号プロセッサにおけるデータ転送のような、任
意の高速データ転送を試験するのに有利に用いられう
る。本発明はまた、システムレベルで用いられることに
より、診断装置上の遠隔ＡＴＥによる電子アセンブリの
試験を支援しうる。
【００２７】以上においては、本発明をここに選択され
た実施例に関して説明してきたが、この説明は限定的な
意味に解釈されるべきではない。本技術分野に習熟した
者にとっては、本発明の以上の説明を参照すれば、本発
明の開示された実施例および他の実施例のさまさまな改
変が明らかになるはずである。従って、添付の特許請求
の範囲は、本発明の真の範囲に属する任意のそのような
改変または実施例を含むように考慮されている。
た実施例に関して説明してきたが、この説明は限定的な
意味に解釈されるべきではない。本技術分野に習熟した
者にとっては、本発明の以上の説明を参照すれば、本発
明の開示された実施例および他の実施例のさまさまな改
変が明らかになるはずである。従って、添付の特許請求
の範囲は、本発明の真の範囲に属する任意のそのような
改変または実施例を含むように考慮されている。
【００２８】以上の説明に関して更に以下の項を開示す
る。 （１）データ転送を導く手段と、バスに接続されたデー
タ収集アレイと、該データ収集アレイに接続された分周
器回路であって、該分周器回路が入力信号を受け該入力
信号の約数の周波数を有する出力信号を発生して前記デ
ータ収集アレイを使用可能にし、それによってその瞬間
において前記バスに沿って転送されているデータをラッ
チする前記分周器回路と、を含む試験装置。
る。 （１）データ転送を導く手段と、バスに接続されたデー
タ収集アレイと、該データ収集アレイに接続された分周
器回路であって、該分周器回路が入力信号を受け該入力
信号の約数の周波数を有する出力信号を発生して前記デ
ータ収集アレイを使用可能にし、それによってその瞬間
において前記バスに沿って転送されているデータをラッ
チする前記分周器回路と、を含む試験装置。
【００２９】（２）前記データ転送を導く手段がバスで
ある、第１項記載の装置。 （３）前記データ収集アレイが複数の記憶素子を含み、
それぞれの記憶素子が単一データビットを記憶すべく動
作しうる、第１項記載の装置。 （４）前記複数の記憶素子がＤ形フリップフロップを含
み、該Ｄ形フリップフロップが前記データ転送を導く手
段に結合せしめられたデータ入力および前記分周器回路
の前記出力信号に結合せしめられたイネーブル入力を有
する、第１項記載の装置。
ある、第１項記載の装置。 （３）前記データ収集アレイが複数の記憶素子を含み、
それぞれの記憶素子が単一データビットを記憶すべく動
作しうる、第１項記載の装置。 （４）前記複数の記憶素子がＤ形フリップフロップを含
み、該Ｄ形フリップフロップが前記データ転送を導く手
段に結合せしめられたデータ入力および前記分周器回路
の前記出力信号に結合せしめられたイネーブル入力を有
する、第１項記載の装置。
【００３０】（５）前記分周器回路がカウンタを含む、
第１項記載の装置。 （６）前記カウンタがプログラム可能である、第５項記
載の装置。 （７）前記データ転送を導く手段と、前記データ収集ア
レイと、前記分周器回路とが、単一半導体チップ上に集
積されている、第１項記載の装置。
第１項記載の装置。 （６）前記カウンタがプログラム可能である、第５項記
載の装置。 （７）前記データ転送を導く手段と、前記データ収集ア
レイと、前記分周器回路とが、単一半導体チップ上に集
積されている、第１項記載の装置。
【００３１】（８）多ワードデータストリングを少なく
とも１つの回路素子を経て、かつ回路出力へのバスに沿
って転送するステップと、前記多ワードデータストリン
グの第１ワードを、それが前記バスに沿って進む時収集
するステップと、前記第１ワードの正確度を解析して試
験ユーザへ合格または不合格指示を通信するステップ
と、少なくとも１つの回路素子を経て転送される前記多
ワードデータストリングが少なくとも１回繰返されるの
を待つステップと、前記多ワードデータストリングの全
てのワードが試験され終わるまで、該多ワードデータス
トリングのワードを収集し、該ワードの正確度を解析し
て合格または不合格指示を通信する、前記諸ステップを
繰返すステップと、を含む、データ転送を試験する方
法。
とも１つの回路素子を経て、かつ回路出力へのバスに沿
って転送するステップと、前記多ワードデータストリン
グの第１ワードを、それが前記バスに沿って進む時収集
するステップと、前記第１ワードの正確度を解析して試
験ユーザへ合格または不合格指示を通信するステップ
と、少なくとも１つの回路素子を経て転送される前記多
ワードデータストリングが少なくとも１回繰返されるの
を待つステップと、前記多ワードデータストリングの全
てのワードが試験され終わるまで、該多ワードデータス
トリングのワードを収集し、該ワードの正確度を解析し
て合格または不合格指示を通信する、前記諸ステップを
繰返すステップと、を含む、データ転送を試験する方
法。
【００３２】（９）前記多ワードデータストリングの第
１ワードを収集する前記ステップが、該多ワードデータ
ストリングの該第１ワードが前記バスに沿って転送され
ている瞬間においてラッチアレイを使用可能にするステ
ップと、該ラッチアレイが使用可能にされた時該多ワー
ドデータストリングの該第１ワードを該ラッチアレイ内
にラッチするステップと、をさらに含む、第８項記載の
方法。
１ワードを収集する前記ステップが、該多ワードデータ
ストリングの該第１ワードが前記バスに沿って転送され
ている瞬間においてラッチアレイを使用可能にするステ
ップと、該ラッチアレイが使用可能にされた時該多ワー
ドデータストリングの該第１ワードを該ラッチアレイ内
にラッチするステップと、をさらに含む、第８項記載の
方法。
【００３３】（１０）前記ラッチアレイを使用可能にす
る前記ステップが、データ経路クロック信号の周波数を
分周するステップを含み、該データ経路クロック信号の
周波数が、前記多ワードデータストリングのの転送の速
度をイネーブル信号へ命令し、該イネーブル信号の周波
数が該多ワードデータストリングのそれぞれのワードが
前記アレイ内にラッチされることを保証する、第９項記
載の方法。
る前記ステップが、データ経路クロック信号の周波数を
分周するステップを含み、該データ経路クロック信号の
周波数が、前記多ワードデータストリングのの転送の速
度をイネーブル信号へ命令し、該イネーブル信号の周波
数が該多ワードデータストリングのそれぞれのワードが
前記アレイ内にラッチされることを保証する、第９項記
載の方法。
【００３４】（１１）前記第１ワードの正確度を解析し
て試験ユーザへ合格または不合格指示を通信する前記ス
テップが、前記多ワードデータストリングの前記第１ワ
ードを期待値と比較するステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致すれば
合格フラグをセットするステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致しなけ
れば不合格フラグをセットするステップと、を含む、第
８項記載の方法。
て試験ユーザへ合格または不合格指示を通信する前記ス
テップが、前記多ワードデータストリングの前記第１ワ
ードを期待値と比較するステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致すれば
合格フラグをセットするステップと、もし該多ワードデ
ータストリングの該第１ワードが該期待値と一致しなけ
れば不合格フラグをセットするステップと、を含む、第
８項記載の方法。
【００３５】（１２）前記多ワードデータストリングが
反復性のものである、第８項記載の方法。 （１３）アンダーサンプリング・ディジタル試験回路２
０は、データ転送を導く手段１５と、データ収集アレイ
２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
反復性のものである、第８項記載の方法。 （１３）アンダーサンプリング・ディジタル試験回路２
０は、データ転送を導く手段１５と、データ収集アレイ
２２と、分周器回路１８と、を含む。分周器回路１８
は、高データ転送速度で前記データ転送を導く手段１５
に沿って進むデータをアンダーサンプルするデータ収集
アレイ２２へイネーブル信号を供給し、それにより従来
技術の試験方法の欠点なく高データ転送速度転送の完全
性を効果的に試験する。
【図面の簡単な説明】
【図１】従来技術のビデオドライバ１０のブロック図。
【図２】本発明の実施例である、ビデオドライバ回路１
０内のアンダーサンプリング・ディジタル試験回路２０
を示すブロック図。
０内のアンダーサンプリング・ディジタル試験回路２０
を示すブロック図。
【図３】アンダーサンプリング・ディジタル試験回路２
０を詳細に示す構造図。
０を詳細に示す構造図。
【図４】アンダーサンプリング・レジスタアレイ２２を
示すブロック図。
示すブロック図。
【符号の説明】 １５ バス １８ カウンタ ２０ アンダーサンプリング・ディジタル試験回路 ２２ アンダーサンプリング・レジスタアレイ ２４ａ Ｄ形フリップフロップ ２４ｉ Ｄ形フリップフロップ ２６ａ パレットＲＡＭ ２６ｃ パレットＲＡＭ ３０ ビデオドライバ回路
Claims (2)
- 【請求項１】データ転送を導く手段と、 バスに接続されたデータ収集アレイと、 該データ収集アレイに接続された分周器回路であって、
該分周器回路が入力信号を受け該入力信号の約数の周波
数を有する出力信号を発生して前記データ収集アレイを
使用可能にし、それによってその瞬間において前記バス
に沿って転送されているデータをラッチする前記分周器
回路と、を含む試験装置。 - 【請求項２】多ワードデータストリングを少なくとも１
つの回路素子を経て、かつ回路出力へのバスに沿って転
送するステップと、 前記多ワードデータストリングの第１ワードを、それが
前記バスに沿って進む時収集するステップと、 前記第１ワードの正確度を解析して試験ユーザへ合格ま
たは不合格指示を通信するステップと、 少なくとも１つの回路素子を経て転送される前記多ワー
ドデータストリングが少なくとも１回繰返されるのを待
つステップと、 前記多ワードデータストリングの全てのワードが試験さ
れ終わるまで、該多ワードデータストリングのワードを
収集し、該ワードの正確度を解析し、合格または不合格
指示を通信する、前記諸ステップを繰返すステップと、
を含む、データ転送を試験する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US096149 | 1993-07-22 | ||
| US08/096,149 US5825786A (en) | 1993-07-22 | 1993-07-22 | Undersampling digital testability circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07167926A true JPH07167926A (ja) | 1995-07-04 |
Family
ID=22255813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201238A Pending JPH07167926A (ja) | 1993-07-22 | 1994-07-22 | アンダーサンプリング・ディジタル試験装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5825786A (ja) |
| EP (1) | EP0642085B1 (ja) |
| JP (1) | JPH07167926A (ja) |
| DE (1) | DE69419292T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324485B1 (en) | 1999-01-26 | 2001-11-27 | Newmillennia Solutions, Inc. | Application specific automated test equipment system for testing integrated circuit devices in a native environment |
| KR20020072934A (ko) * | 2001-03-13 | 2002-09-19 | 엘지전자 주식회사 | 데모용 데이터가 기록된 재생전용 광디스크와, 그 재생방법 |
| US6492798B2 (en) | 2001-04-27 | 2002-12-10 | Logicvision, Inc. | Method and circuit for testing high frequency mixed signal circuits with low frequency signals |
| US10014070B2 (en) | 2013-01-14 | 2018-07-03 | Micron Technology, Inc. | Data path integrity verification in memory devices |
| CN113315532B (zh) * | 2021-05-28 | 2022-07-12 | 成都谐盈科技有限公司 | 一种任意速率遥测信号的自适应接收装置及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1254683A (en) * | 1985-05-17 | 1989-05-23 | Kevin P. Staggs | On-line verification of video display generator |
| US5196834A (en) * | 1989-12-19 | 1993-03-23 | Analog Devices, Inc. | Dynamic palette loading opcode system for pixel based display |
| US5287100A (en) * | 1990-06-27 | 1994-02-15 | Texas Instruments Incorporated | Graphics systems, palettes and methods with combined video and shift clock control |
| US5309551A (en) * | 1990-06-27 | 1994-05-03 | Texas Instruments Incorporated | Devices, systems and methods for palette pass-through mode |
| US5293468A (en) * | 1990-06-27 | 1994-03-08 | Texas Instruments Incorporated | Controlled delay devices, systems and methods |
| IE904102A1 (en) * | 1990-11-14 | 1992-05-20 | Elverex Ltd | A screen capture circuit |
| US5277863A (en) * | 1993-02-26 | 1994-01-11 | The United States Of America As Represented By The Secretary Of The Army | Method of preparing non-composite, thermoplastic, high-temperature-resistant rocket motor cases |
-
1993
- 1993-07-22 US US08/096,149 patent/US5825786A/en not_active Expired - Lifetime
-
1994
- 1994-07-22 EP EP94305436A patent/EP0642085B1/en not_active Expired - Lifetime
- 1994-07-22 JP JP6201238A patent/JPH07167926A/ja active Pending
- 1994-07-22 DE DE69419292T patent/DE69419292T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69419292D1 (de) | 1999-08-05 |
| EP0642085B1 (en) | 1999-06-30 |
| DE69419292T2 (de) | 1999-11-04 |
| EP0642085A1 (en) | 1995-03-08 |
| US5825786A (en) | 1998-10-20 |
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