JPH0319727B2 - - Google Patents
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- Publication number
- JPH0319727B2 JPH0319727B2 JP55064568A JP6456880A JPH0319727B2 JP H0319727 B2 JPH0319727 B2 JP H0319727B2 JP 55064568 A JP55064568 A JP 55064568A JP 6456880 A JP6456880 A JP 6456880A JP H0319727 B2 JPH0319727 B2 JP H0319727B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- digital data
- flop
- converter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000001914 filtration Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、高精度のDAコンバータあるいは
PLL回路などに好適な高速高精度の計数回路に
関する。
PLL回路などに好適な高速高精度の計数回路に
関する。
半導体集積回路内に作り込まれている従来の
DAコンバータは、第１図のブロツク図で示すよ
うに、クロツク入力端子１に印加されるクロツク
パルスで計数動作を実行するカウンタ２と、デジ
タルデータ入力端子３１〜３ｎに印加されるデジ
タルデータとカウンタ２の内容とを比較する比較
回路４とデジタルデータとカウンタ２の内容が一
致した時セツトされ、カウンタ２がオーバフロー
した時リセツトされるRSフリツプフロツプ５で
構成されている。
DAコンバータは、第１図のブロツク図で示すよ
うに、クロツク入力端子１に印加されるクロツク
パルスで計数動作を実行するカウンタ２と、デジ
タルデータ入力端子３１〜３ｎに印加されるデジ
タルデータとカウンタ２の内容とを比較する比較
回路４とデジタルデータとカウンタ２の内容が一
致した時セツトされ、カウンタ２がオーバフロー
した時リセツトされるRSフリツプフロツプ５で
構成されている。
すなわち、比較回路４の一致出力とカウンタ２
のオーバフロー出力によつてRSフリツプフロツ
プ５がセツト、リセツトされ、その出力端子６に
デジタルデータをパルスのデユーデイサイクルと
するＤ／Ａ出力が発生する。このＤ／Ａ出力をロ
ーパスフイルタ（図示せず）に加え、直流成分を
抽出することによつてアナログ量への変換がなさ
れる。
のオーバフロー出力によつてRSフリツプフロツ
プ５がセツト、リセツトされ、その出力端子６に
デジタルデータをパルスのデユーデイサイクルと
するＤ／Ａ出力が発生する。このＤ／Ａ出力をロ
ーパスフイルタ（図示せず）に加え、直流成分を
抽出することによつてアナログ量への変換がなさ
れる。
第２図は、第１図で示した回路の動作を、例え
ばクロツク周波数1MHz、カウンタ２が10ビツト
のダウンカウンタ、デジタルデータが767の仮定
の下で説明するためのタイミング図である。
ばクロツク周波数1MHz、カウンタ２が10ビツト
のダウンカウンタ、デジタルデータが767の仮定
の下で説明するためのタイミング図である。
カウンタ２は10ビツトであるため、1023クロツ
クで１順し、０から1023にかわる時t1でオーバフ
ローする。この時にRSフリツプフロツプ５がリ
セツトされる。次にカウントダウン動作を実行
し、カウンタの内容がデジタルデータ767と一致
するか否かの比較を比較回路４で行う。カウンタ
の動作が継続し、その内容が767となつた時点t2
で比較回路４に一致出力が生じ、RSフリツプフ
ロツプ５がセツトされる。さらに、カウントダウ
ンが進みカウンタ４がオーバフローする時点t3で
RSフリツプフロツプ５がリセツトされて最初の
状態に戻る。かかる動作が継続することにより、
出力端子にはくり返し時間がＴのＤ／Ａ出力が得
られる。すなわち、Ｄ／Ａ出力の繰返し周波数
は、1000／1024KHz、デユーテイサイクルは
（1024−768）／768＝１／３となる。
クで１順し、０から1023にかわる時t1でオーバフ
ローする。この時にRSフリツプフロツプ５がリ
セツトされる。次にカウントダウン動作を実行
し、カウンタの内容がデジタルデータ767と一致
するか否かの比較を比較回路４で行う。カウンタ
の動作が継続し、その内容が767となつた時点t2
で比較回路４に一致出力が生じ、RSフリツプフ
ロツプ５がセツトされる。さらに、カウントダウ
ンが進みカウンタ４がオーバフローする時点t3で
RSフリツプフロツプ５がリセツトされて最初の
状態に戻る。かかる動作が継続することにより、
出力端子にはくり返し時間がＴのＤ／Ａ出力が得
られる。すなわち、Ｄ／Ａ出力の繰返し周波数
は、1000／1024KHz、デユーテイサイクルは
（1024−768）／768＝１／３となる。
なお、デジタルデータが上記と異る場合には、
繰返し周波数は上記と同一で、デユーテイサイク
ルが変化したＤ／Ａ出力が生じる。したがつて、
このＤ／Ａ出力をローパスフイルタでろ波するこ
とによりデジタル量をアナログ量に変換できる。
繰返し周波数は上記と同一で、デユーテイサイク
ルが変化したＤ／Ａ出力が生じる。したがつて、
このＤ／Ａ出力をローパスフイルタでろ波するこ
とによりデジタル量をアナログ量に変換できる。
ところで、このように構成されるDAコンバー
タを高精度化するにはDAコンバータのビツト数
を増大する必要があり、従来は、カウンタのビツ
ト数の増大と、これに対応する比較回路の増設に
よつてDAコンバータの高精度化をはかつてい
る。
タを高精度化するにはDAコンバータのビツト数
を増大する必要があり、従来は、カウンタのビツ
ト数の増大と、これに対応する比較回路の増設に
よつてDAコンバータの高精度化をはかつてい
る。
たとえば、10ビツトのDAコンバータを12ビツ
トのDAコンバータとするには、カウンタを12ビ
ツトし、かつ、これに対応する比較回路を設ける
必要がある。
トのDAコンバータとするには、カウンタを12ビ
ツトし、かつ、これに対応する比較回路を設ける
必要がある。
しかしながら、このような変更を施した場合、
カウンタが２ビツト増加することにより、Ｄ／Ａ
出力の繰り返し時間が４倍となり、繰り返し周波
数が低くなる。このため、ローパスフイルタの応
答時間が長くなり、DAコンバータの応用範囲が
著しく制限される不都合が生じる。
カウンタが２ビツト増加することにより、Ｄ／Ａ
出力の繰り返し時間が４倍となり、繰り返し周波
数が低くなる。このため、ローパスフイルタの応
答時間が長くなり、DAコンバータの応用範囲が
著しく制限される不都合が生じる。
この不都合を排除するには、クロツク周波数を
４倍に高めればよいのであるが、DAコンバータ
MOS集積回路内に作り込まれる場合には、 (1) MOSトランジスタの面積を単純には４倍に
しなければならずチツプ面積が増大する。
４倍に高めればよいのであるが、DAコンバータ
MOS集積回路内に作り込まれる場合には、 (1) MOSトランジスタの面積を単純には４倍に
しなければならずチツプ面積が増大する。
(2) 全体を高速化すると電力消費が増大する。
(3) 高速化のためにマスク設計を新たに行う必要
あり、実績のあるマスクパターンあるいはユニ
ツトセルを使用することが出来ずマスク設計の
リスクが大きくなる。
あり、実績のあるマスクパターンあるいはユニ
ツトセルを使用することが出来ずマスク設計の
リスクが大きくなる。
などの不都合が派生する。
本発明は、以上説明してきた従来の回路に存在
した不都合を排除することのできる計数回路を提
供するものである。
した不都合を排除することのできる計数回路を提
供するものである。
以下に本発明の計数回路を用いて構成した12ビ
ツトのDAコンバータを例示して本発明を説明す
る。
ツトのDAコンバータを例示して本発明を説明す
る。
第３図は、本発明の計数回路を付加して構成し
たDAコンバータの構成を示すブロツク図であ
り、図中７は第１図で示したDAコンバータと同
一構成の10ビツトDAコンバータ部、８および９
は1/4分周回路部を構成するＴフリツプフロツプ、
１０は4MHzのクロツクパルスφ0が印加される端
子、１１〜１４は縦続接続された遅延フリツプフ
ロツプ、１５〜１７はANDゲート回路、１８は
最下位（LSB）のデジタルデータが印加される
端子、１９は下位から２桁目のデータが印加され
る端子、２０はORゲート回路、２１はORゲー
ト回路２０の出力が入力される遅延フリツプフロ
ツプ、そして２２はローパスフイルタでろ波する
Ｄ／Ａ出力Ｄ／Ａ Outが発生する端子である。
このDAコンバータにおいて、1/4分周回路から
10ビツトDAコンバータ部７に入力される分周信
号φ1の周波数は1MHzであり、また、デジタルデ
ータとしては12ビツトのデジタルデータの上位10
ビツトが印加される。
たDAコンバータの構成を示すブロツク図であ
り、図中７は第１図で示したDAコンバータと同
一構成の10ビツトDAコンバータ部、８および９
は1/4分周回路部を構成するＴフリツプフロツプ、
１０は4MHzのクロツクパルスφ0が印加される端
子、１１〜１４は縦続接続された遅延フリツプフ
ロツプ、１５〜１７はANDゲート回路、１８は
最下位（LSB）のデジタルデータが印加される
端子、１９は下位から２桁目のデータが印加され
る端子、２０はORゲート回路、２１はORゲー
ト回路２０の出力が入力される遅延フリツプフロ
ツプ、そして２２はローパスフイルタでろ波する
Ｄ／Ａ出力Ｄ／Ａ Outが発生する端子である。
このDAコンバータにおいて、1/4分周回路から
10ビツトDAコンバータ部７に入力される分周信
号φ1の周波数は1MHzであり、また、デジタルデ
ータとしては12ビツトのデジタルデータの上位10
ビツトが印加される。
なお、遅延フリツプフロツプ１２に印加する
DAコンバータ部７のＤ／Ａ出力Ｄ／Ａ１は遅延
フリツプフロツプ１１によつてクロツクパルス
φ1と同期をとる。分周信号φ1はクロツクパルス
φ0と同期しているため、DAコンバータ部７の
Ｄ／Ａ出力は、DAコンバータ部７内での遅延時
間のばらつきがあつてもクロツクパルスφ0と同
期がとられることになる。そして遅延フリツプフ
ロツプ１１の出力はクロツクパルスφ0がクロツ
ク端子CKに加えられて動作する遅延フリツプフ
ロツプ１２〜１４によつて相互に１クロツク分の
差がある信号に変換され、遅延フリツプフロツプ
１１〜１４にはQ1、Q2，Q3，Q4の信号が発生す
る。また、端子１８にデジタルデータX0が、端
子１９にデジタルデータX1が加えられており、
このデジタルデータX0，X1の数値に対応して
ANDゲート回路１５〜１７、ORゲート回路２０
を用いて遅延フリツプフロツプ２１の端子Ｄには
次のような入力が加えられる。
DAコンバータ部７のＤ／Ａ出力Ｄ／Ａ１は遅延
フリツプフロツプ１１によつてクロツクパルス
φ1と同期をとる。分周信号φ1はクロツクパルス
φ0と同期しているため、DAコンバータ部７の
Ｄ／Ａ出力は、DAコンバータ部７内での遅延時
間のばらつきがあつてもクロツクパルスφ0と同
期がとられることになる。そして遅延フリツプフ
ロツプ１１の出力はクロツクパルスφ0がクロツ
ク端子CKに加えられて動作する遅延フリツプフ
ロツプ１２〜１４によつて相互に１クロツク分の
差がある信号に変換され、遅延フリツプフロツプ
１１〜１４にはQ1、Q2，Q3，Q4の信号が発生す
る。また、端子１８にデジタルデータX0が、端
子１９にデジタルデータX1が加えられており、
このデジタルデータX0，X1の数値に対応して
ANDゲート回路１５〜１７、ORゲート回路２０
を用いて遅延フリツプフロツプ２１の端子Ｄには
次のような入力が加えられる。
X1X0＝（00）→Ｄ＝Q1
X1X0＝（01）→Ｄ＝Q1VQ2
X1X0＝（10）→Ｄ＝Q1VQ3
X1X0＝（11）→Ｄ＝Q1VQ2VQ3VQ4
Ｖは論理演算ORを示す。
さらに、遅延フリツプフロツプ２１のクロツク
端子CKにはクロツクパルスφ0を加え、ANDゲ
ート回路１５〜１７、ORゲート回路２０などに
よる遅延時間のばらつきによる影響を除くための
同期化をはかつている。
端子CKにはクロツクパルスφ0を加え、ANDゲ
ート回路１５〜１７、ORゲート回路２０などに
よる遅延時間のばらつきによる影響を除くための
同期化をはかつている。
第４図は、たとえばデジタルデータのビツト数
が12ビツト、データが２進数
（1011111111X1X0）、そしてX1X0＝（10）である
としたときのタイミング図である。データの上位
10ビツトは767であり、第１図で例示したデジタ
ルデータと同じてある。
が12ビツト、データが２進数
（1011111111X1X0）、そしてX1X0＝（10）である
としたときのタイミング図である。データの上位
10ビツトは767であり、第１図で例示したデジタ
ルデータと同じてある。
図示するところから明らかなように、DAコン
バータ部７はクロツクパルスφ0（4MHz）を1/4分
周した低速のクロツクパルスφ1で動作し、12ビ
ツトDA変換の上位10ビツトを分担している。
バータ部７はクロツクパルスφ0（4MHz）を1/4分
周した低速のクロツクパルスφ1で動作し、12ビ
ツトDA変換の上位10ビツトを分担している。
また、高精度が要求される下位２ビツトは、高
速のクロツクパルスφ0で動作する固定分周器と
縦続接続した遅延フリツプフロツプが分担し、分
解能が確保されている。12ビツトのDAの変換
は、遅延フリツプフロツプの出力Q1〜Q4をX1，
X0の値で制御されるゲート回路によつて取り出
すことによつて行われている。
速のクロツクパルスφ0で動作する固定分周器と
縦続接続した遅延フリツプフロツプが分担し、分
解能が確保されている。12ビツトのDAの変換
は、遅延フリツプフロツプの出力Q1〜Q4をX1，
X0の値で制御されるゲート回路によつて取り出
すことによつて行われている。
すなわち、DAコンバータ部７内のカウンタは
クロツクパルスφ1の1023クロツクで１順してオ
ーバフローし、また、767の内容となつたところ
で比較回路から一致出力が出力されるため、Ｄ／
A1のくり返し周波数とデユーテイサイクルは第
１図のＤ／Ａ出力のそれと同じである。
クロツクパルスφ1の1023クロツクで１順してオ
ーバフローし、また、767の内容となつたところ
で比較回路から一致出力が出力されるため、Ｄ／
A1のくり返し周波数とデユーテイサイクルは第
１図のＤ／Ａ出力のそれと同じである。
Ｄ／A1が加えられる遅延フリツプフロツプ１
１は、φ1によつて同期がとられているため、そ
の出力Q1は図示するようになり、さらに、遅延
フリツプフロツプ１２〜１４の出力Q2〜Q4は、
Q1からクロツクパルスφ0の１クロツク分づつシ
フトしたものとなる。
１は、φ1によつて同期がとられているため、そ
の出力Q1は図示するようになり、さらに、遅延
フリツプフロツプ１２〜１４の出力Q2〜Q4は、
Q1からクロツクパルスφ0の１クロツク分づつシ
フトしたものとなる。
ところで、X1X0は（10）であり、X0の入力さ
れないANDゲード回路１６の出力端子にのみ出
力（Q3）が生じるため、ORゲート２０にはQ1と
Q3が印加され、遅延フリツプフロツプ２１の入
力ＤはＤ＝Q1VQ3となる。そして、端子２２に
はＤ／Ａ Outが出力される。このＤ／Ａ出力を
ローパスフイルタによつてろ波することによつて
12ビツトのＤ／Ａ変換が実行される。
れないANDゲード回路１６の出力端子にのみ出
力（Q3）が生じるため、ORゲート２０にはQ1と
Q3が印加され、遅延フリツプフロツプ２１の入
力ＤはＤ＝Q1VQ3となる。そして、端子２２に
はＤ／Ａ Outが出力される。このＤ／Ａ出力を
ローパスフイルタによつてろ波することによつて
12ビツトのＤ／Ａ変換が実行される。
以上説明したように本発明の計数回路を用いて
構成したDAコンバータでは、DAコンバータ部
のビツト数を増加することなく高精度化をはかる
ことが可能であり、単純にクロツク周波数を高
め、かつ、DAコンバータそのもののビツト数を
増加させる方式とした場合に派生する不都合をこ
とごとく排除することができる。
構成したDAコンバータでは、DAコンバータ部
のビツト数を増加することなく高精度化をはかる
ことが可能であり、単純にクロツク周波数を高
め、かつ、DAコンバータそのもののビツト数を
増加させる方式とした場合に派生する不都合をこ
とごとく排除することができる。
なお、以上の説明では、DAコンバータを例示
したが、本発明の計数回路は高い精度の要求され
るPLL回路などにも適用可能である。
したが、本発明の計数回路は高い精度の要求され
るPLL回路などにも適用可能である。
第１図は従来のDAコンバータの構成を示すブ
ロツク図、第２図はその動作を説明するタイミン
グ図、第３図は本発明の計数回路を用いたDAコ
ンバータの構成を示すブロツク図、第４図はその
動作を説明するタイミング図である。 １，１０……クロツクパルス印加端子、２……
カウンタ、３１〜３ｎ……デジタルデータ印加端
子、４……比較回路、５……RSフリツプフロツ
プ、６，２２……Ｄ／Ａ出力の発生する端子、７
……DAコンバータ部、８，９……Ｔフリツプフ
ロツプ、１１〜１４，２１……遅延フリツプフロ
ツプ、１５〜１７……ANDゲート回路、１８，
１９……デジタルデータ印加端子、２０……OR
ゲート回路。
ロツク図、第２図はその動作を説明するタイミン
グ図、第３図は本発明の計数回路を用いたDAコ
ンバータの構成を示すブロツク図、第４図はその
動作を説明するタイミング図である。 １，１０……クロツクパルス印加端子、２……
カウンタ、３１〜３ｎ……デジタルデータ印加端
子、４……比較回路、５……RSフリツプフロツ
プ、６，２２……Ｄ／Ａ出力の発生する端子、７
……DAコンバータ部、８，９……Ｔフリツプフ
ロツプ、１１〜１４，２１……遅延フリツプフロ
ツプ、１５〜１７……ANDゲート回路、１８，
１９……デジタルデータ印加端子、２０……OR
ゲート回路。
Claims (1)
- １ 高速クロツク入力を固定分周する固定分周回
路と、前記固定分周回路から出力される低速クロ
ツク出力およびデジタルデータの上位の桁が入力
され、当該デジタルデータの上位桁に対応するパ
ルス幅を有する信号を出力するDA変換回路と、
前記高速クロツク入力が直接印加されて動作する
遅延フリツプフロツプ回路の複数個を縦続接続し
て構成し、前記DA変換回路の出力を遅延させる
遅延回路部と、前記遅延フリツプフロツプの各出
力を入力として印加し、前記デジタルデータの下
位の桁によりオン・オフ制御され、前記遅延フリ
ツプフロツプの各出力を任意に組み合わせて出力
するゲート回路部とを備え、前記デジタルデータ
に対応するパルス幅を有する信号を出力すること
を特徴とするDA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6456880A JPS56160140A (en) | 1980-05-14 | 1980-05-14 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6456880A JPS56160140A (en) | 1980-05-14 | 1980-05-14 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56160140A JPS56160140A (en) | 1981-12-09 |
| JPH0319727B2 true JPH0319727B2 (ja) | 1991-03-15 |
Family
ID=13261958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6456880A Granted JPS56160140A (en) | 1980-05-14 | 1980-05-14 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56160140A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746773B2 (ja) * | 1985-11-05 | 1995-05-17 | ソニー株式会社 | Ｄ／ａコンバ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153861A (ja) * | 1974-05-31 | 1975-12-11 |
-
1980
- 1980-05-14 JP JP6456880A patent/JPS56160140A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153861A (ja) * | 1974-05-31 | 1975-12-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56160140A (en) | 1981-12-09 |
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