JPS6029050A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
- Publication number
- JPS6029050A JPS6029050A JP58118326A JP11832683A JPS6029050A JP S6029050 A JPS6029050 A JP S6029050A JP 58118326 A JP58118326 A JP 58118326A JP 11832683 A JP11832683 A JP 11832683A JP S6029050 A JPS6029050 A JP S6029050A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- voltage
- bit
- output
- bit counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Television Receiver Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、テレビジョン受信機等の電子コントロールに
用いるＤ／Ａ変換回路に関するものである。
用いるＤ／Ａ変換回路に関するものである。
従来、電子コントロール方式を用いた音量等のアナログ
調整等において、初めて電源を投入した時あらかじめ、
定められた値になるように設定する方式が一般に多く用
いられるが、この設定レベルを変えたー場合、切換用の
入力情報が必要となり、特に複数の設定値が必要となる
場合は、入力端子数または部品点数が増えるなどの問題
があった。
調整等において、初めて電源を投入した時あらかじめ、
定められた値になるように設定する方式が一般に多く用
いられるが、この設定レベルを変えたー場合、切換用の
入力情報が必要となり、特に複数の設定値が必要となる
場合は、入力端子数または部品点数が増えるなどの問題
があった。
本発明の目的は、上述したような従来の間聴を解決する
ためのＤ／Ａ変換回路を提供することにある。
ためのＤ／Ａ変換回路を提供することにある。
本発明は、電源投入時に可変抵抗器によ部分圧された電
圧さｎビットのカウンタの出力値を直流に変換された電
圧を比較し、その比較電圧がＨまたはＬレベルになった
時ｎビットカウンタを停止させ、そのカウント値によ、
！ｌ）Ｄ／Ａ変換出力値を設定することにより２の分解
能で設定可能となるようにしたものである。
圧さｎビットのカウンタの出力値を直流に変換された電
圧を比較し、その比較電圧がＨまたはＬレベルになった
時ｎビットカウンタを停止させ、そのカウント値によ、
！ｌ）Ｄ／Ａ変換出力値を設定することにより２の分解
能で設定可能となるようにしたものである。
以下、図面を参照して本発明を説明する。
図は、本発明の一実施例を示すブロック図である。同図
において、１１ま基本クロックｆを分周する第１のｎビ
ットカウンタ、６は基本クロックｆによシ動作するｎビ
ットアップダウンカウンタ、２は第１のｎビットカウン
タ１とｎビットアップダウンカウンタ６の出力を比較し
てデータが一致したときのみ一致信号を出力する一致回
路、６は第１のｎビットカウンタ１のキャリ出力により
セットされ、一致回路２の出力によりリセットされるフ
１１ 、プフロップ、４および５はフリップフロップ乙
の出力を積分して直流電圧を得るための積分回路、１４
はその積分出力端子、７は基本クロックｆと比較器１０
との論理積出力をカウントする第２のｎビットカウンタ
、 ８ （８，１，８，２，・・・・・・８．ｎ ）お
よび９は第２のｎビットカウンタ７の出力を直流に変換
するためのラダー抵抗、１０は第２のｎビットカウンタ
７の出力による直流電圧上抵抗器１２により分圧される
電圧を比較し、第２のｎビットカウンタ７の出力が抵抗
器１２により分圧される電圧より高いときＨレベルを出
力するための比較器、１３はｎビットアップダウンカウ
ンタ６のカウント方向をアップまたはダウン方向に指定
するためのキースイッチである。
において、１１ま基本クロックｆを分周する第１のｎビ
ットカウンタ、６は基本クロックｆによシ動作するｎビ
ットアップダウンカウンタ、２は第１のｎビットカウン
タ１とｎビットアップダウンカウンタ６の出力を比較し
てデータが一致したときのみ一致信号を出力する一致回
路、６は第１のｎビットカウンタ１のキャリ出力により
セットされ、一致回路２の出力によりリセットされるフ
１１ 、プフロップ、４および５はフリップフロップ乙
の出力を積分して直流電圧を得るための積分回路、１４
はその積分出力端子、７は基本クロックｆと比較器１０
との論理積出力をカウントする第２のｎビットカウンタ
、 ８ （８，１，８，２，・・・・・・８．ｎ ）お
よび９は第２のｎビットカウンタ７の出力を直流に変換
するためのラダー抵抗、１０は第２のｎビットカウンタ
７の出力による直流電圧上抵抗器１２により分圧される
電圧を比較し、第２のｎビットカウンタ７の出力が抵抗
器１２により分圧される電圧より高いときＨレベルを出
力するための比較器、１３はｎビットアップダウンカウ
ンタ６のカウント方向をアップまたはダウン方向に指定
するためのキースイッチである。
次に回路の動作について説明する。
最初、電源が投入された場合を考えると、第１のｎビッ
トカウンタ１および第２のｎビットカウンタ７はカウン
トを開始する。この時、抵抗器１２によ部分圧された電
圧よシ第２のｎビットカウンタ７の出力を直流変換され
た電圧が高くなった場合、第２のｎビットカウンタ７へ
の基本クロックの入力がヌトップし、カウントが停止す
る。次に、第２のｎビットカウンタ７のカウント値をｎ
ビットアップダウンカウンタ６にデータ値として入力さ
れ、ｎビットアップダウンカウンタ６の出力は、第２の
ｎビットカウンタ出力と等しくなる。したがって、第２
のｎビットカウンタ７のデータに相邑するパルス幅変調
波がフリップフロップ３から出力されるため、抵抗器１
２により分圧された電圧とほぼ等しい電圧が端子１４よ
シ得られることになる。以上の動作により、電源投入時
の初期設定動作が行なわれ、その後はキースイッチ１３
により初ＸＩＪｉｌ定値からアップまたはダウン方向に
変化させることによシ、コントロール電圧を可変できる
こさになる。
トカウンタ１および第２のｎビットカウンタ７はカウン
トを開始する。この時、抵抗器１２によ部分圧された電
圧よシ第２のｎビットカウンタ７の出力を直流変換され
た電圧が高くなった場合、第２のｎビットカウンタ７へ
の基本クロックの入力がヌトップし、カウントが停止す
る。次に、第２のｎビットカウンタ７のカウント値をｎ
ビットアップダウンカウンタ６にデータ値として入力さ
れ、ｎビットアップダウンカウンタ６の出力は、第２の
ｎビットカウンタ出力と等しくなる。したがって、第２
のｎビットカウンタ７のデータに相邑するパルス幅変調
波がフリップフロップ３から出力されるため、抵抗器１
２により分圧された電圧とほぼ等しい電圧が端子１４よ
シ得られることになる。以上の動作により、電源投入時
の初期設定動作が行なわれ、その後はキースイッチ１３
により初ＸＩＪｉｌ定値からアップまたはダウン方向に
変化させることによシ、コントロール電圧を可変できる
こさになる。
以上述べたように、本発明によれば電源投入時の音量設
定を１つ端子で２段階の分解能で初期設定が可能さなる
。
定を１つ端子で２段階の分解能で初期設定が可能さなる
。
図は、本発明の一実施例を示すブロック図である。
１・・・第１のｎビットカウンタ、
２・・・一致回路、
３・・・フリップフロップ、
６・・・ｎビットアップダウンカウンタ、７・・・第２
のｎビットカウンタ、 １０・・・比較器、 １２・・・抵抗器。
のｎビットカウンタ、 １０・・・比較器、 １２・・・抵抗器。
Claims (1)
- １、 基本クロックを入力されてカウントし、そノキャ
１１−出力によってフリップフロップをセットする第１
のｎビットカウンタさ、同じく基本クロックを入力され
てカウントし、そのカウント出力を直流変換した第１の
電圧として出力する第２のｎビットカウンタと、前記第
１の電圧と可変抵抗器によシ分圧された第２の市、圧と
を比較し、第１の電圧が第２の電圧より低くまたは高く
なった場合に前記第２のｎビットカウンタのカウント動
作を停止させる手段と、このときにおける第２のｎビッ
トカウンタのカウント値をプリセットされるアップダウ
ンカウンタと、該アップダウンカウンタのプリセット佃
と前記第１のｎビットカウンタのカウント値を比較し、
両者が一致シたとき前記フリップフロップをリセットす
る手段とを有して成シ、前記可変抵抗器により分圧され
た第２の電圧に対応するパルス幅をもったパルスを前記
フリップフロップから出力するようにしたことを特徴き
するＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118326A JPS6029050A (ja) | 1983-07-01 | 1983-07-01 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118326A JPS6029050A (ja) | 1983-07-01 | 1983-07-01 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029050A true JPS6029050A (ja) | 1985-02-14 |
Family
ID=14733897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118326A Pending JPS6029050A (ja) | 1983-07-01 | 1983-07-01 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029050A (ja) |
-
1983
- 1983-07-01 JP JP58118326A patent/JPS6029050A/ja active Pending
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