JPH07333260A - 電流センサのオフセット除去回路 - Google Patents
電流センサのオフセット除去回路Info
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- JPH07333260A JPH07333260A JP6143920A JP14392094A JPH07333260A JP H07333260 A JPH07333260 A JP H07333260A JP 6143920 A JP6143920 A JP 6143920A JP 14392094 A JP14392094 A JP 14392094A JP H07333260 A JPH07333260 A JP H07333260A
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- Japan
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- digital signal
- offset
- signal
- offset value
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- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】
【目的】 モータ制御用ＡＳＩＣにおける電流センサの
出力アナログ信号からオフセット値を除去すること。 【構成】 入力されるアナログ信号をデジタル信号に変
換し、当該デジタル信号のオフセット値を一時保持す
る。その後、外部からの指示に応じて、デジタル信号か
らオフセット値を除去する。これにより、入力アナログ
信号をデジタル信号に変換する際に、オフセット値も自
動的に除去して出力する。
出力アナログ信号からオフセット値を除去すること。 【構成】 入力されるアナログ信号をデジタル信号に変
換し、当該デジタル信号のオフセット値を一時保持す
る。その後、外部からの指示に応じて、デジタル信号か
らオフセット値を除去する。これにより、入力アナログ
信号をデジタル信号に変換する際に、オフセット値も自
動的に除去して出力する。
Description
【０００１】
【産業上の利用分野】本発明は、モータ制御用のＩＣに
用いて好適な電流センサのオフセット除去回路に関す
る。
用いて好適な電流センサのオフセット除去回路に関す
る。
【０００２】
【従来の技術】従来より、例えば、ロボット等のサブモ
ータ制御用のＩＣ又はＬＳＩには電流センサが設けられ
ている。このＩＣとしては、ユーザー側の用途に応じた
設計が可能な、いわゆるＡＳＩＣ（特定用途向きＩＣ）
が用いられる。かかるＡＳＩＣは主としてゲートアレイ
とスタンダードセルに大別される。ゲートアレイは、論
理回路をアレイ状に配置したマスターチップにユーザー
の論理回路結線情報に応じたゲート間配線を行い、以っ
て、任意の論理ＬＳＩを実現するものである。このゲー
トアレイは開発費が安く、開発期間が短く、また回路動
作が高速であるという利点がある反面、チップ面積が大
きく、アナログ回路を構成できないという欠点がある。
ータ制御用のＩＣ又はＬＳＩには電流センサが設けられ
ている。このＩＣとしては、ユーザー側の用途に応じた
設計が可能な、いわゆるＡＳＩＣ（特定用途向きＩＣ）
が用いられる。かかるＡＳＩＣは主としてゲートアレイ
とスタンダードセルに大別される。ゲートアレイは、論
理回路をアレイ状に配置したマスターチップにユーザー
の論理回路結線情報に応じたゲート間配線を行い、以っ
て、任意の論理ＬＳＩを実現するものである。このゲー
トアレイは開発費が安く、開発期間が短く、また回路動
作が高速であるという利点がある反面、チップ面積が大
きく、アナログ回路を構成できないという欠点がある。
【０００３】一方、スタンダードセルは、予めマスター
チップが用意されているゲートアレイとは異なり、ユー
ザの論理回路に応じてマスターチップの下地からユーザ
ーごとの個別設計を行うものである。このスタンダード
セルは、前記ゲートアレイと比べて、開発費が高く、開
発期間が長く、また回路動作が遅いという欠点がある反
面、チップ面積を小さくすることができ、任意に回路を
構成できるという利点がある。
チップが用意されているゲートアレイとは異なり、ユー
ザの論理回路に応じてマスターチップの下地からユーザ
ーごとの個別設計を行うものである。このスタンダード
セルは、前記ゲートアレイと比べて、開発費が高く、開
発期間が長く、また回路動作が遅いという欠点がある反
面、チップ面積を小さくすることができ、任意に回路を
構成できるという利点がある。
【０００４】ところで、前記電流センサではオフセット
電圧をキャンセルする必要があり、それには、一般に、
以下の３通りの方法がある。 アナログ回路で加算回路を構成し、半固定抵抗でオフ
セット電圧が無くなるように調整する。 Ｄ／Ａ変換器とアナログ加算回路を用い、オフセット
電圧が無くなるようにソフトウェアで調整する。 ソフトウェアで、一旦記憶したオフセット電圧を検出
値から減算する。
電圧をキャンセルする必要があり、それには、一般に、
以下の３通りの方法がある。 アナログ回路で加算回路を構成し、半固定抵抗でオフ
セット電圧が無くなるように調整する。 Ｄ／Ａ変換器とアナログ加算回路を用い、オフセット
電圧が無くなるようにソフトウェアで調整する。 ソフトウェアで、一旦記憶したオフセット電圧を検出
値から減算する。
【０００５】
【発明が解決しようとする課題】しかし、上記の方法に
は以下の問題点があった。即ち、の方法の場合、人間
がオフセット調整する必要があり不便であり、の方法
の場合、回路構成が複雑化してしまい、また、の方法
の場合、ハードウェアのみで構成できず、ソフトウェア
の構築作業が必要となってしまう。
は以下の問題点があった。即ち、の方法の場合、人間
がオフセット調整する必要があり不便であり、の方法
の場合、回路構成が複雑化してしまい、また、の方法
の場合、ハードウェアのみで構成できず、ソフトウェア
の構築作業が必要となってしまう。
【０００６】本発明は、上記の背景に鑑みなされたもの
で、比較的簡単な回路構成でオフセット電圧を効果的に
除去できる電流センサのオフセット除去回路を提供する
ことを目的とする。
で、比較的簡単な回路構成でオフセット電圧を効果的に
除去できる電流センサのオフセット除去回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の電流セン
サのオフセット除去回路は、入力されるアナログ信号を
デジタル信号に変換して出力するＡ／Ｄ変換手段と、そ
のデジタル信号のオフセット値を一時保持する保持手段
と、外部からの指示に応じて、当該オフセット値を前記
デジタル信号から除去する除去手段とより構成されるこ
とを特徴とする。
サのオフセット除去回路は、入力されるアナログ信号を
デジタル信号に変換して出力するＡ／Ｄ変換手段と、そ
のデジタル信号のオフセット値を一時保持する保持手段
と、外部からの指示に応じて、当該オフセット値を前記
デジタル信号から除去する除去手段とより構成されるこ
とを特徴とする。
【０００８】請求項２記載の電流センサのオフセット除
去回路は、前記請求項１記載のオフセット除去回路にお
いて、前記除去手段は減算器であることを特徴とする。
去回路は、前記請求項１記載のオフセット除去回路にお
いて、前記除去手段は減算器であることを特徴とする。
【０００９】請求項３記載の電流センサのオフセット除
去回路は、前記請求項１記載のオフセット除去回路にお
いて、前記Ａ／Ｄ変換手段は更に、前記デジタル信号を
アナログ信号に変換して出力するＤ／Ａ変換手段と、前
記入力アナログ信号と前記Ｄ／Ａ変換手段より出力され
る前記アナログ信号との電圧を各々比較する電圧比較手
段と、前記電圧比較手段による比較結果に応じて計数処
理を行い、以って、前記デジタル信号を生成・出力する
計数手段とより構成することを特徴とする。
去回路は、前記請求項１記載のオフセット除去回路にお
いて、前記Ａ／Ｄ変換手段は更に、前記デジタル信号を
アナログ信号に変換して出力するＤ／Ａ変換手段と、前
記入力アナログ信号と前記Ｄ／Ａ変換手段より出力され
る前記アナログ信号との電圧を各々比較する電圧比較手
段と、前記電圧比較手段による比較結果に応じて計数処
理を行い、以って、前記デジタル信号を生成・出力する
計数手段とより構成することを特徴とする。
【００１０】
【作用】請求項１〜２記載のオフセット除去回路は、入
力アナログ信号をデジタル信号に変換し、そのオフセッ
ト値を一時記憶する。その後、外部からの指示に応じて
当該オフセット値をデジタル信号から除去して出力す
る。これにより、オフセット値の無いデジタル信号が得
られる。
力アナログ信号をデジタル信号に変換し、そのオフセッ
ト値を一時記憶する。その後、外部からの指示に応じて
当該オフセット値をデジタル信号から除去して出力す
る。これにより、オフセット値の無いデジタル信号が得
られる。
【００１１】また、請求項３は、請求項１におけるＡ／
Ｄ変換手段の詳細構成について記載している。ここで、
出力されるデジタル信号を一旦アナログ信号に変換し、
当該アナログ信号と入力アナログ信号との電圧を各々比
較する。その比較結果に応じて、所定の計数処理を行
い、以って、前記デジタル信号を生成・出力する。
Ｄ変換手段の詳細構成について記載している。ここで、
出力されるデジタル信号を一旦アナログ信号に変換し、
当該アナログ信号と入力アナログ信号との電圧を各々比
較する。その比較結果に応じて、所定の計数処理を行
い、以って、前記デジタル信号を生成・出力する。
【００１２】
【実施例】本発明においては、後述する如く、アナログ
／デジタル変換器（以下、「Ａ／Ｄ変換器」と称す
る。）を内蔵するために、前記ＡＳＩＣとしてスタンダ
ードセル方式を用いている。以下、本発明の実施例につ
いて説明する。
／デジタル変換器（以下、「Ａ／Ｄ変換器」と称す
る。）を内蔵するために、前記ＡＳＩＣとしてスタンダ
ードセル方式を用いている。以下、本発明の実施例につ
いて説明する。
【００１３】図１は、本発明に係るオフセット除去回路
の第１実施例を示すブロック図である。この図におい
て、１はＡ／Ｄ変換器を示し、入力されるアナログ信号
をデジタル信号に変換して出力する。このデジタル信号
は、記憶部２及び演算部３に各々供給される。記憶部２
は、オフセット値を一時ラッチするために設けられるも
ので、前記サブモータなどの電流制御の際には、外部か
ら供給される調整信号に応じて、そのラッチデータを演
算部３に出力する。これにより、演算部３は、デジタル
信号からラッチデータ（即ち、オフセット値）を減算す
る。これにより、演算部３からオフセット値の除去され
たデジタル信号が出力される。
の第１実施例を示すブロック図である。この図におい
て、１はＡ／Ｄ変換器を示し、入力されるアナログ信号
をデジタル信号に変換して出力する。このデジタル信号
は、記憶部２及び演算部３に各々供給される。記憶部２
は、オフセット値を一時ラッチするために設けられるも
ので、前記サブモータなどの電流制御の際には、外部か
ら供給される調整信号に応じて、そのラッチデータを演
算部３に出力する。これにより、演算部３は、デジタル
信号からラッチデータ（即ち、オフセット値）を減算す
る。これにより、演算部３からオフセット値の除去され
たデジタル信号が出力される。
【００１４】図２は、本発明の第２実施例に係るオフセ
ット除去回路を示すブロック図である。ここで、Ａ／Ｄ
変換器１１は、入力アナログ信号をｎビット（ｎは任意
の整数を示す。）のデジタル信号に変換する。このｎビ
ットのデジタル信号は、ラッチ回路１２及び減算器１３
に各々供給される。ラッチ回路１２は、供給されるデジ
タル信号のオフセット値を一時ラッチするもので、調整
信号が供給された際に、そのオフセット値を減算器１３
へ出力する。従って、減算器１３は、デジタル信号から
そのオフセット値を減算し、以って、オフセット値の除
去されたデジタル信号を出力する。
ット除去回路を示すブロック図である。ここで、Ａ／Ｄ
変換器１１は、入力アナログ信号をｎビット（ｎは任意
の整数を示す。）のデジタル信号に変換する。このｎビ
ットのデジタル信号は、ラッチ回路１２及び減算器１３
に各々供給される。ラッチ回路１２は、供給されるデジ
タル信号のオフセット値を一時ラッチするもので、調整
信号が供給された際に、そのオフセット値を減算器１３
へ出力する。従って、減算器１３は、デジタル信号から
そのオフセット値を減算し、以って、オフセット値の除
去されたデジタル信号を出力する。
【００１５】次に、上記のオフセット除去回路に用いら
れるＡ／Ｄ変換器について説明する。一般には、Ａ／Ｄ
変換器として逐次比較型やフラッシュ型が多く用いられ
ている。何故なら、これらのものは入力アナログ信号の
瞬時値を検出するのに向いているからである。しかし、
本発明の如きモータの電流制御において、モータ電流は
一次遅れであり、しかも、連続的にしか変化しないとい
う特性を有している。また、その瞬時値を検出する場
合、上記のＡ／Ｄ変換器を用いると、フィルタを挿入す
る必要が生じてしまう。そこで、本発明では、追従比較
型Ａ／Ｄ変換器を採用することとした。このＡ／Ｄ変換
器には、フィルタが不要であり、なおかつ、チップ面積
を小さくでき、更に、消費電力が小さいという利点があ
るからである。
れるＡ／Ｄ変換器について説明する。一般には、Ａ／Ｄ
変換器として逐次比較型やフラッシュ型が多く用いられ
ている。何故なら、これらのものは入力アナログ信号の
瞬時値を検出するのに向いているからである。しかし、
本発明の如きモータの電流制御において、モータ電流は
一次遅れであり、しかも、連続的にしか変化しないとい
う特性を有している。また、その瞬時値を検出する場
合、上記のＡ／Ｄ変換器を用いると、フィルタを挿入す
る必要が生じてしまう。そこで、本発明では、追従比較
型Ａ／Ｄ変換器を採用することとした。このＡ／Ｄ変換
器には、フィルタが不要であり、なおかつ、チップ面積
を小さくでき、更に、消費電力が小さいという利点があ
るからである。
【００１６】図３は、Ａ／Ｄ変換器の概略構成を示すブ
ロック図である。このＡ／Ｄ変換器は、電圧比較部２
１、可逆計数部２２及びＤ／Ａ変換部２３より構成され
る。ここで、入力アナログ信号は電圧比較部２１に供給
され、一方、出力デジタル信号が可逆計数部２２より得
られる。Ｄ／Ａ変換部２３は、出力デジタル信号をアナ
ログ信号に変換して、電圧比較部２１に供給する。電圧
比較部２１は、入力アナログ信号と、Ｄ／Ａ変換部２３
からのアナログ信号との電圧を各々比較し、その比較結
果を可逆計数部２２に出力する。可逆計数部２２は、例
えば、アップ／ダウン・カウンタより構成され、クロッ
ク信号に応じて、そのカウント値をインクリメント或い
は、デクリメントする。ここで、入力アナログ信号の方
が大きい場合には、インクリメントされ、その逆の場合
には、デクリメントされる。
ロック図である。このＡ／Ｄ変換器は、電圧比較部２
１、可逆計数部２２及びＤ／Ａ変換部２３より構成され
る。ここで、入力アナログ信号は電圧比較部２１に供給
され、一方、出力デジタル信号が可逆計数部２２より得
られる。Ｄ／Ａ変換部２３は、出力デジタル信号をアナ
ログ信号に変換して、電圧比較部２１に供給する。電圧
比較部２１は、入力アナログ信号と、Ｄ／Ａ変換部２３
からのアナログ信号との電圧を各々比較し、その比較結
果を可逆計数部２２に出力する。可逆計数部２２は、例
えば、アップ／ダウン・カウンタより構成され、クロッ
ク信号に応じて、そのカウント値をインクリメント或い
は、デクリメントする。ここで、入力アナログ信号の方
が大きい場合には、インクリメントされ、その逆の場合
には、デクリメントされる。
【００１７】上記の電圧比較部２１（或いは、アナログ
比較器）をアナログの回路要素で構成すると、部品点数
が多くなってしまい、また、アナログ回路には温度ドリ
フトがあり、そのための微調整が必要となってしまい、
好ましくない。このため、本発明では、通常のデジタル
ＣＭＯＳプロセスで構成可能なアナログ比較器を用いる
こととした。
比較器）をアナログの回路要素で構成すると、部品点数
が多くなってしまい、また、アナログ回路には温度ドリ
フトがあり、そのための微調整が必要となってしまい、
好ましくない。このため、本発明では、通常のデジタル
ＣＭＯＳプロセスで構成可能なアナログ比較器を用いる
こととした。
【００１８】図４は、電圧比較部２１の詳細構成を示す
ブロック図である。この図に示す電圧比較部２１は、入
力切換部３１、電位差検出部３２、二値化変換部３３、
状態保持部３４、周波数変換部３５及び基準電圧発生部
３６より構成される。周波数変換部３５は、図示しない
発振器等から供給されるクロック信号の周波数をこの回
路構成に適した周波数に変換して、入力切換部３１、電
位差検出部３２及び状態保持部３４に各々供給する。入
力切換部３１は、供給されるクロック信号に応じて、前
記入力アナログ信号と前記Ｄ／Ａ変換器２３からのアナ
ログ信号とを切り換えて出力する。この入力切換部３１
は、例えば、ＣＭＯＳスイッチ回路から構成され、検出
されるモータ電流に対応した入力アナログ信号はその反
転入力端に供給され、一方、前記Ｄ／Ａ変換器２３から
のアナログ信号は非反転入力端に供給される。
ブロック図である。この図に示す電圧比較部２１は、入
力切換部３１、電位差検出部３２、二値化変換部３３、
状態保持部３４、周波数変換部３５及び基準電圧発生部
３６より構成される。周波数変換部３５は、図示しない
発振器等から供給されるクロック信号の周波数をこの回
路構成に適した周波数に変換して、入力切換部３１、電
位差検出部３２及び状態保持部３４に各々供給する。入
力切換部３１は、供給されるクロック信号に応じて、前
記入力アナログ信号と前記Ｄ／Ａ変換器２３からのアナ
ログ信号とを切り換えて出力する。この入力切換部３１
は、例えば、ＣＭＯＳスイッチ回路から構成され、検出
されるモータ電流に対応した入力アナログ信号はその反
転入力端に供給され、一方、前記Ｄ／Ａ変換器２３から
のアナログ信号は非反転入力端に供給される。
【００１９】電位差検出部３２は、上記の反転入力と基
準電圧発生部３６より発生される基準電圧との電位差を
検出・保持する（例えば、コンデンサに充電する。）。
一方、非反転入力時には、保持した電位差をバイアスし
て二値化変換部３３へ出力する。二値化変換部３３は、
ＮＯＴ回路等を用いてその入力信号を「０」、「１」の
二値信号に変換する。状態保持部３４は、この二値信号
が安定するまで保持する。従って、二値信号が安定した
後、それを前記比較結果として出力する。
準電圧発生部３６より発生される基準電圧との電位差を
検出・保持する（例えば、コンデンサに充電する。）。
一方、非反転入力時には、保持した電位差をバイアスし
て二値化変換部３３へ出力する。二値化変換部３３は、
ＮＯＴ回路等を用いてその入力信号を「０」、「１」の
二値信号に変換する。状態保持部３４は、この二値信号
が安定するまで保持する。従って、二値信号が安定した
後、それを前記比較結果として出力する。
【００２０】尚、本発明は、上記の如く、スタンダード
セル方式のＡＳＩＣに適用して好適なオフセット除去回
路を提供しているが、その適用分野は前記のモータ制御
用の電流センサのみならず他のデジタル回路等にも適用
することができる。
セル方式のＡＳＩＣに適用して好適なオフセット除去回
路を提供しているが、その適用分野は前記のモータ制御
用の電流センサのみならず他のデジタル回路等にも適用
することができる。
【００２１】
【発明の効果】上述の如く、本発明は、入力されるアナ
ログ信号をデジタル信号に変換し、当該デジタル信号の
オフセット値を一時保持した上で、外部からの指示に応
じて、当該オフセット値を前記デジタル信号から除去す
るようにしたので、比較的簡単な構成でオフセット値を
自動的に、かつ、効果的に除去することができるという
効果を奏する。
ログ信号をデジタル信号に変換し、当該デジタル信号の
オフセット値を一時保持した上で、外部からの指示に応
じて、当該オフセット値を前記デジタル信号から除去す
るようにしたので、比較的簡単な構成でオフセット値を
自動的に、かつ、効果的に除去することができるという
効果を奏する。
【図１】 本発明の第１実施例に係る電流センサのオフ
セット除去回路の構成を示すブロック図である。
セット除去回路の構成を示すブロック図である。
【図２】 本発明の第２実施例に係る電流センサのオフ
セット除去回路の構成を示すブロック図である。
セット除去回路の構成を示すブロック図である。
【図３】 本実施例に適用されるＡ／Ｄ変換器の概略構
成を示すブロック図である。
成を示すブロック図である。
【図４】 Ａ／Ｄ変換器に用いられる電圧比較部の詳細
構成を示すブロック図である。
構成を示すブロック図である。
１ Ａ／Ｄ変換部 ２ 記憶部 ３ 演算部 １１ Ａ／Ｄ変換器 １２ ラッチ回路 １３ 減算器 ２１ 電圧比較部 ２２ 可逆計数部 ２３ Ｄ／Ａ変換部 ３１ 入力切換部 ３２ 電位差検出部 ３３ 二値化変換部 ３４ 状態保持部 ３５ 周波数変換部 ３６ 基準電圧発生部
Claims (3)
- 【請求項１】 入力されるアナログ信号をデジタル信号
に変換して出力するＡ／Ｄ変換手段と、 そのデジタル信号のオフセット値を一時保持する保持手
段と、 外部からの指示に応じて、当該オフセット値を前記デジ
タル信号から除去する除去手段とより構成されることを
特徴とする電流センサのオフセット除去回路。 - 【請求項２】 前記除去手段は減算器であることを特徴
とする請求項１記載の電流センサのオフセット除去回
路。 - 【請求項３】 前記Ａ／Ｄ変換手段は更に、前記デジタ
ル信号をアナログ信号に変換して出力するＤ／Ａ変換手
段と、 前記入力アナログ信号と前記Ｄ／Ａ変換手段より出力さ
れる前記アナログ信号との電圧を各々比較する電圧比較
手段と、 前記電圧比較手段による比較結果に応じて計数処理を行
い、以って、前記デジタル信号を生成・出力する計数手
段とより構成することを特徴とする請求項１記載の電流
センサのオフセット除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143920A JPH07333260A (ja) | 1994-06-02 | 1994-06-02 | 電流センサのオフセット除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143920A JPH07333260A (ja) | 1994-06-02 | 1994-06-02 | 電流センサのオフセット除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07333260A true JPH07333260A (ja) | 1995-12-22 |
Family
ID=15350181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143920A Pending JPH07333260A (ja) | 1994-06-02 | 1994-06-02 | 電流センサのオフセット除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07333260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278255B1 (en) | 1999-02-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Apparatus and method for eliminating variable offset values of current detecting signals |
| EP1858154A3 (en) * | 2005-10-12 | 2008-03-12 | Black & Decker, Inc. | Motor control circuit for a power tool |
| KR101252555B1 (ko) * | 2011-08-09 | 2013-04-08 | 캄텍주식회사 | 모터 제어용 주문형 반도체 및 이를 포함하는 차량용 모터 제어시스템 및 그 제어방법 |
-
1994
- 1994-06-02 JP JP6143920A patent/JPH07333260A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278255B1 (en) | 1999-02-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Apparatus and method for eliminating variable offset values of current detecting signals |
| EP1858154A3 (en) * | 2005-10-12 | 2008-03-12 | Black & Decker, Inc. | Motor control circuit for a power tool |
| US7446493B2 (en) | 2005-10-12 | 2008-11-04 | Black & Decker Inc. | Control methodologies for a motor control module |
| EP1990909A2 (en) * | 2005-10-12 | 2008-11-12 | Black & Decker, Inc. | Control methodologies for a motor control module |
| EP1990909A3 (en) * | 2005-10-12 | 2009-02-18 | Black & Decker, Inc. | Control methodologies for a motor control module |
| KR101252555B1 (ko) * | 2011-08-09 | 2013-04-08 | 캄텍주식회사 | 모터 제어용 주문형 반도체 및 이를 포함하는 차량용 모터 제어시스템 및 그 제어방법 |
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