JPS62277817A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS62277817A JPS62277817A JP12191886A JP12191886A JPS62277817A JP S62277817 A JPS62277817 A JP S62277817A JP 12191886 A JP12191886 A JP 12191886A JP 12191886 A JP12191886 A JP 12191886A JP S62277817 A JPS62277817 A JP S62277817A
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- Japan
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- digital signal
- digital
- signal
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明はＡ／Ｄ変換回路に関する。
本発明は、アナログ信号が供給されて第１のデジタル信
号が出力されるＡ／Ｄ変換回路において、アナログ信号
を供給して第２のデジタル信号を出力し、第２のデジタ
ル信号の現在値及び第１のデジタル信号の直前過去値を
比較し、その比較出力に基づいて、第１のデジタル信号
の直前過去値及び第２のデジタル信号の現在値に関連し
た値を選択するようになし、データセレクタによって、
現在値及び直前過去値の差の絶対値が所定デジタル値未
満のときは、第１のデジタル信号の過去値を選択し、現
在値及び過去値の差の絶対値が所定デジタル値以上のと
きは、第２のデジタル信号の現在値に関連した値を選択
して夫々第１のデジタル信号とするようにしたことによ
り、アナログ信号のレベルが微少変動しても、それに応
じて第１のデジタル信号のデジタル値が変動する虞がな
いようにしたものである。
号が出力されるＡ／Ｄ変換回路において、アナログ信号
を供給して第２のデジタル信号を出力し、第２のデジタ
ル信号の現在値及び第１のデジタル信号の直前過去値を
比較し、その比較出力に基づいて、第１のデジタル信号
の直前過去値及び第２のデジタル信号の現在値に関連し
た値を選択するようになし、データセレクタによって、
現在値及び直前過去値の差の絶対値が所定デジタル値未
満のときは、第１のデジタル信号の過去値を選択し、現
在値及び過去値の差の絶対値が所定デジタル値以上のと
きは、第２のデジタル信号の現在値に関連した値を選択
して夫々第１のデジタル信号とするようにしたことによ
り、アナログ信号のレベルが微少変動しても、それに応
じて第１のデジタル信号のデジタル値が変動する虞がな
いようにしたものである。
従来のＡ／Ｄ変換回路では、単にアナログ信号をＡ／Ｄ
変換器に供給してデジタル信号に変換するだけであった
。
変換器に供給してデジタル信号に変換するだけであった
。
（発明が解決しようとする問題点〕
かかる従来のＡ／Ｄ変換回路では、アナログ信号のレベ
ルが量子化レベルの近傍になったときに、アナログ信号
のレベルがノイズ等によって微少変動すると、それに応
じてそのデジタル信号のデジタル値も変動してしまうと
いう欠点があった。
ルが量子化レベルの近傍になったときに、アナログ信号
のレベルがノイズ等によって微少変動すると、それに応
じてそのデジタル信号のデジタル値も変動してしまうと
いう欠点があった。
かかる点に鑑み、本発明はアナログ信号のレベルが微少
変動しても、それに応じてデジタル信号のデジタル値が
変動する虞のないＡ／Ｄ変換回路を提案しようとするも
のである。
変動しても、それに応じてデジタル信号のデジタル値が
変動する虞のないＡ／Ｄ変換回路を提案しようとするも
のである。
本発明は、アナログ信号が供給されて第１のデジタル信
号が出力されるＡ／Ｄ変換回路において、アナログ信号
が供給されて第２のデジタル信号が出力されるＡ／Ｄ変
換器（２）と、第２のデジタル信号の現在値及び上記第
１のデジタル信号の直前過去値を比較する比較器（４）
と、比較器（４）の比較出力に基づいて、第１のデジタ
ル信号の直前過去値及び第２のデジタル信号の現在値に
関連した値を選択するデータセレクタ（６）とを有し、
データセレクタ（６）によって、現在値及び直前過去値
の差の絶対値が所定デジタル値未満のときは、上記第１
のデジタル信号の過去値を選択し、現在値及び過去値の
差の絶対値が所定デジタル値以上のときは、第２のデジ
タル信号の現在値に関連した値を選択して夫々第１のデ
ジタル信号とするものである。
号が出力されるＡ／Ｄ変換回路において、アナログ信号
が供給されて第２のデジタル信号が出力されるＡ／Ｄ変
換器（２）と、第２のデジタル信号の現在値及び上記第
１のデジタル信号の直前過去値を比較する比較器（４）
と、比較器（４）の比較出力に基づいて、第１のデジタ
ル信号の直前過去値及び第２のデジタル信号の現在値に
関連した値を選択するデータセレクタ（６）とを有し、
データセレクタ（６）によって、現在値及び直前過去値
の差の絶対値が所定デジタル値未満のときは、上記第１
のデジタル信号の過去値を選択し、現在値及び過去値の
差の絶対値が所定デジタル値以上のときは、第２のデジ
タル信号の現在値に関連した値を選択して夫々第１のデ
ジタル信号とするものである。
かかる本発明によれば、データセレクタ（６）によって
、現在値及び直前過去値の差の絶対値が所定デジタル値
未満のときは、第１のデジタル信号の過去値を選択し、
現在値及び過去値の差の絶対値が所定デジタル値以上の
ときは、第１のデジタル信号の現在値に関連した値を選
択して夫々第１のデジタル信号とする。
、現在値及び直前過去値の差の絶対値が所定デジタル値
未満のときは、第１のデジタル信号の過去値を選択し、
現在値及び過去値の差の絶対値が所定デジタル値以上の
ときは、第１のデジタル信号の現在値に関連した値を選
択して夫々第１のデジタル信号とする。
ｊｕ下に、第１図を参照して、本発明の一実施例を詳細
に説明しよう。本実施例は、アナログ音声信号のボリュ
ームを制御するデジタル制御信号を発生する制御信号発
生回路に、本発明を適用した場合である。（１）はアナ
ログ信号源で、ここでは電源子Ｂ及び接地間に接続され
たポテンショメータから構成されでいる。このアナログ
信号源（１）のポテンショメータの可動接点からのアナ
ログ信号はＡ／Ｄ変換器（２）に供給されて、例えば並
列１０ピントのデジタル信号（第２のデジタル信号）に
変換される。このＡ／Ｄ変換器（２）からのデジタル信
号はランチ回路（３）に供給されてラッチされる。
に説明しよう。本実施例は、アナログ音声信号のボリュ
ームを制御するデジタル制御信号を発生する制御信号発
生回路に、本発明を適用した場合である。（１）はアナ
ログ信号源で、ここでは電源子Ｂ及び接地間に接続され
たポテンショメータから構成されでいる。このアナログ
信号源（１）のポテンショメータの可動接点からのアナ
ログ信号はＡ／Ｄ変換器（２）に供給されて、例えば並
列１０ピントのデジタル信号（第２のデジタル信号）に
変換される。このＡ／Ｄ変換器（２）からのデジタル信
号はランチ回路（３）に供給されてラッチされる。
このランチ回路（３）からのデジタル信号は比較器（４
）に供給されて、その現在値Ｄｏが後述するレジスタ（
７）から出力される並列１０ビツトの第１のデジタル信
号の直前過去値Ｄ−８とレベル比較される。この比較器
（４）は例えばＰ−ＲＯＭから構成される。従って、こ
れら現在値Ｄｏ及び過去値Ｄ−，はＰ−ＲＯＭにアドレ
スとして供給される。この比較器（４）からは、例えば
並列２ビツトの比較出力（コントロール信号）が得られ
る。このコントロール信号は、［）０−０−。
）に供給されて、その現在値Ｄｏが後述するレジスタ（
７）から出力される並列１０ビツトの第１のデジタル信
号の直前過去値Ｄ−８とレベル比較される。この比較器
（４）は例えばＰ−ＲＯＭから構成される。従って、こ
れら現在値Ｄｏ及び過去値Ｄ−，はＰ−ＲＯＭにアドレ
スとして供給される。この比較器（４）からは、例えば
並列２ビツトの比較出力（コントロール信号）が得られ
る。このコントロール信号は、［）０−０−。
の値（デジタル値）に応じて次のように成る。
（表 １）
Ｄｏ−Ｄ−Ｉ コントロール信号Ｏｒｏ Ｏ」
＋ １ ｒｏ ０Ｊ−１「０（ＪＪ
＝２≧ 「０１」
＋２≦ 「１０」
（尚、Ｄｏ−Ｄ−、が−２≧又は＋２≦と成る場合であ
っても、コントロール信号が「１１」と成る場合がある
。但し、コントロール信号を３ビツト（又はそれ以上）
にすれば、このようなことは回避される。） ランチ回路（３）からのデジタル信号は演算器（５）に
供給され、比較器（４）からのコントロール信号のデジ
タル値の如何に応じて、次のように演算される。
っても、コントロール信号が「１１」と成る場合がある
。但し、コントロール信号を３ビツト（又はそれ以上）
にすれば、このようなことは回避される。） ランチ回路（３）からのデジタル信号は演算器（５）に
供給され、比較器（４）からのコントロール信号のデジ
タル値の如何に応じて、次のように演算される。
（表 ２）
コントロール信号 演算結果
（”Ｏｌｌ Ｄｏ＋１
ｒｌＯＪ Ｄ、−１
尚、ここでは演算器（５）はＰ−ＲＯＭで構成される。
従って、上述の現在値ＤＯはこのＲＯＭにアドレスとし
て供給される。
て供給される。
（６）はデータセレクタで、端子Ａ、Ｂ、Ｃに夫々供給
される、ラッチ回路（３）の現在値り。、演算器（５）
の演算結果であるＤＯ＋１又はＤｏ−１及びレジスタ（
７）からの過去値Ｄ−，を２比較器（４）からのコント
ロール信号に基づいて選択して、レジスタ（７）に供給
する。コントロール信号と、データセレクタ（６）から
の選択出力との対応は次の通りである。
される、ラッチ回路（３）の現在値り。、演算器（５）
の演算結果であるＤＯ＋１又はＤｏ−１及びレジスタ（
７）からの過去値Ｄ−，を２比較器（４）からのコント
ロール信号に基づいて選択して、レジスタ（７）に供給
する。コントロール信号と、データセレクタ（６）から
の選択出力との対応は次の通りである。
（表 ３）
コントロール信号 選択出力
ｒｏＯＪ Ｄ−＋
ｒｏｌｌ Ｄｏ＋１
ｒｌＯＪ Ｄｏ １
「１１」 Ｄ。
（この現在値Ｄｏに加算又は減算する１は、微少デジタ
ル値で、絶対値で２以上のデジタル値でも良い。） 尚、この場合、コントロール信号が「０１」、「１０」
のとき、共に現在値り、を選択するようにしても良い。
ル値で、絶対値で２以上のデジタル値でも良い。） 尚、この場合、コントロール信号が「０１」、「１０」
のとき、共に現在値り、を選択するようにしても良い。
そのときは、演算器（５）は不要と成るｒ
又、コントロール信号を３ビツトにするときは、そのデ
ジタル値の如何に応じて、データセレクタ（６）によっ
て、演算器（５）の演算結果Ｄ □ ＋ １−。
ジタル値の如何に応じて、データセレクタ（６）によっ
て、演算器（５）の演算結果Ｄ □ ＋ １−。
Ｄｏ−１及び過去値Ｄ−，のみを選択するようにすれば
良く、この場合はＤｏ−Ｄ−、の値が０１＋１、−１の
ときは、過去値Ｄ−，が選択され、−２≧、２≦のとき
は、夫々Ｄｏ＋１、Ｄ、−１が選択されるようにすれば
良い。
良く、この場合はＤｏ−Ｄ−、の値が０１＋１、−１の
ときは、過去値Ｄ−，が選択され、−２≧、２≦のとき
は、夫々Ｄｏ＋１、Ｄ、−１が選択されるようにすれば
良い。
レジスタ（７）から読み出された並列１０ビツトの第１
のデジタル信号は、上述の比較器（４）及びデータセレ
クタ（６）に供給されると共に、ランチ回路（８）に供
給されてラッチされる。そして、このランチ回路（８）
の８ビツトのラッチ出力により、ボリューム（９）が制
御されて、これを通過するアナログ音声信号のレベルが
可変せしめられる。
のデジタル信号は、上述の比較器（４）及びデータセレ
クタ（６）に供給されると共に、ランチ回路（８）に供
給されてラッチされる。そして、このランチ回路（８）
の８ビツトのラッチ出力により、ボリューム（９）が制
御されて、これを通過するアナログ音声信号のレベルが
可変せしめられる。
次に、第１図の比較器（４）及び演算器（５）の具体構
成例を第２図を参照して説明する。比較５（４）はＰ−
ＲＯＭ ＩＣ１２、ＩＣｌ３及びＩＣ１４から構成さ
れている。そして、夫々ｌＯビットの現在値Ｄｏ及び過
去値Ｄ−１の各上位４ビツトＡ−ＤをＰ−ＲＯＭ Ｔ
（，１２で比較し、その２ビツトの比較結果り、 Ｄ
、に基づいて、Ｐ−ＲＯＭ ＩＣｌ３で続く各３ビツ
トＥ−Ｇを比較し、その２ビツトの比較結果り、ＤＯに
基づいてＦ ＲＯＭ ＩＣ１４で各下位３ビツトＨ
−Ｊを比較して、最終的な２ビツトのコントロールデー
タ（比較結果）（Ｄ３Ｄ２）を得るようにしている。
成例を第２図を参照して説明する。比較５（４）はＰ−
ＲＯＭ ＩＣ１２、ＩＣｌ３及びＩＣ１４から構成さ
れている。そして、夫々ｌＯビットの現在値Ｄｏ及び過
去値Ｄ−１の各上位４ビツトＡ−ＤをＰ−ＲＯＭ Ｔ
（，１２で比較し、その２ビツトの比較結果り、 Ｄ
、に基づいて、Ｐ−ＲＯＭ ＩＣｌ３で続く各３ビツ
トＥ−Ｇを比較し、その２ビツトの比較結果り、ＤＯに
基づいてＦ ＲＯＭ ＩＣ１４で各下位３ビツトＨ
−Ｊを比較して、最終的な２ビツトのコントロールデー
タ（比較結果）（Ｄ３Ｄ２）を得るようにしている。
かかる構成の比較器（４）での、現在値Ｄｏ及び過去値
Ｄ−Ｉの比較の際の、各Ｐ−ＲＯＭの入力データ（アド
レス）及び出力データの関係を、第３図及び第４図に示
す。
Ｄ−Ｉの比較の際の、各Ｐ−ＲＯＭの入力データ（アド
レス）及び出力データの関係を、第３図及び第４図に示
す。
演算器（５）はＰ−ＲＯＭ ＩＣ２１及びｒｃ２２か
ら構成されている。そして、現在値Ｄｏの上位４ビット
Ａ−ＤをＰ−ＲＯＭ ＩＣ２２の人力ＶＲデータ（ア
ドレス）とし、下位６ビソトＥ〜ＪをＰ−ＲＯＭ Ｉ
Ｃ２１の入力ＶＲデータ（アドレス）とする。そして、
比較器（４）のＰ−ＲＯＭ ＩＣ１４からのコントロ
ールデータＤ３ Ｄ２を演算器（５）のＰ−ＲＯＭ
ＩＣ２１に供給する。尚、ＶＲはボリュームを意味する
。
ら構成されている。そして、現在値Ｄｏの上位４ビット
Ａ−ＤをＰ−ＲＯＭ ＩＣ２２の人力ＶＲデータ（ア
ドレス）とし、下位６ビソトＥ〜ＪをＰ−ＲＯＭ Ｉ
Ｃ２１の入力ＶＲデータ（アドレス）とする。そして、
比較器（４）のＰ−ＲＯＭ ＩＣ１４からのコントロ
ールデータＤ３ Ｄ２を演算器（５）のＰ−ＲＯＭ
ＩＣ２１に供給する。尚、ＶＲはボリュームを意味する
。
そして、Ｐ−ＲＯＭ ＩＣ２１の８ビツトの出力ＶＲ
データＤ７〜Ｄｏの内の下位６ビツトＤｓ〜Ｄｏはその
まま出力し、上位２ビツトの出力ＶＲデータＤ７Ｄ６を
Ｐ−ＲＯＭ ＩＣ２２に入力する。そして、Ｐ−ＲＯ
Ｍ ＩＣ２２からの４ピツＩ・の出力ＶＲデータＤ３
〜ＤｏＳＰ−ＲＯＭＩＣ２１からの６ビノトのＶＲデー
タＤ５〜Ｄｏ１計１０ビットの出力ＶＲデータが演算器
（５）から得られて、データセレクタ（６）に供給され
る。
データＤ７〜Ｄｏの内の下位６ビツトＤｓ〜Ｄｏはその
まま出力し、上位２ビツトの出力ＶＲデータＤ７Ｄ６を
Ｐ−ＲＯＭ ＩＣ２２に入力する。そして、Ｐ−ＲＯ
Ｍ ＩＣ２２からの４ピツＩ・の出力ＶＲデータＤ３
〜ＤｏＳＰ−ＲＯＭＩＣ２１からの６ビノトのＶＲデー
タＤ５〜Ｄｏ１計１０ビットの出力ＶＲデータが演算器
（５）から得られて、データセレクタ（６）に供給され
る。
かかる構成の演算器（５）での、現在値Ｄｏに対する演
算の際の、各Ｐ−ＲＯＭの入力ＶＲデータ（アドレス）
及び出力データの関係を、第５図に示す。
算の際の、各Ｐ−ＲＯＭの入力ＶＲデータ（アドレス）
及び出力データの関係を、第５図に示す。
尚、アナログ信号源（１）を複数設け、その複数のアナ
ログ信号を時分割でデジタル信号に変換して、このデジ
タル信号によって複数チャンネルのボリュームを制御す
るようにしても良い。
ログ信号を時分割でデジタル信号に変換して、このデジ
タル信号によって複数チャンネルのボリュームを制御す
るようにしても良い。
上述せる本発明によれば、第１のデジタル信号にヒステ
リシスを持たせるようにしたので、アナログ信号のレヘ
ルが微少変動しても、それに応じて第１のデジタル信号
のデジタル値が変動する虞のないＡ／Ｄ変換回路を得る
ことができる。
リシスを持たせるようにしたので、アナログ信号のレヘ
ルが微少変動しても、それに応じて第１のデジタル信号
のデジタル値が変動する虞のないＡ／Ｄ変換回路を得る
ことができる。
第１図は本発明の一実施例を示すブロック線図、第２図
は第１図の比較器及び演算器の具体構成を示すブロック
線図、第３図及び第４図は夫々比較器の動作の説明図、
第５図は演算器の動作の説明図である。 （１）はアナログ信号源、（２）はＡ／Ｄ変換器、（４
）は比較器、（５）は演算器、（６）はデータセレクタ
、（７）はレジスタである。
は第１図の比較器及び演算器の具体構成を示すブロック
線図、第３図及び第４図は夫々比較器の動作の説明図、
第５図は演算器の動作の説明図である。 （１）はアナログ信号源、（２）はＡ／Ｄ変換器、（４
）は比較器、（５）は演算器、（６）はデータセレクタ
、（７）はレジスタである。
Claims (1)
- 【特許請求の範囲】 アナログ信号が供給されて第１のデジタル信号が出力さ
れるＡ／Ｄ変換回路において、 上記アナログ信号が供給されて第２のデジタル信号が出
力されるＡ／Ｄ変換器と、 上記第２のデジタル信号の現在値及び上記第１のデジタ
ル信号の直前過去値を比較する比較器と、上記比較器の
比較出力に基づいて、上記第１のデジタル信号の直前過
去値及び上記第２のデジタル信号の現在値に関連した値
を選択するデータセレクタとを有し、 上記データセレクタによって、上記現在値及び上記直前
過去値の差の絶対値が所定デジタル値未満のときは、上
記第１のデジタル信号の過去値を選択し、上記現在値及
び上記過去値の差の絶対値が上記所定デジタル値以上の
ときは、上記第２のデジタル信号の現在値に関連した値
を選択して夫夫上記第１のデジタル信号とするようにし
たことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12191886A JPS62277817A (ja) | 1986-05-27 | 1986-05-27 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12191886A JPS62277817A (ja) | 1986-05-27 | 1986-05-27 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62277817A true JPS62277817A (ja) | 1987-12-02 |
Family
ID=14823133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12191886A Pending JPS62277817A (ja) | 1986-05-27 | 1986-05-27 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1702262A1 (en) * | 2003-08-28 | 2006-09-20 | Gary Moore | Incremental state logic for logic based control |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123232A (en) * | 1979-03-16 | 1980-09-22 | Nec Corp | Analog-to-digital converter |
| JPS59226514A (ja) * | 1983-06-08 | 1984-12-19 | Sony Corp | Ａ−ｄ変換器 |
-
1986
- 1986-05-27 JP JP12191886A patent/JPS62277817A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123232A (en) * | 1979-03-16 | 1980-09-22 | Nec Corp | Analog-to-digital converter |
| JPS59226514A (ja) * | 1983-06-08 | 1984-12-19 | Sony Corp | Ａ−ｄ変換器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1702262A1 (en) * | 2003-08-28 | 2006-09-20 | Gary Moore | Incremental state logic for logic based control |
| EP1702262A4 (en) * | 2003-08-28 | 2009-11-25 | Gary Moore | INCREMENTAL STATE LOGIC FOR LOGIC BASED CONTROL |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
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