JP2546959B2 - プログラマブルパルス幅変調信号発生器 - Google Patents
プログラマブルパルス幅変調信号発生器Info
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- JP2546959B2 JP2546959B2 JP4309918A JP30991892A JP2546959B2 JP 2546959 B2 JP2546959 B2 JP 2546959B2 JP 4309918 A JP4309918 A JP 4309918A JP 30991892 A JP30991892 A JP 30991892A JP 2546959 B2 JP2546959 B2 JP 2546959B2
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- pulse
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/238—Interfacing the downstream path of the transmission network, e.g. adapting the transmission rate of a video stream to network bandwidth; Processing of multiplex streams
- H04N21/2383—Channel coding or modulation of digital bit-stream, e.g. QPSK modulation
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- Multimedia (AREA)
- Signal Processing (AREA)
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- Control Of Amplification And Gain Control (AREA)
- Programmable Controllers (AREA)
- Processing Of Color Television Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調（Pulse
With Modulation ；以下ＰＷＭ）パルスを発生する装置
に係り、特に互いに相違するパルス幅を有する多数のＰ
ＷＭ信号を選択的に発生するプログラマブルパルス幅変
調信号発生器に関するものである。
With Modulation ；以下ＰＷＭ）パルスを発生する装置
に係り、特に互いに相違するパルス幅を有する多数のＰ
ＷＭ信号を選択的に発生するプログラマブルパルス幅変
調信号発生器に関するものである。
【０００２】
【従来の技術】一般に、ＴＶ回路において、ボリュー
ム，対比，明るさ，色，ピーキング(Peaking) ，チント
(Tint)，トレブル(Treble)，バス(Bass)，バランス(Bal
ance) 等は、それぞれ相違するパルス幅を有するＰＷＭ
パルスにより制御される。従来ＰＷＭパルスが必要な場
合には、ＰＷＭ信号発生器を内蔵したマイクロコンピュ
ータ（以下マイコン）を使い、そのＰＷＭパルスの出力
が足りない場合にはＤ／Ａ変換のＩＣを用いてきた。図
１は従来のプログラマブルＰＷＭ信号発生器の内蔵形マ
イコンを示した図面であって、多数のＰＷＭ信号発生器
を内蔵したマイコン１からの出力信号ＰＷＭ１，ＰＷＭ
２，ＰＷＭ３，…に応じて前述した対比，明るさ，色な
どを制御することになる。
ム，対比，明るさ，色，ピーキング(Peaking) ，チント
(Tint)，トレブル(Treble)，バス(Bass)，バランス(Bal
ance) 等は、それぞれ相違するパルス幅を有するＰＷＭ
パルスにより制御される。従来ＰＷＭパルスが必要な場
合には、ＰＷＭ信号発生器を内蔵したマイクロコンピュ
ータ（以下マイコン）を使い、そのＰＷＭパルスの出力
が足りない場合にはＤ／Ａ変換のＩＣを用いてきた。図
１は従来のプログラマブルＰＷＭ信号発生器の内蔵形マ
イコンを示した図面であって、多数のＰＷＭ信号発生器
を内蔵したマイコン１からの出力信号ＰＷＭ１，ＰＷＭ
２，ＰＷＭ３，…に応じて前述した対比，明るさ，色な
どを制御することになる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術は、前述した各種の機能を制御するため
にマイコンの内部に例えば９個のＰＷＭ信号発生器を内
蔵しなければならない煩わしさがあって、マイコンの選
択に制約を受け、またコスト高及び製品の信頼性にも問
題があった。
うな従来の技術は、前述した各種の機能を制御するため
にマイコンの内部に例えば９個のＰＷＭ信号発生器を内
蔵しなければならない煩わしさがあって、マイコンの選
択に制約を受け、またコスト高及び製品の信頼性にも問
題があった。
【０００４】本発明は、前述した問題点を解決するため
に案出されたもので、その目的は、マイコンの制御信号
に応じて互いに相違するパルス幅を有する多数のＰＷＭ
パルスを選択的に発生するプログラマブルＰＷＭ信号発
生器を提供することである。本発明の他の目的は、マイ
コンの直列データラインを用いて、マイコンとのインタ
フェース接続の為のクロックラインとデータラインとの
２ラインで制御され得るようにしたプログラマブルＰＷ
Ｍ信号発生器を提供する。
に案出されたもので、その目的は、マイコンの制御信号
に応じて互いに相違するパルス幅を有する多数のＰＷＭ
パルスを選択的に発生するプログラマブルＰＷＭ信号発
生器を提供することである。本発明の他の目的は、マイ
コンの直列データラインを用いて、マイコンとのインタ
フェース接続の為のクロックラインとデータラインとの
２ラインで制御され得るようにしたプログラマブルＰＷ
Ｍ信号発生器を提供する。
【０００５】
【課題を解決するための手段】前述した目的を達成する
ための本発明の特徴は、マイクロコンピュータを備えた
テレビジョンシステムにおいて、前記マイクロコンピュ
ータに連結されて、伝送されるデータを貯蔵するための
シフトレジスタ部と、前記マイコンのデータビット数を
カウントして所定値に達するとアドレスラッチパルスを
発生させるためのラッチパルス発生部と、前記アドレス
ラッチパルスに応じて前記シフトレジスタ部の一部の出
力データに対応するイネーブルラッチパルスを発生させ
るアドレスデコーディング部と、前記イネーブルラッチ
パルスに応じて前記シフトレジスタ部の残りの出力デー
タの値がラッチされる多数のデータラッチからなるデー
タラッチ部と、前記多数のデータラッチにそれぞれ連結
される多数の再ロード可能ダウンカウンタからなり、前
記データラッチのラッチデータに応じたパルス幅を生成
する再ロード可能ダウンカウンタ部と、基準周波数のク
ロックに応じて前記再ロード可能ダウンカウンタ部を再
ローディングさせるための制御部とを備えることにあ
る。
ための本発明の特徴は、マイクロコンピュータを備えた
テレビジョンシステムにおいて、前記マイクロコンピュ
ータに連結されて、伝送されるデータを貯蔵するための
シフトレジスタ部と、前記マイコンのデータビット数を
カウントして所定値に達するとアドレスラッチパルスを
発生させるためのラッチパルス発生部と、前記アドレス
ラッチパルスに応じて前記シフトレジスタ部の一部の出
力データに対応するイネーブルラッチパルスを発生させ
るアドレスデコーディング部と、前記イネーブルラッチ
パルスに応じて前記シフトレジスタ部の残りの出力デー
タの値がラッチされる多数のデータラッチからなるデー
タラッチ部と、前記多数のデータラッチにそれぞれ連結
される多数の再ロード可能ダウンカウンタからなり、前
記データラッチのラッチデータに応じたパルス幅を生成
する再ロード可能ダウンカウンタ部と、基準周波数のク
ロックに応じて前記再ロード可能ダウンカウンタ部を再
ローディングさせるための制御部とを備えることにあ
る。
【０００６】
【実施例】以下、添付した図面に基づき本実施例のプロ
グラマブルＰＷＭ信号発生器の構成及び動作を詳細に説
明する。図２は本実施例のプログラマブルＰＷＭ信号発
生器のブロック構成図で、マイコン１０のデータライン
ＤＡＴＡとクロックラインＣＬＫとの２ラインでＰＷＭ
信号発生器２０を制御して、入力するデータに該当する
ＰＷＭパルスが所定の個数、例えばｎ個（ｎはプラスの
定数）出力される。
グラマブルＰＷＭ信号発生器の構成及び動作を詳細に説
明する。図２は本実施例のプログラマブルＰＷＭ信号発
生器のブロック構成図で、マイコン１０のデータライン
ＤＡＴＡとクロックラインＣＬＫとの２ラインでＰＷＭ
信号発生器２０を制御して、入力するデータに該当する
ＰＷＭパルスが所定の個数、例えばｎ個（ｎはプラスの
定数）出力される。
【０００７】本実施例のプログラマブルＰＷＭ信号発生
器２０においては、図３に示す通り、４ビットのアドレ
スフィールドＡ０〜Ａ３と８ビットのデータフィールド
Ｄ０〜Ｄ７とから構成されたデータが最下位ビットＬＳ
Ｂを先頭に伝送され、図２に示したシフトレジスタ部２
１に貯蔵される。ラッチパルス発生部２２は、マイコン
１０のクロックラインＣＬＫに連結され、データビット
数をカウントして所定値に達すればアドレスラッチパル
ス２２ａを発生させる。アドレスデコーディング部２３
は、前記アドレスラッチパルス２２ａに応じて、１６本
のイネーブルラッチ信号２３ａの内アドレスライン２１
ａを介したアドレス信号Ａ３，Ａ２，Ａ１，Ａ０に該当
する１本のイネーブルラッチパルスをハイで出力させ
る。データラッチ部２４は、ハイとなった前記イネーブ
ルラッチパルスに応じて該当するデータラッチのみでデ
ータライン２１ｂの値がラッチされる多数（本例では１
６個）のデータラッチＤＬ１〜ＤＬ１６からなる。再ロ
ード可能カウンタ部２５は、前記多数のデータラッチＤ
Ｌ１〜ＤＬ１６にそれぞれ対応して連結され、ラッチさ
れたデータライン２１ｂの値が所定周期で再ロードされ
る多数の再ロード可能ダウンカウンタＲＤＣ１〜ＲＤＣ
１６からなる。制御部２６は、基準周波数をカウントし
て所定値（本例では０）で再ロード可能ダウンカウンタ
ＲＤＣ１〜ＲＤＣ１６を再ロードさせた後、各再ロード
可能ダウンカウンタが“０”になるまでダウンカウント
して、その間にハイのパルスを出力する。
器２０においては、図３に示す通り、４ビットのアドレ
スフィールドＡ０〜Ａ３と８ビットのデータフィールド
Ｄ０〜Ｄ７とから構成されたデータが最下位ビットＬＳ
Ｂを先頭に伝送され、図２に示したシフトレジスタ部２
１に貯蔵される。ラッチパルス発生部２２は、マイコン
１０のクロックラインＣＬＫに連結され、データビット
数をカウントして所定値に達すればアドレスラッチパル
ス２２ａを発生させる。アドレスデコーディング部２３
は、前記アドレスラッチパルス２２ａに応じて、１６本
のイネーブルラッチ信号２３ａの内アドレスライン２１
ａを介したアドレス信号Ａ３，Ａ２，Ａ１，Ａ０に該当
する１本のイネーブルラッチパルスをハイで出力させ
る。データラッチ部２４は、ハイとなった前記イネーブ
ルラッチパルスに応じて該当するデータラッチのみでデ
ータライン２１ｂの値がラッチされる多数（本例では１
６個）のデータラッチＤＬ１〜ＤＬ１６からなる。再ロ
ード可能カウンタ部２５は、前記多数のデータラッチＤ
Ｌ１〜ＤＬ１６にそれぞれ対応して連結され、ラッチさ
れたデータライン２１ｂの値が所定周期で再ロードされ
る多数の再ロード可能ダウンカウンタＲＤＣ１〜ＲＤＣ
１６からなる。制御部２６は、基準周波数をカウントし
て所定値（本例では０）で再ロード可能ダウンカウンタ
ＲＤＣ１〜ＲＤＣ１６を再ロードさせた後、各再ロード
可能ダウンカウンタが“０”になるまでダウンカウント
して、その間にハイのパルスを出力する。
【０００８】図２の各部の実施回路の例を示す図である
図４〜図６を参照して、その構成及び動作をさらに詳し
く説明する。シフトレジスタ部２１は、図４に示した通
り、図３に示した４ビットのアドレスフィールドＡ０〜
Ａ３と８ビットのデータフィールドＤ０〜Ｄ７とからな
るデータが伝送され貯蔵される１２ビットシフトレジス
タ４１からなり、マイコン１０のデータ端子ＤＡＴＡと
クロック端子ＣＬＫとに連結されて、４ビットのアドレ
スライン２１ａで４ビットのアドレス信号をアドレスデ
コーディング部２３に供給し、８ビットのデータライン
２１ｂで８ビットのデータ信号をデータラッチ部２４に
送る。マイコン１０の出力端子ＣＬＫにはモード１２カ
ウンタ４２とＡＮＤゲートＡＮＤａとからなるラッチパ
ルス発生部２２が連結され、到達したデータビット数を
数えてその値が“１２”に達すれば、出力Ｑ３，Ｑ２，
Ｑ１，Ｑ０が１１００（バイナリ）になってアドレスラ
ッチパルス２２ａを発生させる。モード１２カウンタ４
２の初期値は“０”に制御される。
図４〜図６を参照して、その構成及び動作をさらに詳し
く説明する。シフトレジスタ部２１は、図４に示した通
り、図３に示した４ビットのアドレスフィールドＡ０〜
Ａ３と８ビットのデータフィールドＤ０〜Ｄ７とからな
るデータが伝送され貯蔵される１２ビットシフトレジス
タ４１からなり、マイコン１０のデータ端子ＤＡＴＡと
クロック端子ＣＬＫとに連結されて、４ビットのアドレ
スライン２１ａで４ビットのアドレス信号をアドレスデ
コーディング部２３に供給し、８ビットのデータライン
２１ｂで８ビットのデータ信号をデータラッチ部２４に
送る。マイコン１０の出力端子ＣＬＫにはモード１２カ
ウンタ４２とＡＮＤゲートＡＮＤａとからなるラッチパ
ルス発生部２２が連結され、到達したデータビット数を
数えてその値が“１２”に達すれば、出力Ｑ３，Ｑ２，
Ｑ１，Ｑ０が１１００（バイナリ）になってアドレスラ
ッチパルス２２ａを発生させる。モード１２カウンタ４
２の初期値は“０”に制御される。
【０００９】シフトレジスタ部２１の出力端であるアド
レスライン２１ａに連結されるアドレスデコーディング
部２３は、図５に示した通り、４ビットラッチ５１と１
６個のＡＮＤゲートＡＮＤ１〜ＡＮＤ１６とから構成さ
れ、アドレスラッチパルス２２ａに応じてアドレス信号
Ａ３，Ａ２，Ａ１，Ａ０をラッチングし、４ビットラッ
チ５１の出力値Ｑ３，Ｑ２，Ｑ１，Ｑ０に応じて該当す
る１本のイネーブルラッチパルスをハイで出力させる。
レスライン２１ａに連結されるアドレスデコーディング
部２３は、図５に示した通り、４ビットラッチ５１と１
６個のＡＮＤゲートＡＮＤ１〜ＡＮＤ１６とから構成さ
れ、アドレスラッチパルス２２ａに応じてアドレス信号
Ａ３，Ａ２，Ａ１，Ａ０をラッチングし、４ビットラッ
チ５１の出力値Ｑ３，Ｑ２，Ｑ１，Ｑ０に応じて該当す
る１本のイネーブルラッチパルスをハイで出力させる。
【００１０】図６は前記データラッチ部２４と再ロード
可能ダウンカウンタ部２５との１対２４ａと２５ａとを
示す図であり、シフトレジスタ部２１のデータライン２
１ｂに連結されるデータラッチ部２４は、１６個のデー
タラッチＤＬ１〜ＤＬ１６から構成され、アドレスデコ
ーディング部２３で発生された１本のイネーブルラッチ
パルスに該当するデータラッチ２４ａでのみデータライ
ン２１ｂの値がラッチされ、その後段に連結された再ロ
ード可能ダウンカウンタ２５ａの入力が待機状態にな
る。ＡＮＤゲートＡＮＤｂとモード２５６カウンタ６１
ｂとからなる制御部２６は、モード２５６カウンタ６１
の値、即ち８ビットの出力の全てがハイとなれば、再び
ローになる時点で前記再ロード可能ダウンカウンタ２５
ａを再ロードさせる。即ち、再ロードされた値はカウン
トダウンされて結局“０”になり、その出力はＯＲゲー
トを経てロウになるのでイネーブル信号６２はハイから
ロウに変わって、クロックが続けて入ってきてもカウン
トダウンされず“０”値を保ち続ける。
可能ダウンカウンタ部２５との１対２４ａと２５ａとを
示す図であり、シフトレジスタ部２１のデータライン２
１ｂに連結されるデータラッチ部２４は、１６個のデー
タラッチＤＬ１〜ＤＬ１６から構成され、アドレスデコ
ーディング部２３で発生された１本のイネーブルラッチ
パルスに該当するデータラッチ２４ａでのみデータライ
ン２１ｂの値がラッチされ、その後段に連結された再ロ
ード可能ダウンカウンタ２５ａの入力が待機状態にな
る。ＡＮＤゲートＡＮＤｂとモード２５６カウンタ６１
ｂとからなる制御部２６は、モード２５６カウンタ６１
の値、即ち８ビットの出力の全てがハイとなれば、再び
ローになる時点で前記再ロード可能ダウンカウンタ２５
ａを再ロードさせる。即ち、再ロードされた値はカウン
トダウンされて結局“０”になり、その出力はＯＲゲー
トを経てロウになるのでイネーブル信号６２はハイから
ロウに変わって、クロックが続けて入ってきてもカウン
トダウンされず“０”値を保ち続ける。
【００１１】モード２５６カウンタ６１の出力の全てが
ハイとなった時にイネーブル信号は再びハイとなり、こ
の再ロード可能ダウンカウンタ２５ａにデータラッチ出
力が再ローディングされて再びＯＲゲートＯＲ１の出力
はハイになり、再び再ロード可能ダウンカウンタ２５ａ
が“０”となる時までカウントダウンされる。本実施例
においては、アドレスを４ビットとして１６個のＰＷＭ
信号出力端の例を挙げたが、アドレスビット数ｎを任意
に設定すると２n 個（ｎはアドレスビット数）のＰＷＭ
信号出力が得られる。
ハイとなった時にイネーブル信号は再びハイとなり、こ
の再ロード可能ダウンカウンタ２５ａにデータラッチ出
力が再ローディングされて再びＯＲゲートＯＲ１の出力
はハイになり、再び再ロード可能ダウンカウンタ２５ａ
が“０”となる時までカウントダウンされる。本実施例
においては、アドレスを４ビットとして１６個のＰＷＭ
信号出力端の例を挙げたが、アドレスビット数ｎを任意
に設定すると２n 個（ｎはアドレスビット数）のＰＷＭ
信号出力が得られる。
【００１２】
【発明の効果】以上述べたように、本発明によれば、直
列データをＰＷＭ発生器に送り、その送ったデータと比
例するＰＷＭパルスを発生させ、特に多数のＰＷＭパル
スを所望のパルス幅にさせるために、１つのＰＷＭ信号
をアドレシングできるアドレス情報を直列データに同時
に送って、多数のＰＷＭパルスを発生させ得る。従っ
て、ＴＶのボリューム，対比，明るさなどの制御のため
のＰＷＭ信号可変方式に適用すると、制御の容易性及び
多数のＰＷＭ信号発生の要求が満たせる等の効果を奏す
ることが出来る。
列データをＰＷＭ発生器に送り、その送ったデータと比
例するＰＷＭパルスを発生させ、特に多数のＰＷＭパル
スを所望のパルス幅にさせるために、１つのＰＷＭ信号
をアドレシングできるアドレス情報を直列データに同時
に送って、多数のＰＷＭパルスを発生させ得る。従っ
て、ＴＶのボリューム，対比，明るさなどの制御のため
のＰＷＭ信号可変方式に適用すると、制御の容易性及び
多数のＰＷＭ信号発生の要求が満たせる等の効果を奏す
ることが出来る。
【図１】従来のプログラマブルパルス幅変調信号発生器
を説明するためのブロック図である。
を説明するためのブロック図である。
【図２】本実施例のプログラマブルＰＷＭ信号発生器の
ブロック構成を示す図である。
ブロック構成を示す図である。
【図３】本実施例に適用されるデータの構成を示す図で
ある。
ある。
【図４】図２のシフトレジスタ部とラッチパルス発生部
との詳細な回路例を示す図である。
との詳細な回路例を示す図である。
【図５】図２のアドレスデコーディング部の詳細な回路
例を示す図である。
例を示す図である。
【図６】図２のデータラッチ部と再ロード可能ダウンカ
ウンタの一部及び制御部の詳細な回路例を示す図であ
る。
ウンタの一部及び制御部の詳細な回路例を示す図であ
る。
１０…マイコン、 ２０…ＰＷＭ信号発生器、 ２１…シフトレジスタ、 ２２…ラッチパルス発生部、 ２３…アドレスデコーディング部、 ２４…データラッチ部、 ２５…再ロード可能ダウンカウンタ部、 ２６…制御部、
Claims (5)
- 【請求項１】 マイクロコンピュータを備えたテレビジ
ョンシステムにおいて、 前記マイクロコンピュータに連結されて、伝送されるデ
ータを貯蔵するためのシフトレジスタ部と、 前記マイコンのデータビット数をカウントして所定値に
達するとアドレスラッチパルスを発生させるためのラッ
チパルス発生部と、 前記アドレスラッチパルスに応じて前記シフトレジスタ
部の一部の出力データに対応するイネーブルラッチパル
スを発生させるアドレスデコーディング部と、 前記イネーブルラッチパルスに応じて前記シフトレジス
タ部の残りの出力データの値がラッチされる多数のデー
タラッチからなるデータラッチ部と、 前記多数のデータラッチにそれぞれ連結される多数の再
ロード可能ダウンカウンタからなり、前記データラッチ
のラッチデータに応じたパルス幅を生成する再ロード可
能ダウンカウンタ部と、 基準周波数のクロックに応じて前記再ロード可能ダウン
カウンタ部を再ローディングさせるための制御部とを備
えることを特徴とするプログラマブルパルス幅変調信号
発生器。 - 【請求項２】 前記ラッチパルス発生部は前記マイクロ
コンピュータのクロック端子に連結されるモード１２カ
ウンタと、前記モード１２カウンタの値を論理積するた
めのＡＮＤゲートとからなることを特徴とする請求項１
記載のプログラマブルパルス幅変調信号発生器。 - 【請求項３】 前記アドレスデコーディング部は、前記
シフトレジスタ部の出力をデコーディングするための４
ビットラッチと、前記４ビットラッチの値に応じて該当
するイネーブルラッチ信号をハイで出力するための多数
のＡＮＤゲートとからなることを特徴とする請求項１記
載のプログラマブルパルス幅変調信号発生器。 - 【請求項４】 前記制御部は、基準周波数のクロックを
カウントするモード２５６カウンタと、前記モード２５
６カウンタの出力を論理積して前記再ロード可能ダウン
カウンタを再ローディングするためのＡＮＤゲートとか
らなることを特徴とする請求項１記載のプログラマブル
パルス幅変調信号発生器。 - 【請求項５】 前記再ロード可能ダウンカウンタの出力
端の出力値を論理和して、その論理和した結果を前記再
ロード可能ダウンカウンタのイネーブル端子にフィード
バックするためのＯＲゲートをさらに備えることを特徴
とする請求項１記載のプログラマブルパルス幅変調信号
発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020571A KR0166712B1 (ko) | 1991-11-19 | 1991-11-19 | 프로그래머블 펄스폭변조신호발생기 |
| KR91-20571 | 1991-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0662336A JPH0662336A (ja) | 1994-03-04 |
| JP2546959B2 true JP2546959B2 (ja) | 1996-10-23 |
Family
ID=19323057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309918A Expired - Fee Related JP2546959B2 (ja) | 1991-11-19 | 1992-11-19 | プログラマブルパルス幅変調信号発生器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5323438A (ja) |
| EP (1) | EP0543296B1 (ja) |
| JP (1) | JP2546959B2 (ja) |
| KR (1) | KR0166712B1 (ja) |
| DE (1) | DE69218118T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779155A (ja) * | 1993-09-06 | 1995-03-20 | Mitsubishi Electric Corp | 信号選択装置 |
| KR0147197B1 (ko) * | 1995-05-22 | 1998-12-01 | 문정환 | 다수채널의 펄스폭 변조회로 |
| DE19842141A1 (de) | 1998-09-15 | 2000-03-16 | Wilo Gmbh | Funktionen erzeugendes Ansteuerungsmodul für Leistungstransistoren |
| JP3039781B1 (ja) * | 1998-11-04 | 2000-05-08 | 日本電気株式会社 | タイマ回路 |
| JP4041018B2 (ja) | 2003-06-25 | 2008-01-30 | Ｔｄｋ株式会社 | 温度センサ |
| JP2008241930A (ja) * | 2007-03-26 | 2008-10-09 | Sanyo Electric Co Ltd | 液晶駆動装置 |
| US8140723B2 (en) * | 2008-11-04 | 2012-03-20 | Renesas Electronics America Inc. | Digital I/O signal scheduler |
| US8102720B2 (en) * | 2009-02-02 | 2012-01-24 | Qualcomm Incorporated | System and method of pulse generation |
| JP5519195B2 (ja) * | 2009-06-19 | 2014-06-11 | スパンション エルエルシー | タイミング制御装置、タイミング制御方法及びタイミング制御システム |
| KR102342740B1 (ko) * | 2014-09-15 | 2021-12-23 | 삼성전자주식회사 | 신호 송수신 방법 및 장치 |
| CN117690386A (zh) * | 2023-12-29 | 2024-03-12 | 北京显芯科技有限公司 | 一种背光模组和数据传输方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2954165A (en) * | 1956-04-20 | 1960-09-27 | Bell Telephone Labor Inc | Cyclic digital decoder |
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