JPS59226514A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPS59226514A JPS59226514A JP10234383A JP10234383A JPS59226514A JP S59226514 A JPS59226514 A JP S59226514A JP 10234383 A JP10234383 A JP 10234383A JP 10234383 A JP10234383 A JP 10234383A JP S59226514 A JPS59226514 A JP S59226514A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- converter
- output data
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はボリュームによって設定されたアナログの入
力電圧なＡ−Ｄ変換したもので、デジタルスイッチャ−
、スペクトルアナライザー、タイムベースコレクタ（Ｔ
ＢＣ）などのデジタル機器を制御する場合などに適用し
て好適なＡ−Ｄ変換器に関する。
力電圧なＡ−Ｄ変換したもので、デジタルスイッチャ−
、スペクトルアナライザー、タイムベースコレクタ（Ｔ
ＢＣ）などのデジタル機器を制御する場合などに適用し
て好適なＡ−Ｄ変換器に関する。
背景技術とその問題点
例えば、デジタルスイッチャ−でワイプパターンの位置
を決めるにはこのデジタルスイッチャ−の操作パネル上
に設けられた操作子を適当に１ＩｌＩ魁することによっ
て行なわれる。操作子にはボリュームが関連され、そし
て操作子によって設定された所定のアナログ電圧が対応
するワイプパターン位置設定回路にワイプパターン位置
設定用の制御電圧として供給されて、このアナログ電圧
に応じたパターンの位置が設定される。
を決めるにはこのデジタルスイッチャ−の操作パネル上
に設けられた操作子を適当に１ＩｌＩ魁することによっ
て行なわれる。操作子にはボリュームが関連され、そし
て操作子によって設定された所定のアナログ電圧が対応
するワイプパターン位置設定回路にワイプパターン位置
設定用の制御電圧として供給されて、このアナログ電圧
に応じたパターンの位置が設定される。
ワイプパターン位置設定回路に供給されるアナログ電圧
は一般にＡ−Ｄ変換されたものが使用されるから、この
アナログ電圧はＡ−Ｄ変換器にてデジタル信号に変換さ
れる。このため、アナログ入力電圧は第１図に示すよう
にデジタル化される。
は一般にＡ−Ｄ変換されたものが使用されるから、この
アナログ電圧はＡ−Ｄ変換器にてデジタル信号に変換さ
れる。このため、アナログ入力電圧は第１図に示すよう
にデジタル化される。
ところで、アナログ入力電圧をｌ Ｌ８Ｂを単位として
デジタル化する場合、Ａ−Ｄ変換器の内部に設けられた
電圧比較器のスレツショールドレペルの近傍（例えば、
第１図のａ点付近）にアナログ入力電圧が設定されたと
きには、５０％の確率をもってＩ ＬＳＢの範囲内でデ
ジタルデータが変動するおそれがある。すなわち、この
ような場合には、同一のアナログ入力電圧であったとし
ても、常に同一のデジタルデータが得られるとは限らな
い。
デジタル化する場合、Ａ−Ｄ変換器の内部に設けられた
電圧比較器のスレツショールドレペルの近傍（例えば、
第１図のａ点付近）にアナログ入力電圧が設定されたと
きには、５０％の確率をもってＩ ＬＳＢの範囲内でデ
ジタルデータが変動するおそれがある。すなわち、この
ような場合には、同一のアナログ入力電圧であったとし
ても、常に同一のデジタルデータが得られるとは限らな
い。
デジタルデータの変動は、ボリュームやＡ−Ｄ変換器に
温度特性があると一層顕著になる。
温度特性があると一層顕著になる。
このように、本来同一であるべきデジタルデータがＩ
ＬＳＢの範囲内で変動すると、ワイプパターンの設定さ
れた位置が微妙に変化するため、設定された境界がちら
ついてしまう。
ＬＳＢの範囲内で変動すると、ワイプパターンの設定さ
れた位置が微妙に変化するため、設定された境界がちら
ついてしまう。
発明の目的
そこで、この発明ではＡ−Ｄ変換器の出方特性にヒステ
リシス特性をもたせて、Ｉ ＬＳＢの範囲内でのデジタ
ルデータの変動を抑えたものである。
リシス特性をもたせて、Ｉ ＬＳＢの範囲内でのデジタ
ルデータの変動を抑えたものである。
発明の概要
そのため、この発明ではボリュームにより設定されたア
ナログ入力電圧なＡ−Ｄ変換するＡ−Ｄ変換器において
、Ａ−Ｄ変換器の出力段に、Ａ−Ｄ変換器の出力データ
を補正するデータ補正器が設けられる。データ補正器は
Ａ−Ｄ変換器の出方データにヒステリシス特性をもたせ
るためのものであって、デジタルコンパレータト、コン
パレータ出力に基いて出方データに対する定数加算状態
がコントロールされる加算器とを有し、上記デジタルコ
ンパレータで出力データと上記加算器の加算出力データ
とが比較され、出方データが加算出方データに対し、大
きいか小さいかにより上記出方データへの定数加算がコ
ントロールされるようになされたものである。
ナログ入力電圧なＡ−Ｄ変換するＡ−Ｄ変換器において
、Ａ−Ｄ変換器の出力段に、Ａ−Ｄ変換器の出力データ
を補正するデータ補正器が設けられる。データ補正器は
Ａ−Ｄ変換器の出方データにヒステリシス特性をもたせ
るためのものであって、デジタルコンパレータト、コン
パレータ出力に基いて出方データに対する定数加算状態
がコントロールされる加算器とを有し、上記デジタルコ
ンパレータで出力データと上記加算器の加算出力データ
とが比較され、出方データが加算出方データに対し、大
きいか小さいかにより上記出方データへの定数加算がコ
ントロールされるようになされたものである。
実施例
続いて、この発明の一例を第２図以下を参皿して説明す
る。第２図に用いられるデータ補正器は、アナログ入力
電圧のＡ−Ｄ変換された出力データが直前の出力データ
よりも小さいときのみ、その新たな出力データにＩＬｓ
Ｂを加算するようにしてヒステリシス特性を付与するよ
うにした場合である。これによって、最終的に得られる
出力データの変動が抑えられる。
る。第２図に用いられるデータ補正器は、アナログ入力
電圧のＡ−Ｄ変換された出力データが直前の出力データ
よりも小さいときのみ、その新たな出力データにＩＬｓ
Ｂを加算するようにしてヒステリシス特性を付与するよ
うにした場合である。これによって、最終的に得られる
出力データの変動が抑えられる。
第２図はデジタルスイッチャ−にこの発明を適用した場
合で、ボリューム（１）の調整でワイプパターンの位置
が設定される。ボリューム（１）によって設定されたア
ナログ入力電圧■Ｍは、この例では遂次比較型のＡ−Ｄ
変換器αｌに供給され、その出力データ（例えば１２ビ
ツトデータ）珈はデータ補正器（イ）を介して出力端子
（２０Ａ）に供給される。
合で、ボリューム（１）の調整でワイプパターンの位置
が設定される。ボリューム（１）によって設定されたア
ナログ入力電圧■Ｍは、この例では遂次比較型のＡ−Ｄ
変換器αｌに供給され、その出力データ（例えば１２ビ
ツトデータ）珈はデータ補正器（イ）を介して出力端子
（２０Ａ）に供給される。
珈は所定のヒステリシス特性が付与された出力データ（
出力加算データ）を示す。
出力加算データ）を示す。
データ補正器翰はデジタルコンパレータＱυとデジタル
加算器のとを有し、加算器ｒ２々には出力データＤＯと
、定数器のから得られるｌ Ｌ８ＢデータＤＦがスイッ
チング手段０４１を介して供給される。加算器■の出力
加算データ珈は出力端子（２０Ａ）に供給されると共に
、ラッチ回路（２６）を介してデジタルコンパレータ（
２１）に供給される。
加算器のとを有し、加算器ｒ２々には出力データＤＯと
、定数器のから得られるｌ Ｌ８ＢデータＤＦがスイッ
チング手段０４１を介して供給される。加算器■の出力
加算データ珈は出力端子（２０Ａ）に供給されると共に
、ラッチ回路（２６）を介してデジタルコンパレータ（
２１）に供給される。
デジタルコンパレータＣ２Ｄには出力加算データＤＯ′
と共に出力データＤｏが供給されてデータの大小が比較
される。この例では、珈（Ｄｏのとき得られる比較出力
Ｄｃでスイッチング手段＋２４］がオンするよう制御さ
れ、従って、このようなデータ入力関係のときのみ、出
力加算データＤｏ′は出力データＤｏに１Ｌ８Ｂが加え
られたデータとなる。
と共に出力データＤｏが供給されてデータの大小が比較
される。この例では、珈（Ｄｏのとき得られる比較出力
Ｄｃでスイッチング手段＋２４］がオンするよう制御さ
れ、従って、このようなデータ入力関係のときのみ、出
力加算データＤｏ′は出力データＤｏに１Ｌ８Ｂが加え
られたデータとなる。
Ｄｏ≧Ｄｏ、従って出力データＤｏが出力加算データＤ
ｏに等しいか若しくは大きい場合にはスイッチング手段
Ｃ２４１がオフのままになり、出方加算データ珈′とし
ては出力データＤｏそのものが得られる。
ｏに等しいか若しくは大きい場合にはスイッチング手段
Ｃ２４１がオフのままになり、出方加算データ珈′とし
ては出力データＤｏそのものが得られる。
第３図はアナログ入力電圧ｖＭと出力加算データ珈との
関係を示すもので、実線はアナログ入力電圧ＶＭが漸増
するときのデータ変化状態を示し、このときは常にＤｏ
≧Ｄｏの関係にある。そのため、アナログ入力電圧ｖＭ
をＡ−Ｄ変換した出力データ珈がそのまま出方加昇デー
タＤｏとなって得られるから、例えばＶＭ２のときの出
方データＤ、が” ｏｉｏ”（ただし、これは下位３ビ
ツトの出力データ）であり、次のアナログ入力電圧ＶＭ
が■Ｍｌ （＞ ＶＭ２ ）であるときの出力データ珈
が１０１１″であれば、７Ｍ１のときの出力加算データ
Ｄｏ’は１０１１”である。アナログ入力電圧ＶＭカー
ｌ ＬＳＢステップ以上変化したときも同様である。
関係を示すもので、実線はアナログ入力電圧ＶＭが漸増
するときのデータ変化状態を示し、このときは常にＤｏ
≧Ｄｏの関係にある。そのため、アナログ入力電圧ｖＭ
をＡ−Ｄ変換した出力データ珈がそのまま出方加昇デー
タＤｏとなって得られるから、例えばＶＭ２のときの出
方データＤ、が” ｏｉｏ”（ただし、これは下位３ビ
ツトの出力データ）であり、次のアナログ入力電圧ＶＭ
が■Ｍｌ （＞ ＶＭ２ ）であるときの出力データ珈
が１０１１″であれば、７Ｍ１のときの出力加算データ
Ｄｏ’は１０１１”である。アナログ入力電圧ＶＭカー
ｌ ＬＳＢステップ以上変化したときも同様である。
破線はアナログ入力電圧ＶＭが漸減するときのデータ変
化状態を示すもので、アナログ入力電圧ＶＭがＶＭＩ
（そのときの出力加算データＤＯは例えば′″０１１
” ）からＶＭ、に変化すると、そのときの出力データ
ＤＯは′″０１０”若しくは” ０１１″になるから、
出力データＤｏが’ ｏｉｏ ”であるときには、Ｄｏ
（Ｄｏ’となって、出力データＤｏ”０１０”にＩＬ
ｓＢのデータ″′００１″が加算されたデータ１０１１
”が出力加算データＤＯとなる。
化状態を示すもので、アナログ入力電圧ＶＭがＶＭＩ
（そのときの出力加算データＤＯは例えば′″０１１
” ）からＶＭ、に変化すると、そのときの出力データ
ＤＯは′″０１０”若しくは” ０１１″になるから、
出力データＤｏが’ ｏｉｏ ”であるときには、Ｄｏ
（Ｄｏ’となって、出力データＤｏ”０１０”にＩＬ
ｓＢのデータ″′００１″が加算されたデータ１０１１
”が出力加算データＤＯとなる。
従って、このようにｌ Ｌ８Ｂステップでアナログ入力
電圧ｖＭが変化したときには、前の出力加算データＤＯ
′と同じ内容の出力加算データ珈′が得られる。これに
よって、出力加算データ珈はヒステリシス特性を持つ。
電圧ｖＭが変化したときには、前の出力加算データＤＯ
′と同じ内容の出力加算データ珈′が得られる。これに
よって、出力加算データ珈はヒステリシス特性を持つ。
このため、ＶＭが７Ｍ２からＶＭ、へと変化すれば、出
力加算データＤｏ’は、”０１１”か”１００”になり
、これから７Ｍ２まで再びＶＭが変化すると、出力加算
データＤｏは、＠ｏｔｉ”となり、この状態でｖＭｌに
変化しても出力加算データＤｏ’は変化しない。
力加算データＤｏ’は、”０１１”か”１００”になり
、これから７Ｍ２まで再びＶＭが変化すると、出力加算
データＤｏは、＠ｏｔｉ”となり、この状態でｖＭｌに
変化しても出力加算データＤｏ’は変化しない。
同一のアナログ入力電圧であっても、出力データＩ）ｏ
はほぼ５０％の確率でｌ ＬＳＢだけ変化するおそれが
あるが、このようなときでもＡ−Ｄ変換器ａ〔から出力
される出力データＤＯそのものをデータ補正器Ｃ！ωに
加えて、直前の出力加算データＤ。
はほぼ５０％の確率でｌ ＬＳＢだけ変化するおそれが
あるが、このようなときでもＡ−Ｄ変換器ａ〔から出力
される出力データＤＯそのものをデータ補正器Ｃ！ωに
加えて、直前の出力加算データＤ。
と比較しているので、アナログ入力電圧がｌ Ｌ８Ｂス
テップの範囲内で変化するときと同様なヒステリシス特
性を付与することができる。
テップの範囲内で変化するときと同様なヒステリシス特
性を付与することができる。
このように、同一のアナログ入力電圧でも出力データＤ
ｏがｌ ＬＳＢの範囲内で変化するとき、あるいはアナ
ログ入力電圧■Ｍが変動しても、それがｌ Ｌ８Ｂステ
ップの範囲ならば、出力加算データＤＯ′が変化せず、
ワイプ／＜ターンの境界部分がちらつくようなことがな
くなる。
ｏがｌ ＬＳＢの範囲内で変化するとき、あるいはアナ
ログ入力電圧■Ｍが変動しても、それがｌ Ｌ８Ｂステ
ップの範囲ならば、出力加算データＤＯ′が変化せず、
ワイプ／＜ターンの境界部分がちらつくようなことがな
くなる。
ｌ Ｌ８Ｂ以上変化したときには、変化後の出力データ
珈に１Ｌ８Ｂを加えたものが出力加算データＤＯとして
得られる。
珈に１Ｌ８Ｂを加えたものが出力加算データＤＯとして
得られる。
なお、上述では出力加算データＤＯＪｇ−ヒステリシス
特性をもたせるため、珈（Ｄｏのときのみ、出力データ
ＩＪＯにｌ ＬＳＢを加えているが、この方法ではなく
、例えばＤｏ ） Ｄｏのときのみ出力データＤｏから
ｌ ＬＳＢを引くような構成としても同様なヒステリシ
ス特性をもたせることができる。この場合、Ｄｏ≦Ｄｏ
のときは出力データＤＯがそのまま出力される。このと
きのアナログ入力電圧ＶＭと出力加算データＤｏの関係
を第４図に示す。
特性をもたせるため、珈（Ｄｏのときのみ、出力データ
ＩＪＯにｌ ＬＳＢを加えているが、この方法ではなく
、例えばＤｏ ） Ｄｏのときのみ出力データＤｏから
ｌ ＬＳＢを引くような構成としても同様なヒステリシ
ス特性をもたせることができる。この場合、Ｄｏ≦Ｄｏ
のときは出力データＤＯがそのまま出力される。このと
きのアナログ入力電圧ＶＭと出力加算データＤｏの関係
を第４図に示す。
第５図は第２図に示したデータ補正器（２０）の具体例
で、この例では出力データＤＯとして簡単のために８ビ
ツトデータのものを使用した場合であり、出力データ珈
のうち上位４ビツトが第１の加算器（２２Ａ）に供給さ
れ、下位４ビツトが第２の加算器（２２Ｂ）に供給され
る。比較器口）の出力は第２の加算器（２２Ｂ）のＬ８
Ｂビット入力端子Ｂ１に供給される。第１の加算器（２
２Ａ）への入力データはそのままラッチ回路（２６）に
供給され、給２の加算器（２２Ｂ）への入力データは比
較器０１）の結果によってこれにＩＬｓＢが加算される
か否かが決まる。従って、第１及び第２の加算器（２２
Ａ）、 （２２１３）で、第２図の加算器の、定数器の
及びスイッチング手段（２４１力１構成される。
で、この例では出力データＤＯとして簡単のために８ビ
ツトデータのものを使用した場合であり、出力データ珈
のうち上位４ビツトが第１の加算器（２２Ａ）に供給さ
れ、下位４ビツトが第２の加算器（２２Ｂ）に供給され
る。比較器口）の出力は第２の加算器（２２Ｂ）のＬ８
Ｂビット入力端子Ｂ１に供給される。第１の加算器（２
２Ａ）への入力データはそのままラッチ回路（２６）に
供給され、給２の加算器（２２Ｂ）への入力データは比
較器０１）の結果によってこれにＩＬｓＢが加算される
か否かが決まる。従って、第１及び第２の加算器（２２
Ａ）、 （２２１３）で、第２図の加算器の、定数器の
及びスイッチング手段（２４１力１構成される。
加ｊｔ 器（２２Ａ）、 （２２Ｂ）、比較器ｅｎ及び
９７ｆ回路（２６）はいずれもＩＣが使用されている。
９７ｆ回路（２６）はいずれもＩＣが使用されている。
なお、上述の実施例はこの発明をデジタルスイッチャ−
のＡ−Ｄ変換器に適用したが、スペクトルアナライザー
やＴＢＣなどのデジタル機器に用いられる外部制御電圧
のＡ−Ｄ変換器にもこの発明を適用できる。
のＡ−Ｄ変換器に適用したが、スペクトルアナライザー
やＴＢＣなどのデジタル機器に用いられる外部制御電圧
のＡ−Ｄ変換器にもこの発明を適用できる。
発明の詳細
な説明したよ５に、この発明によれば、ｒＬｓＢステッ
プの範囲内でアナログ入力電圧が変動したり、同一のア
ナログ入力電圧であってもＡ−Ｄ変換器任〔の変換特性
により出力データＤｏがｌ ＬＳＢの範囲内で変化して
も、これに追従して最終的なＡ−Ｄ変換出力（出力加算
データＤｏ ）が変化しないので、例えばこの発明をデ
ジタルスイッチャ−に適用する場合には、ボリューム（
１）で設定されたワイプパターンの境界が微少範囲で動
くようなことがなくなり、ワイプノくターンの境界のち
らりきを確実に除去できる。
プの範囲内でアナログ入力電圧が変動したり、同一のア
ナログ入力電圧であってもＡ−Ｄ変換器任〔の変換特性
により出力データＤｏがｌ ＬＳＢの範囲内で変化して
も、これに追従して最終的なＡ−Ｄ変換出力（出力加算
データＤｏ ）が変化しないので、例えばこの発明をデ
ジタルスイッチャ−に適用する場合には、ボリューム（
１）で設定されたワイプパターンの境界が微少範囲で動
くようなことがなくなり、ワイプノくターンの境界のち
らりきを確実に除去できる。
また、この発明では既存のＡ−Ｄ変換器ααの内部構成
を変更しないで所定のヒステリシス特性を付与すること
ができるから便利である。
を変更しないで所定のヒステリシス特性を付与すること
ができるから便利である。
第１図は従来のアナログ入力電圧とデジタルデータどの
関係を示す図、第２図はこの発明に係るＡ−Ｄ変換器の
一例を示すブロック図、第３図及び第４図はその動作説
明に供する第１図と同様な図、第５図は第２図に示すデ
ータ補正器の具体例を示すブロック図である。 （１）はボリューム、Ｕ（ｌはＡ−Ｄ変換器、（２）は
データ補正器、１２１１はデジタルコンパレータ、 Ｃ
）！’ＩＪ 、 （２２Ａ）。 （２２Ｂ）はデジタル加算器、（イ）はラッチ回路であ
る。 第２図 ０
関係を示す図、第２図はこの発明に係るＡ−Ｄ変換器の
一例を示すブロック図、第３図及び第４図はその動作説
明に供する第１図と同様な図、第５図は第２図に示すデ
ータ補正器の具体例を示すブロック図である。 （１）はボリューム、Ｕ（ｌはＡ−Ｄ変換器、（２）は
データ補正器、１２１１はデジタルコンパレータ、 Ｃ
）！’ＩＪ 、 （２２Ａ）。 （２２Ｂ）はデジタル加算器、（イ）はラッチ回路であ
る。 第２図 ０
Claims (1)
- ボリュームにより設定されたアナログ入力電圧なＡ−Ｄ
変換するＡ−Ｄ変換器と、Ａ−Ｄ変換器の出力データを
補正するデータ補正器からなり、ｆ−／ 補正器はｆ
ジタルコンパレータト、コンパＶ−タ出力に基いて出力
データに対する定数加算状態がコントロールされる加算
器とを有し、上記デジタルコンパレータで出力データと
上記加算器の加算出力データとが比較され、出力データ
が加算出力データに対し、大きいか小さいかにより上記
出力データへの定数加算がコントロールされるようにな
されたＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234383A JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234383A JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59226514A true JPS59226514A (ja) | 1984-12-19 |
Family
ID=14324846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234383A Pending JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226514A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277817A (ja) * | 1986-05-27 | 1987-12-02 | Sony Corp | Ａ／ｄ変換回路 |
| JPH02130131U (ja) * | 1989-04-03 | 1990-10-26 | ||
| JPH03135208A (ja) * | 1989-10-20 | 1991-06-10 | Mitsubishi Electric Corp | ディジタル形自動利得制御装置 |
| JPH03250815A (ja) * | 1990-02-28 | 1991-11-08 | Kyosan Electric Mfg Co Ltd | Ａ／ｄコンバータ |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5475213A (en) * | 1977-11-29 | 1979-06-15 | Toshiba Corp | Analogue input signal digital converter |
-
1983
- 1983-06-08 JP JP10234383A patent/JPS59226514A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5475213A (en) * | 1977-11-29 | 1979-06-15 | Toshiba Corp | Analogue input signal digital converter |
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