JPS59226514A - A−d変換器 - Google Patents
A−d変換器Info
- Publication number
- JPS59226514A JPS59226514A JP10234383A JP10234383A JPS59226514A JP S59226514 A JPS59226514 A JP S59226514A JP 10234383 A JP10234383 A JP 10234383A JP 10234383 A JP10234383 A JP 10234383A JP S59226514 A JPS59226514 A JP S59226514A
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- JP
- Japan
- Prior art keywords
- data
- output
- converter
- output data
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はボリュームによって設定されたアナログの入
力電圧なA−D変換したもので、デジタルスイッチャ−
、スペクトルアナライザー、タイムベースコレクタ(T
BC)などのデジタル機器を制御する場合などに適用し
て好適なA−D変換器に関する。
力電圧なA−D変換したもので、デジタルスイッチャ−
、スペクトルアナライザー、タイムベースコレクタ(T
BC)などのデジタル機器を制御する場合などに適用し
て好適なA−D変換器に関する。
背景技術とその問題点
例えば、デジタルスイッチャ−でワイプパターンの位置
を決めるにはこのデジタルスイッチャ−の操作パネル上
に設けられた操作子を適当に1IlI魁することによっ
て行なわれる。操作子にはボリュームが関連され、そし
て操作子によって設定された所定のアナログ電圧が対応
するワイプパターン位置設定回路にワイプパターン位置
設定用の制御電圧として供給されて、このアナログ電圧
に応じたパターンの位置が設定される。
を決めるにはこのデジタルスイッチャ−の操作パネル上
に設けられた操作子を適当に1IlI魁することによっ
て行なわれる。操作子にはボリュームが関連され、そし
て操作子によって設定された所定のアナログ電圧が対応
するワイプパターン位置設定回路にワイプパターン位置
設定用の制御電圧として供給されて、このアナログ電圧
に応じたパターンの位置が設定される。
ワイプパターン位置設定回路に供給されるアナログ電圧
は一般にA−D変換されたものが使用されるから、この
アナログ電圧はA−D変換器にてデジタル信号に変換さ
れる。このため、アナログ入力電圧は第1図に示すよう
にデジタル化される。
は一般にA−D変換されたものが使用されるから、この
アナログ電圧はA−D変換器にてデジタル信号に変換さ
れる。このため、アナログ入力電圧は第1図に示すよう
にデジタル化される。
ところで、アナログ入力電圧をl L8Bを単位として
デジタル化する場合、A−D変換器の内部に設けられた
電圧比較器のスレツショールドレペルの近傍(例えば、
第1図のa点付近)にアナログ入力電圧が設定されたと
きには、50%の確率をもってI LSBの範囲内でデ
ジタルデータが変動するおそれがある。すなわち、この
ような場合には、同一のアナログ入力電圧であったとし
ても、常に同一のデジタルデータが得られるとは限らな
い。
デジタル化する場合、A−D変換器の内部に設けられた
電圧比較器のスレツショールドレペルの近傍(例えば、
第1図のa点付近)にアナログ入力電圧が設定されたと
きには、50%の確率をもってI LSBの範囲内でデ
ジタルデータが変動するおそれがある。すなわち、この
ような場合には、同一のアナログ入力電圧であったとし
ても、常に同一のデジタルデータが得られるとは限らな
い。
デジタルデータの変動は、ボリュームやA−D変換器に
温度特性があると一層顕著になる。
温度特性があると一層顕著になる。
このように、本来同一であるべきデジタルデータがI
LSBの範囲内で変動すると、ワイプパターンの設定さ
れた位置が微妙に変化するため、設定された境界がちら
ついてしまう。
LSBの範囲内で変動すると、ワイプパターンの設定さ
れた位置が微妙に変化するため、設定された境界がちら
ついてしまう。
発明の目的
そこで、この発明ではA−D変換器の出方特性にヒステ
リシス特性をもたせて、I LSBの範囲内でのデジタ
ルデータの変動を抑えたものである。
リシス特性をもたせて、I LSBの範囲内でのデジタ
ルデータの変動を抑えたものである。
発明の概要
そのため、この発明ではボリュームにより設定されたア
ナログ入力電圧なA−D変換するA−D変換器において
、A−D変換器の出力段に、A−D変換器の出力データ
を補正するデータ補正器が設けられる。データ補正器は
A−D変換器の出方データにヒステリシス特性をもたせ
るためのものであって、デジタルコンパレータト、コン
パレータ出力に基いて出方データに対する定数加算状態
がコントロールされる加算器とを有し、上記デジタルコ
ンパレータで出力データと上記加算器の加算出力データ
とが比較され、出方データが加算出方データに対し、大
きいか小さいかにより上記出方データへの定数加算がコ
ントロールされるようになされたものである。
ナログ入力電圧なA−D変換するA−D変換器において
、A−D変換器の出力段に、A−D変換器の出力データ
を補正するデータ補正器が設けられる。データ補正器は
A−D変換器の出方データにヒステリシス特性をもたせ
るためのものであって、デジタルコンパレータト、コン
パレータ出力に基いて出方データに対する定数加算状態
がコントロールされる加算器とを有し、上記デジタルコ
ンパレータで出力データと上記加算器の加算出力データ
とが比較され、出方データが加算出方データに対し、大
きいか小さいかにより上記出方データへの定数加算がコ
ントロールされるようになされたものである。
実施例
続いて、この発明の一例を第2図以下を参皿して説明す
る。第2図に用いられるデータ補正器は、アナログ入力
電圧のA−D変換された出力データが直前の出力データ
よりも小さいときのみ、その新たな出力データにILs
Bを加算するようにしてヒステリシス特性を付与するよ
うにした場合である。これによって、最終的に得られる
出力データの変動が抑えられる。
る。第2図に用いられるデータ補正器は、アナログ入力
電圧のA−D変換された出力データが直前の出力データ
よりも小さいときのみ、その新たな出力データにILs
Bを加算するようにしてヒステリシス特性を付与するよ
うにした場合である。これによって、最終的に得られる
出力データの変動が抑えられる。
第2図はデジタルスイッチャ−にこの発明を適用した場
合で、ボリューム(1)の調整でワイプパターンの位置
が設定される。ボリューム(1)によって設定されたア
ナログ入力電圧■Mは、この例では遂次比較型のA−D
変換器αlに供給され、その出力データ(例えば12ビ
ツトデータ)珈はデータ補正器(イ)を介して出力端子
(20A)に供給される。
合で、ボリューム(1)の調整でワイプパターンの位置
が設定される。ボリューム(1)によって設定されたア
ナログ入力電圧■Mは、この例では遂次比較型のA−D
変換器αlに供給され、その出力データ(例えば12ビ
ツトデータ)珈はデータ補正器(イ)を介して出力端子
(20A)に供給される。
珈は所定のヒステリシス特性が付与された出力データ(
出力加算データ)を示す。
出力加算データ)を示す。
データ補正器翰はデジタルコンパレータQυとデジタル
加算器のとを有し、加算器r2々には出力データDOと
、定数器のから得られるl L8BデータDFがスイッ
チング手段041を介して供給される。加算器■の出力
加算データ珈は出力端子(20A)に供給されると共に
、ラッチ回路(26)を介してデジタルコンパレータ(
21)に供給される。
加算器のとを有し、加算器r2々には出力データDOと
、定数器のから得られるl L8BデータDFがスイッ
チング手段041を介して供給される。加算器■の出力
加算データ珈は出力端子(20A)に供給されると共に
、ラッチ回路(26)を介してデジタルコンパレータ(
21)に供給される。
デジタルコンパレータC2Dには出力加算データDO′
と共に出力データDoが供給されてデータの大小が比較
される。この例では、珈(Doのとき得られる比較出力
Dcでスイッチング手段+24]がオンするよう制御さ
れ、従って、このようなデータ入力関係のときのみ、出
力加算データDo′は出力データDoに1L8Bが加え
られたデータとなる。
と共に出力データDoが供給されてデータの大小が比較
される。この例では、珈(Doのとき得られる比較出力
Dcでスイッチング手段+24]がオンするよう制御さ
れ、従って、このようなデータ入力関係のときのみ、出
力加算データDo′は出力データDoに1L8Bが加え
られたデータとなる。
Do≧Do、従って出力データDoが出力加算データD
oに等しいか若しくは大きい場合にはスイッチング手段
C241がオフのままになり、出方加算データ珈′とし
ては出力データDoそのものが得られる。
oに等しいか若しくは大きい場合にはスイッチング手段
C241がオフのままになり、出方加算データ珈′とし
ては出力データDoそのものが得られる。
第3図はアナログ入力電圧vMと出力加算データ珈との
関係を示すもので、実線はアナログ入力電圧VMが漸増
するときのデータ変化状態を示し、このときは常にDo
≧Doの関係にある。そのため、アナログ入力電圧vM
をA−D変換した出力データ珈がそのまま出方加昇デー
タDoとなって得られるから、例えばVM2のときの出
方データD、が” oio”(ただし、これは下位3ビ
ツトの出力データ)であり、次のアナログ入力電圧VM
が■Ml (> VM2 )であるときの出力データ珈
が1011″であれば、7M1のときの出力加算データ
Do’は1011”である。アナログ入力電圧VMカー
l LSBステップ以上変化したときも同様である。
関係を示すもので、実線はアナログ入力電圧VMが漸増
するときのデータ変化状態を示し、このときは常にDo
≧Doの関係にある。そのため、アナログ入力電圧vM
をA−D変換した出力データ珈がそのまま出方加昇デー
タDoとなって得られるから、例えばVM2のときの出
方データD、が” oio”(ただし、これは下位3ビ
ツトの出力データ)であり、次のアナログ入力電圧VM
が■Ml (> VM2 )であるときの出力データ珈
が1011″であれば、7M1のときの出力加算データ
Do’は1011”である。アナログ入力電圧VMカー
l LSBステップ以上変化したときも同様である。
破線はアナログ入力電圧VMが漸減するときのデータ変
化状態を示すもので、アナログ入力電圧VMがVMI
(そのときの出力加算データDOは例えば′″011
” )からVM、に変化すると、そのときの出力データ
DOは′″010”若しくは” 011″になるから、
出力データDoが’ oio ”であるときには、Do
(Do’となって、出力データDo”010”にIL
sBのデータ″′001″が加算されたデータ1011
”が出力加算データDOとなる。
化状態を示すもので、アナログ入力電圧VMがVMI
(そのときの出力加算データDOは例えば′″011
” )からVM、に変化すると、そのときの出力データ
DOは′″010”若しくは” 011″になるから、
出力データDoが’ oio ”であるときには、Do
(Do’となって、出力データDo”010”にIL
sBのデータ″′001″が加算されたデータ1011
”が出力加算データDOとなる。
従って、このようにl L8Bステップでアナログ入力
電圧vMが変化したときには、前の出力加算データDO
′と同じ内容の出力加算データ珈′が得られる。これに
よって、出力加算データ珈はヒステリシス特性を持つ。
電圧vMが変化したときには、前の出力加算データDO
′と同じ内容の出力加算データ珈′が得られる。これに
よって、出力加算データ珈はヒステリシス特性を持つ。
このため、VMが7M2からVM、へと変化すれば、出
力加算データDo’は、”011”か”100”になり
、これから7M2まで再びVMが変化すると、出力加算
データDoは、@oti”となり、この状態でvMlに
変化しても出力加算データDo’は変化しない。
力加算データDo’は、”011”か”100”になり
、これから7M2まで再びVMが変化すると、出力加算
データDoは、@oti”となり、この状態でvMlに
変化しても出力加算データDo’は変化しない。
同一のアナログ入力電圧であっても、出力データI)o
はほぼ50%の確率でl LSBだけ変化するおそれが
あるが、このようなときでもA−D変換器a〔から出力
される出力データDOそのものをデータ補正器C!ωに
加えて、直前の出力加算データD。
はほぼ50%の確率でl LSBだけ変化するおそれが
あるが、このようなときでもA−D変換器a〔から出力
される出力データDOそのものをデータ補正器C!ωに
加えて、直前の出力加算データD。
と比較しているので、アナログ入力電圧がl L8Bス
テップの範囲内で変化するときと同様なヒステリシス特
性を付与することができる。
テップの範囲内で変化するときと同様なヒステリシス特
性を付与することができる。
このように、同一のアナログ入力電圧でも出力データD
oがl LSBの範囲内で変化するとき、あるいはアナ
ログ入力電圧■Mが変動しても、それがl L8Bステ
ップの範囲ならば、出力加算データDO′が変化せず、
ワイプ/<ターンの境界部分がちらつくようなことがな
くなる。
oがl LSBの範囲内で変化するとき、あるいはアナ
ログ入力電圧■Mが変動しても、それがl L8Bステ
ップの範囲ならば、出力加算データDO′が変化せず、
ワイプ/<ターンの境界部分がちらつくようなことがな
くなる。
l L8B以上変化したときには、変化後の出力データ
珈に1L8Bを加えたものが出力加算データDOとして
得られる。
珈に1L8Bを加えたものが出力加算データDOとして
得られる。
なお、上述では出力加算データDOJg−ヒステリシス
特性をもたせるため、珈(Doのときのみ、出力データ
IJOにl LSBを加えているが、この方法ではなく
、例えばDo ) Doのときのみ出力データDoから
l LSBを引くような構成としても同様なヒステリシ
ス特性をもたせることができる。この場合、Do≦Do
のときは出力データDOがそのまま出力される。このと
きのアナログ入力電圧VMと出力加算データDoの関係
を第4図に示す。
特性をもたせるため、珈(Doのときのみ、出力データ
IJOにl LSBを加えているが、この方法ではなく
、例えばDo ) Doのときのみ出力データDoから
l LSBを引くような構成としても同様なヒステリシ
ス特性をもたせることができる。この場合、Do≦Do
のときは出力データDOがそのまま出力される。このと
きのアナログ入力電圧VMと出力加算データDoの関係
を第4図に示す。
第5図は第2図に示したデータ補正器(20)の具体例
で、この例では出力データDOとして簡単のために8ビ
ツトデータのものを使用した場合であり、出力データ珈
のうち上位4ビツトが第1の加算器(22A)に供給さ
れ、下位4ビツトが第2の加算器(22B)に供給され
る。比較器口)の出力は第2の加算器(22B)のL8
Bビット入力端子B1に供給される。第1の加算器(2
2A)への入力データはそのままラッチ回路(26)に
供給され、給2の加算器(22B)への入力データは比
較器01)の結果によってこれにILsBが加算される
か否かが決まる。従って、第1及び第2の加算器(22
A)、 (2213)で、第2図の加算器の、定数器の
及びスイッチング手段(241力1構成される。
で、この例では出力データDOとして簡単のために8ビ
ツトデータのものを使用した場合であり、出力データ珈
のうち上位4ビツトが第1の加算器(22A)に供給さ
れ、下位4ビツトが第2の加算器(22B)に供給され
る。比較器口)の出力は第2の加算器(22B)のL8
Bビット入力端子B1に供給される。第1の加算器(2
2A)への入力データはそのままラッチ回路(26)に
供給され、給2の加算器(22B)への入力データは比
較器01)の結果によってこれにILsBが加算される
か否かが決まる。従って、第1及び第2の加算器(22
A)、 (2213)で、第2図の加算器の、定数器の
及びスイッチング手段(241力1構成される。
加jt 器(22A)、 (22B)、比較器en及び
97f回路(26)はいずれもICが使用されている。
97f回路(26)はいずれもICが使用されている。
なお、上述の実施例はこの発明をデジタルスイッチャ−
のA−D変換器に適用したが、スペクトルアナライザー
やTBCなどのデジタル機器に用いられる外部制御電圧
のA−D変換器にもこの発明を適用できる。
のA−D変換器に適用したが、スペクトルアナライザー
やTBCなどのデジタル機器に用いられる外部制御電圧
のA−D変換器にもこの発明を適用できる。
発明の詳細
な説明したよ5に、この発明によれば、rLsBステッ
プの範囲内でアナログ入力電圧が変動したり、同一のア
ナログ入力電圧であってもA−D変換器任〔の変換特性
により出力データDoがl LSBの範囲内で変化して
も、これに追従して最終的なA−D変換出力(出力加算
データDo )が変化しないので、例えばこの発明をデ
ジタルスイッチャ−に適用する場合には、ボリューム(
1)で設定されたワイプパターンの境界が微少範囲で動
くようなことがなくなり、ワイプノくターンの境界のち
らりきを確実に除去できる。
プの範囲内でアナログ入力電圧が変動したり、同一のア
ナログ入力電圧であってもA−D変換器任〔の変換特性
により出力データDoがl LSBの範囲内で変化して
も、これに追従して最終的なA−D変換出力(出力加算
データDo )が変化しないので、例えばこの発明をデ
ジタルスイッチャ−に適用する場合には、ボリューム(
1)で設定されたワイプパターンの境界が微少範囲で動
くようなことがなくなり、ワイプノくターンの境界のち
らりきを確実に除去できる。
また、この発明では既存のA−D変換器ααの内部構成
を変更しないで所定のヒステリシス特性を付与すること
ができるから便利である。
を変更しないで所定のヒステリシス特性を付与すること
ができるから便利である。
第1図は従来のアナログ入力電圧とデジタルデータどの
関係を示す図、第2図はこの発明に係るA−D変換器の
一例を示すブロック図、第3図及び第4図はその動作説
明に供する第1図と同様な図、第5図は第2図に示すデ
ータ補正器の具体例を示すブロック図である。 (1)はボリューム、U(lはA−D変換器、(2)は
データ補正器、1211はデジタルコンパレータ、 C
)!’IJ 、 (22A)。 (22B)はデジタル加算器、(イ)はラッチ回路であ
る。 第2図 0
関係を示す図、第2図はこの発明に係るA−D変換器の
一例を示すブロック図、第3図及び第4図はその動作説
明に供する第1図と同様な図、第5図は第2図に示すデ
ータ補正器の具体例を示すブロック図である。 (1)はボリューム、U(lはA−D変換器、(2)は
データ補正器、1211はデジタルコンパレータ、 C
)!’IJ 、 (22A)。 (22B)はデジタル加算器、(イ)はラッチ回路であ
る。 第2図 0
Claims (1)
- ボリュームにより設定されたアナログ入力電圧なA−D
変換するA−D変換器と、A−D変換器の出力データを
補正するデータ補正器からなり、f−/ 補正器はf
ジタルコンパレータト、コンパV−タ出力に基いて出力
データに対する定数加算状態がコントロールされる加算
器とを有し、上記デジタルコンパレータで出力データと
上記加算器の加算出力データとが比較され、出力データ
が加算出力データに対し、大きいか小さいかにより上記
出力データへの定数加算がコントロールされるようにな
されたA−D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10234383A JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | A−d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10234383A JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | A−d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59226514A true JPS59226514A (ja) | 1984-12-19 |
Family
ID=14324846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10234383A Pending JPS59226514A (ja) | 1983-06-08 | 1983-06-08 | A−d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59226514A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62277817A (ja) * | 1986-05-27 | 1987-12-02 | Sony Corp | A/d変換回路 |
JPH02130131U (ja) * | 1989-04-03 | 1990-10-26 | ||
JPH03135208A (ja) * | 1989-10-20 | 1991-06-10 | Mitsubishi Electric Corp | ディジタル形自動利得制御装置 |
JPH03250815A (ja) * | 1990-02-28 | 1991-11-08 | Kyosan Electric Mfg Co Ltd | A/dコンバータ |
JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5475213A (en) * | 1977-11-29 | 1979-06-15 | Toshiba Corp | Analogue input signal digital converter |
-
1983
- 1983-06-08 JP JP10234383A patent/JPS59226514A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5475213A (en) * | 1977-11-29 | 1979-06-15 | Toshiba Corp | Analogue input signal digital converter |
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JPS62277817A (ja) * | 1986-05-27 | 1987-12-02 | Sony Corp | A/d変換回路 |
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