JP2623924B2 - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JP2623924B2 JP2623924B2 JP16590890A JP16590890A JP2623924B2 JP 2623924 B2 JP2623924 B2 JP 2623924B2 JP 16590890 A JP16590890 A JP 16590890A JP 16590890 A JP16590890 A JP 16590890A JP 2623924 B2 JP2623924 B2 JP 2623924B2
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- JP
- Japan
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- digital
- agc
- signal
- gain
- circuit
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子回路に関し、特にAGC回路に関する。
従来のAGC回路は第５図に示すようになっている。主
信号とゲイン制御信号を乗算して出力信号を得るための
アナログ乗算器からなるメインパスと、規格化用信号と
ゲイン制御信号を乗算するアナログ乗算器とアナログ乗
算器の出力信号とリファレンス信号とを比較演算しゲイ
ン制御信号を出力する差動増幅器とからなるAGCループ
から構成されている。ところが、このAGC回路中のアナ
ログ乗算器はDCオフセットの温度ドリフトが大きいとい
う特性をもっている。そのため、AGCループの中のアナ
ログ乗算器の温度ドリフトによりAGCゲインが温度によ
り変化してしまうという欠点を持っている。そこで上記
にさらに改良を加えた従来の技術として第６図に示され
るようなものがある。これは第５図のAGC回路のアナロ
グ乗算器をディジタル乗算器におきかえ、AGCループの
差動増幅器の役割をコンパレータと逐次比較論理回路に
おきかえたものである。ディジタル乗算器を第３図で示
される乗算型のD/Aコンバータで構成することにより、
温度ドリフトはアナログ乗算器に比較すると無視できる
ほどに減少し、第６図のAGC回路は温度変化によりAGCゲ
インが変化することはなくなる。
信号とゲイン制御信号を乗算して出力信号を得るための
アナログ乗算器からなるメインパスと、規格化用信号と
ゲイン制御信号を乗算するアナログ乗算器とアナログ乗
算器の出力信号とリファレンス信号とを比較演算しゲイ
ン制御信号を出力する差動増幅器とからなるAGCループ
から構成されている。ところが、このAGC回路中のアナ
ログ乗算器はDCオフセットの温度ドリフトが大きいとい
う特性をもっている。そのため、AGCループの中のアナ
ログ乗算器の温度ドリフトによりAGCゲインが温度によ
り変化してしまうという欠点を持っている。そこで上記
にさらに改良を加えた従来の技術として第６図に示され
るようなものがある。これは第５図のAGC回路のアナロ
グ乗算器をディジタル乗算器におきかえ、AGCループの
差動増幅器の役割をコンパレータと逐次比較論理回路に
おきかえたものである。ディジタル乗算器を第３図で示
される乗算型のD/Aコンバータで構成することにより、
温度ドリフトはアナログ乗算器に比較すると無視できる
ほどに減少し、第６図のAGC回路は温度変化によりAGCゲ
インが変化することはなくなる。
前述した第３図の乗算型D/Aコンバータの乗算特性
は、入力ディジタルコードの入力アナログ信号の積に比
例したものとなっている。そのためAGCゲインが最少の
付近と最大の付近とを比較してみると、同じ最少単位の
ディジタルコードの変化でも、そのときのAGCゲインに
対する重みが大きく異なってしまい、すべてのレンジで
なめらかなゲインの変化をするAGC動作が不可能である
という問題点がある。これを定量的に説明する。たとえ
ばNbitの乗算型D/Aコンバータの場合アナログ入力を
VIN、ディジタルコードの値をｍ、アナログ出力をVOUT
とすると VOUT＝VIN・（m/2N） であるから （k,nは自然数） （１）式よりVOUTが２倍に変化するためにはｋ＝2N-1
のときはｎ＝2N-1であるのに対しｋ＝１のときにはｎ＝
１となりディジタルコードの値ｍの大きさによりAGCゲ
インに対するｍの重みがまったく異なってしまうことが
わかる。つまり、ｍの値が小さいほど、AGCの分解能が
低下し、ゲイン変化はとびとびになりまたｍの値が大き
くなるにつれその逆の特性になるというアンバランスを
生じていることがわかる。この様子を第４図−Ｂに示し
た。入力ディジタルコードが小さいところほどゲインの
変化が急峻になっていることがわかる。
は、入力ディジタルコードの入力アナログ信号の積に比
例したものとなっている。そのためAGCゲインが最少の
付近と最大の付近とを比較してみると、同じ最少単位の
ディジタルコードの変化でも、そのときのAGCゲインに
対する重みが大きく異なってしまい、すべてのレンジで
なめらかなゲインの変化をするAGC動作が不可能である
という問題点がある。これを定量的に説明する。たとえ
ばNbitの乗算型D/Aコンバータの場合アナログ入力を
VIN、ディジタルコードの値をｍ、アナログ出力をVOUT
とすると VOUT＝VIN・（m/2N） であるから （k,nは自然数） （１）式よりVOUTが２倍に変化するためにはｋ＝2N-1
のときはｎ＝2N-1であるのに対しｋ＝１のときにはｎ＝
１となりディジタルコードの値ｍの大きさによりAGCゲ
インに対するｍの重みがまったく異なってしまうことが
わかる。つまり、ｍの値が小さいほど、AGCの分解能が
低下し、ゲイン変化はとびとびになりまたｍの値が大き
くなるにつれその逆の特性になるというアンバランスを
生じていることがわかる。この様子を第４図−Ｂに示し
た。入力ディジタルコードが小さいところほどゲインの
変化が急峻になっていることがわかる。
本発明のAGC回路は、Ａ（主信号とゲイン制御用ディ
ジタルコードを入力とし、出力信号を発生する第１のデ
ィジタル乗算器によって形成されるメインパス）とＢ
（規格化用信号とゲイン制御用ディジタルコードを入力
とする第２のディジタル乗算器と、第２のディジタル乗
算器の出力とリファレンス信号を比較するコンパレータ
と、コンパレータの出力を入力としゲイン制御用ディジ
タルコードを出力する逐次比較論理回路によって形成さ
れるディジタルAGCループ）とによって形成されるAGC回
路において、第１と第２のディジタル乗算器の特性を、
ゲインの最少ステップの大きさの対数値が一定の値にな
るようにしたことを特徴としている。
ジタルコードを入力とし、出力信号を発生する第１のデ
ィジタル乗算器によって形成されるメインパス）とＢ
（規格化用信号とゲイン制御用ディジタルコードを入力
とする第２のディジタル乗算器と、第２のディジタル乗
算器の出力とリファレンス信号を比較するコンパレータ
と、コンパレータの出力を入力としゲイン制御用ディジ
タルコードを出力する逐次比較論理回路によって形成さ
れるディジタルAGCループ）とによって形成されるAGC回
路において、第１と第２のディジタル乗算器の特性を、
ゲインの最少ステップの大きさの対数値が一定の値にな
るようにしたことを特徴としている。
次に本発明について図面を参照して説明する。第１図
は本発明のAGC回路に使用されるディジタル乗算器のブ
ロック図であり、第２図は第１図のブロックを構成する
単位ブロック６の回路図である。第２図において、入力
信号１はRAとRBによる分圧回路に入力され、スイッチ４
は入力信号１または分圧電圧７をボルテージフォロア５
に入力し、ボルテージフォロア５の出力は出力信号２と
なる。スイッチ４はスイッチ制御信号３によって切り換
わる。
は本発明のAGC回路に使用されるディジタル乗算器のブ
ロック図であり、第２図は第１図のブロックを構成する
単位ブロック６の回路図である。第２図において、入力
信号１はRAとRBによる分圧回路に入力され、スイッチ４
は入力信号１または分圧電圧７をボルテージフォロア５
に入力し、ボルテージフォロア５の出力は出力信号２と
なる。スイッチ４はスイッチ制御信号３によって切り換
わる。
第１図は第２図の単位ブロック６を直列接続したもの
で、前段の出力信号が後段の入力信号となるように接続
してある。今、Ｎ個の単位ブロック６が直列接続されて
いるとする。各単位ブロックのRA,RBの値をそれぞれ適
当に選ぶことにより、ｎ段目の分圧器の減衰比が−2
n+M-1dBとなるよう選べば0dBから−（2N＋2M）dBまで−
2MdBステップで2N通りのゲインをスイッチ制御信号３に
よって変化させることが可能である。（Ｍは整数）第１
図において入力信号１をVIN、出力信号２をVOUT、ゲイ
ン制御用ディジタルコードの値をｍとすれば、ｍのバイ
ナリー表示の各bitとスイッチ制御信号３の対応を適当
にとることにより第１図の回路の入出力特性を VOUT＝VIN・［｛（−2M）・（ｍ−１）｝dB］ とすることができる。
で、前段の出力信号が後段の入力信号となるように接続
してある。今、Ｎ個の単位ブロック６が直列接続されて
いるとする。各単位ブロックのRA,RBの値をそれぞれ適
当に選ぶことにより、ｎ段目の分圧器の減衰比が−2
n+M-1dBとなるよう選べば0dBから−（2N＋2M）dBまで−
2MdBステップで2N通りのゲインをスイッチ制御信号３に
よって変化させることが可能である。（Ｍは整数）第１
図において入力信号１をVIN、出力信号２をVOUT、ゲイ
ン制御用ディジタルコードの値をｍとすれば、ｍのバイ
ナリー表示の各bitとスイッチ制御信号３の対応を適当
にとることにより第１図の回路の入出力特性を VOUT＝VIN・［｛（−2M）・（ｍ−１）｝dB］ とすることができる。
であり、乗算型D/Aコンバータについて求めた（１）式
と異なり（２）式は右辺にｋを含まないのでこの回路は
ゲイン制御用ディジタルコードの値ｍがいくつであろう
ともAGCゲインに対するｍの重みは一定であることがわ
かる。この様子を第４図−Ａに示した。入力出力コード
の大きさに関係なく、ゲイン変化は一定である。
と異なり（２）式は右辺にｋを含まないのでこの回路は
ゲイン制御用ディジタルコードの値ｍがいくつであろう
ともAGCゲインに対するｍの重みは一定であることがわ
かる。この様子を第４図−Ａに示した。入力出力コード
の大きさに関係なく、ゲイン変化は一定である。
以上説明したように本発明は、AGC回路に使用するデ
ィジタル乗算器の特性をゲインの最少ステップの大きさ
の対数値が一定の値になるようにすることによりすべて
のAGCレンジにおいて等しいなめらかさでゲイン変化を
する。つまりすべてのAGCレンジにおいて等しい分解能
をもったAGC回路を実現することができる。
ィジタル乗算器の特性をゲインの最少ステップの大きさ
の対数値が一定の値になるようにすることによりすべて
のAGCレンジにおいて等しいなめらかさでゲイン変化を
する。つまりすべてのAGCレンジにおいて等しい分解能
をもったAGC回路を実現することができる。
第１図は本発明のAGC回路に使用するディジタル乗算器
のブロック図、第２図は第１図のブロックを構成する単
位ブロックの回路図、第３図は従来の乗算型D/Aコンバ
ータの回路図、第４図は第１図と第３図の回路の乗算特
性を比較したグラフ、第５図と第６図はAGC回路のブロ
ック図である。 １……入力信号、２……出力信号、３……スイッチ制御
信号、４……スイッチ、５……ボルテージフォロア、６
……単位ブロック、７……分圧電圧。
のブロック図、第２図は第１図のブロックを構成する単
位ブロックの回路図、第３図は従来の乗算型D/Aコンバ
ータの回路図、第４図は第１図と第３図の回路の乗算特
性を比較したグラフ、第５図と第６図はAGC回路のブロ
ック図である。 １……入力信号、２……出力信号、３……スイッチ制御
信号、４……スイッチ、５……ボルテージフォロア、６
……単位ブロック、７……分圧電圧。
Claims (1)
- 【請求項１】主信号とゲイン制御用ディジタルコードを
入力とし、出力信号を発生する第１のディジタル乗算器
によって形成されるメインパスと、規格化用信号とゲイ
ン制御用ディジタルコードを入力とする第２のディジタ
ル乗算器、この第２のディジタル乗算器の出力とリファ
レンス信号を比較するコンパレータ、およびコンパレー
タの出力を入力としゲイン制御用ディジタルコードを出
力する逐次比較論理回路によって形成されるディジタル
AGCループとによって形成されるAGC回路において、前記
第１と第２のディジタル乗算器の特性を、ゲインの最小
ステップの大きさの対数値が一定の値になるようにした
ことを特徴とするAGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590890A JP2623924B2 (ja) | 1990-06-25 | 1990-06-25 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590890A JP2623924B2 (ja) | 1990-06-25 | 1990-06-25 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454715A JPH0454715A (ja) | 1992-02-21 |
| JP2623924B2 true JP2623924B2 (ja) | 1997-06-25 |
Family
ID=15821294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16590890A Expired - Lifetime JP2623924B2 (ja) | 1990-06-25 | 1990-06-25 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623924B2 (ja) |
-
1990
- 1990-06-25 JP JP16590890A patent/JP2623924B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454715A (ja) | 1992-02-21 |
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