JPH05196661A - プログラム可能なヒステリシスを有する比較器およびプログラム可能なヒステリシスを導出するための方法 - Google Patents
プログラム可能なヒステリシスを有する比較器およびプログラム可能なヒステリシスを導出するための方法Info
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- JPH05196661A JPH05196661A JP4166731A JP16673192A JPH05196661A JP H05196661 A JPH05196661 A JP H05196661A JP 4166731 A JP4166731 A JP 4166731A JP 16673192 A JP16673192 A JP 16673192A JP H05196661 A JPH05196661 A JP H05196661A
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 プログラム可能なヒステリシスを有する比較
器を提供する。 【構成】 比較器18の反転入力に供給される信号は、比
較器の出力の論理状態によって決定され、２個の所定の
信号（VREF1 または VREF2）の一つのプログラマブル因
数である。プログラマブル因数は複数の制御信号の論理
状態によって決定され、複数の制御信号の論理状態を変
動させることによって調整することができる。
器を提供する。 【構成】 比較器18の反転入力に供給される信号は、比
較器の出力の論理状態によって決定され、２個の所定の
信号（VREF1 または VREF2）の一つのプログラマブル因
数である。プログラマブル因数は複数の制御信号の論理
状態によって決定され、複数の制御信号の論理状態を変
動させることによって調整することができる。
Description
【０００１】
【産業上の利用分野】本発明は、回路、例えば、プログ
ラマブル・ヒステリシス比較器回路に関する。
ラマブル・ヒステリシス比較器回路に関する。
【０００２】
【従来の技術】典型的な比較器は、出力論理信号を導出
するため、第１および第２入力を有する。比較器は、第
１入力に与えられた第１信号が第２入力に与えられた第
２信号より大きい場合、比較器の出力信号が第１論理状
態になるように機能する。他方、第１信号が第２信号よ
り小さい場合、比較器の出力信号は第２論理状態にな
る。
するため、第１および第２入力を有する。比較器は、第
１入力に与えられた第１信号が第２入力に与えられた第
２信号より大きい場合、比較器の出力信号が第１論理状
態になるように機能する。他方、第１信号が第２信号よ
り小さい場合、比較器の出力信号は第２論理状態にな
る。
【０００３】比較器が第１論理状態から第２論理状態に
切り替わったときを決定するしきい信号レベルを、比較
器が第２論理状態から第１論理状態に切り替わったとき
を決定するしきい信号と異ならせることができるように
するため、比較器にヒステリシスを含めることが多い。
その結果、典型的な場合、ヒステリシスは比較器の出力
が、第１または第２信号上に発生する小さな所定の摂動
のために論理状態を切り替えるのを防止する。
切り替わったときを決定するしきい信号レベルを、比較
器が第２論理状態から第１論理状態に切り替わったとき
を決定するしきい信号と異ならせることができるように
するため、比較器にヒステリシスを含めることが多い。
その結果、典型的な場合、ヒステリシスは比較器の出力
が、第１または第２信号上に発生する小さな所定の摂動
のために論理状態を切り替えるのを防止する。
【０００４】しかしながら、必ずしも全てではないが、
ほとんどの場合、比較器は、高および低レベルのヒステ
リシスしきい値を独立してプログラムすることができな
い。さらに、必ずしも全てではないが、ほとんどの場
合、比較器は、比較器の入力および出力信号がはもちろ
ん、ヒステリシスしきい値レベルが差動的である場合に
おいてさえ、比較器は十分に差動的に動作しない。
ほとんどの場合、比較器は、高および低レベルのヒステ
リシスしきい値を独立してプログラムすることができな
い。さらに、必ずしも全てではないが、ほとんどの場
合、比較器は、比較器の入力および出力信号がはもちろ
ん、ヒステリシスしきい値レベルが差動的である場合に
おいてさえ、比較器は十分に差動的に動作しない。
【０００５】
【発明が解決しようとする課題】従って、複数のプログ
ラム可能なヒステリシスしきい値レベルを有する差動比
較器が必要である。
ラム可能なヒステリシスしきい値レベルを有する差動比
較器が必要である。
【０００６】
【課題を解決するための手段】要約すると、出力におい
て第１および第２基準信号を交互に導出するため、制御
信号に応答する第１回路；出力信号を導出するため、第
１回路の出力に現れる信号応答する第２回路：第２回路
の出力信号は第１回路の出力に現れる信号の所定の因数
である；および、第１および第２入力および出力を有す
る比較器：比較器の第１入力は入力信号を受信するため
結合され、比較器の第２入力は第２手段の出力信号を受
信するために結合され、比較器の出力は第１回路荷制御
信号を導出し、比較器の出力は回路の出力に結合され
る；から構成される回路を提供する。
て第１および第２基準信号を交互に導出するため、制御
信号に応答する第１回路；出力信号を導出するため、第
１回路の出力に現れる信号応答する第２回路：第２回路
の出力信号は第１回路の出力に現れる信号の所定の因数
である；および、第１および第２入力および出力を有す
る比較器：比較器の第１入力は入力信号を受信するため
結合され、比較器の第２入力は第２手段の出力信号を受
信するために結合され、比較器の出力は第１回路荷制御
信号を導出し、比較器の出力は回路の出力に結合され
る；から構成される回路を提供する。
【０００７】
【実施例】図１は、基準電圧VREF1が与えられる入力端
子14に結合される第１入力を有するマルチプレクサ12か
ら構成されるプログラマブル・ヒステリシス比較器10を
示すブロック図である。マルチプレクサ12の第２入力
は、基準電圧VREF2が与えられる入力端子16に結合され
る。マルチプレクサ12の選択入力は比較器18の出力に結
合され、それにより、比較器18の出力は出力端子20に信
号VOUTを導出する。マルチプレクサ12の出力は乗算デジ
タル・アナログ・コンバータ22（以下、単にMDAC:Mupti
plier Digital-to-Analog Converterという）に結合さ
れる。MDAC 22の出力は比較器18の反転入力に結合され
る。MDAC 22 には、CTRL Nで示された複数の制御信号を
それぞれが受信するための、複数の（例えば５個）制御
入力がある。比較器18の非反転入力は、入力電圧VINが
与えられる入力端子24に結合される。
子14に結合される第１入力を有するマルチプレクサ12か
ら構成されるプログラマブル・ヒステリシス比較器10を
示すブロック図である。マルチプレクサ12の第２入力
は、基準電圧VREF2が与えられる入力端子16に結合され
る。マルチプレクサ12の選択入力は比較器18の出力に結
合され、それにより、比較器18の出力は出力端子20に信
号VOUTを導出する。マルチプレクサ12の出力は乗算デジ
タル・アナログ・コンバータ22（以下、単にMDAC:Mupti
plier Digital-to-Analog Converterという）に結合さ
れる。MDAC 22の出力は比較器18の反転入力に結合され
る。MDAC 22 には、CTRL Nで示された複数の制御信号を
それぞれが受信するための、複数の（例えば５個）制御
入力がある。比較器18の非反転入力は、入力電圧VINが
与えられる入力端子24に結合される。
【０００８】要約すると、比較器18の反転入力に与えら
れる電圧は、比較器18の出力の電圧論理レベルによって
決定され、２個の所定の電圧レベルのうちの１個であ
る。２個の所定の電圧レベルは、基準電圧VREF1およびV
REF2のプログラマブル因数であり、前記プログラマブル
因数は、M DAC 22 に与えられる複数の制御信号の論理状
態によって設定される。
れる電圧は、比較器18の出力の電圧論理レベルによって
決定され、２個の所定の電圧レベルのうちの１個であ
る。２個の所定の電圧レベルは、基準電圧VREF1およびV
REF2のプログラマブル因数であり、前記プログラマブル
因数は、M DAC 22 に与えられる複数の制御信号の論理状
態によって設定される。
【０００９】特に、電圧VOUTが論理低状態であり、その
ため、マルチプレクサ12の第１入力に導出する信号はマ
ルチプレクサ12の出力に流れると仮定する。換言する
と、基準電圧VREF1はマルチプレクサ12の出力に表れ、
その後、MDAC 22 の基準入力に流れる。
ため、マルチプレクサ12の第１入力に導出する信号はマ
ルチプレクサ12の出力に流れると仮定する。換言する
と、基準電圧VREF1はマルチプレクサ12の出力に表れ、
その後、MDAC 22 の基準入力に流れる。
【００１０】その後、MDAC 22 は、MDAC 22 の基準入力
に現れる電圧に定数Ｋ因数を乗じたものに事実上等しい
出力を導出する。したがって、比較器18の反転入力に与
えられる電圧は、事実上、(K x VREF1）に等しい。
に現れる電圧に定数Ｋ因数を乗じたものに事実上等しい
出力を導出する。したがって、比較器18の反転入力に与
えられる電圧は、事実上、(K x VREF1）に等しい。
【００１１】MDAC 22 与えられる乗数因数Ｋは、MDAC 2
2 の制御入力DO-DN-1 に与えられる複数の制御信号CTRL
Nを介してプログラムすることができる。
2 の制御入力DO-DN-1 に与えられる複数の制御信号CTRL
Nを介してプログラムすることができる。
【００１２】電圧VINが、比較器18の反転入力に与えら
れる電圧(K x VREF1）以上に上昇すると、比較器18の出
力は論理低レベルから論理高レベルに切り替わり、それ
に強制されて、マルチプレクサ12は、マルチプレクサ12
の第２入力に現れる信号をマルチプレクサ12の出力に流
す。換言すると、基準電圧VREF2は、マルチプレクサ12
の出力に表れた後、MDAC 22 の基準入力に現れる。
れる電圧(K x VREF1）以上に上昇すると、比較器18の出
力は論理低レベルから論理高レベルに切り替わり、それ
に強制されて、マルチプレクサ12は、マルチプレクサ12
の第２入力に現れる信号をマルチプレクサ12の出力に流
す。換言すると、基準電圧VREF2は、マルチプレクサ12
の出力に表れた後、MDAC 22 の基準入力に現れる。
【００１３】同様に、MDAC 22 は、後に、MDAC 22 の基
準入力に現れる電圧に定数Ｋ因数を乗じたものに事実上
等しい出力を導出する。したがって、比較器18の反転入
力に与えられる電圧は、事実上、(K x VREF2）に等し
い。
準入力に現れる電圧に定数Ｋ因数を乗じたものに事実上
等しい出力を導出する。したがって、比較器18の反転入
力に与えられる電圧は、事実上、(K x VREF2）に等し
い。
【００１４】その後、電圧VIN が、比較器18の変換入力
に与えられる電圧(K x VREF2）未満に低下すると、比較
器18の出力は論理高レベルから論理低レベルに切り替わ
り、それによって、比較器18の反転入力に現れる電圧レ
ベルの設定を(K x VREF1）に戻し、動作は上述の通り継
続する。
に与えられる電圧(K x VREF2）未満に低下すると、比較
器18の出力は論理高レベルから論理低レベルに切り替わ
り、それによって、比較器18の反転入力に現れる電圧レ
ベルの設定を(K x VREF1）に戻し、動作は上述の通り継
続する。
【００１５】図２には、時間の関数として入力信号VIN
が与えられた場合の、図１のプログラマブル・ヒステリ
シス比較器10の出力信号VOUTのグラフが示されている。
ヒステリシスしきい値電圧レベル30、 32が示されてい
る。ヒステリシスしきい値電圧レベル30は電圧レベル(K
x VREF1) に相当し、ヒステリシスしきい値電圧レベル
32は電圧レベル(K x VREF2) に相当する。基準電圧V
REF1は基準電圧VREF2より大きいと仮定されていること
に注目しなければならない。
が与えられた場合の、図１のプログラマブル・ヒステリ
シス比較器10の出力信号VOUTのグラフが示されている。
ヒステリシスしきい値電圧レベル30、 32が示されてい
る。ヒステリシスしきい値電圧レベル30は電圧レベル(K
x VREF1) に相当し、ヒステリシスしきい値電圧レベル
32は電圧レベル(K x VREF2) に相当する。基準電圧V
REF1は基準電圧VREF2より大きいと仮定されていること
に注目しなければならない。
【００１６】入力電圧VINが上昇し、点34によって示さ
れる電圧レベル30と交差すると、遷移36よって示される
通り、出力電圧VOUTは、論理低電圧レベルから論理高電
圧レベルに切り替わる。その結果、電圧VOUTが論理高電
圧レベルに切り替わると、上述の通り、プログラマブル
・ヒステリシス比較器10が応答し、比較器18の反転入力
に電圧レベル(K x VREF2）を導出する。
れる電圧レベル30と交差すると、遷移36よって示される
通り、出力電圧VOUTは、論理低電圧レベルから論理高電
圧レベルに切り替わる。その結果、電圧VOUTが論理高電
圧レベルに切り替わると、上述の通り、プログラマブル
・ヒステリシス比較器10が応答し、比較器18の反転入力
に電圧レベル(K x VREF2）を導出する。
【００１７】その後、入力電圧VINが低下し、点38によ
って示される通り電圧レベル32と交差すると、遷移39よ
って示される通り、出力電圧VOUTは、論理高電圧レベル
から論理低電圧レベルに切り替わる。同様に、電圧VOUT
が論理低電圧レベルに切り替わると、上述の通り、プロ
グラマブル・ヒステリシス比較器10が応答し、比較器18
の反転入力に電圧レベル(K x VREF1）を導出する。
って示される通り電圧レベル32と交差すると、遷移39よ
って示される通り、出力電圧VOUTは、論理高電圧レベル
から論理低電圧レベルに切り替わる。同様に、電圧VOUT
が論理低電圧レベルに切り替わると、上述の通り、プロ
グラマブル・ヒステリシス比較器10が応答し、比較器18
の反転入力に電圧レベル(K x VREF1）を導出する。
【００１８】その結果、比較器18は、電圧VINが上昇
し、点40において電圧レベル30と交差するまで、電圧論
理状態を切り替えない。比較器18が電圧論理状態を切り
替えると、遷移42によって示される通り、電圧VOUTは、
論理低電圧レベルから論理高電圧レベルに切り替わる。
し、点40において電圧レベル30と交差するまで、電圧論
理状態を切り替えない。比較器18が電圧論理状態を切り
替えると、遷移42によって示される通り、電圧VOUTは、
論理低電圧レベルから論理高電圧レベルに切り替わる。
【００１９】さらに、電圧VINが低下し、点32によって
示される通り電圧レベル32より下に落ちると、電圧VOUT
は、遷移46によって示される通り、論理高電圧レベルか
ら論理低電圧レベルに切り替わる。
示される通り電圧レベル32より下に落ちると、電圧VOUT
は、遷移46によって示される通り、論理高電圧レベルか
ら論理低電圧レベルに切り替わる。
【００２０】VREF1 ＝-(VREF2)であり、因数Ｋが事実上
０に等しい場合、電圧レベル30, 32は収斂し、VNOMによ
って示された電圧レベル48に事実上等しくなることは、
注目に値する。プログラマブル・ヒステリシスしきい値
レベル30, 32を原因として、時間間隔(T1-T2) の間の信
号VINの摂動が信号VOUT中に変化を起こさなかったこと
は、図２から明瞭であるに違いない。さらに、Ｋの値の
調整に応じて電圧レベル30, 32を調整し、比較器10のヒ
ステリシスの量を変動させることができる。
０に等しい場合、電圧レベル30, 32は収斂し、VNOMによ
って示された電圧レベル48に事実上等しくなることは、
注目に値する。プログラマブル・ヒステリシスしきい値
レベル30, 32を原因として、時間間隔(T1-T2) の間の信
号VINの摂動が信号VOUT中に変化を起こさなかったこと
は、図２から明瞭であるに違いない。さらに、Ｋの値の
調整に応じて電圧レベル30, 32を調整し、比較器10のヒ
ステリシスの量を変動させることができる。
【００２１】図３は、プログラマブル・ヒステリシス比
較器の別の実施例を示すブロック図である。図３の部品
であって図１に示された部品に対応する部品は、同じ参
照番号で識別されている。図３のプログラマブル・ヒス
テリシス比較器には、それぞれ端子14, 16に結合される
基準入力を有するMDAC 50, 52 が含まれる。MDAC 50の
出力はマルチプレクサ12の第１入力に結合され、MDAC 5
2 の出力はマルチプレクサ12の第２入力に結合される。
マルチプレクサ12は比較器18の反転入力に出力を導出
し、比較器18の出力はマルチプレクサ12の選択入力に戻
って結合される。MDAC50 は、CTL 1 によって示された
Ｍ制御信号を受信するための複数の入力信号DO-DM-1 を
有する。同様に、MDAC 52 は、CTL 2 によって示された
Ｎ制御信号を受信するための複数の入力信号DO-DN-1 を
有する。
較器の別の実施例を示すブロック図である。図３の部品
であって図１に示された部品に対応する部品は、同じ参
照番号で識別されている。図３のプログラマブル・ヒス
テリシス比較器には、それぞれ端子14, 16に結合される
基準入力を有するMDAC 50, 52 が含まれる。MDAC 50の
出力はマルチプレクサ12の第１入力に結合され、MDAC 5
2 の出力はマルチプレクサ12の第２入力に結合される。
マルチプレクサ12は比較器18の反転入力に出力を導出
し、比較器18の出力はマルチプレクサ12の選択入力に戻
って結合される。MDAC50 は、CTL 1 によって示された
Ｍ制御信号を受信するための複数の入力信号DO-DM-1 を
有する。同様に、MDAC 52 は、CTL 2 によって示された
Ｎ制御信号を受信するための複数の入力信号DO-DN-1 を
有する。
【００２２】要約すると、図３のプログラマブル・ヒス
テリシス回路は、MDAC 50, 52 の乗数因数それぞれのプ
ログラミングを独立制御することできるようにするた
め、２個のMDACを含む。
テリシス回路は、MDAC 50, 52 の乗数因数それぞれのプ
ログラミングを独立制御することできるようにするた
め、２個のMDACを含む。
【００２３】特に、マルチプレクサ12の第１入力に与え
られる電圧は(K1 x VREF1)であり、マルチプレクサ12の
第２入力に与えられる電圧は(K2 x VREF2)である。MDAC
50に与えられる乗数因数K1は、MDAC 50 の制御入力DO-
DM-1 に与えられる複数の制御信号CTRL 1を介してプロ
グラムすることができることが理解される。同様に、MD
AC 52に与えられる乗数因数K2は、MDAC 52 の制御入力D
O-DN-1 に与えられる複数の制御信号CTRL 2を介してプ
ログラムすることができる。
られる電圧は(K1 x VREF1)であり、マルチプレクサ12の
第２入力に与えられる電圧は(K2 x VREF2)である。MDAC
50に与えられる乗数因数K1は、MDAC 50 の制御入力DO-
DM-1 に与えられる複数の制御信号CTRL 1を介してプロ
グラムすることができることが理解される。同様に、MD
AC 52に与えられる乗数因数K2は、MDAC 52 の制御入力D
O-DN-1 に与えられる複数の制御信号CTRL 2を介してプ
ログラムすることができる。
【００２４】結果として、上述の通り、比較器18の反転
入力に現れる電圧レベルは、比較器18の出力の論理電圧
レベルによって決定され、(K1 x VREF1)または(K2 x V
REF2)のいずれかである。
入力に現れる電圧レベルは、比較器18の出力の論理電圧
レベルによって決定され、(K1 x VREF1)または(K2 x V
REF2)のいずれかである。
【００２５】したがって、図３のプログラマブル・ヒス
テリシス比較器は、比較器18に供給される複数の電圧レ
ベルを独立してプログラムすることができる。その上、
図２を参照すると、電圧レベル30, 32は、それぞれ、電
圧(K1 x VREF1)、 (K2 x VREF2)に等しく、相互に独立し
て調整することができる。
テリシス比較器は、比較器18に供給される複数の電圧レ
ベルを独立してプログラムすることができる。その上、
図２を参照すると、電圧レベル30, 32は、それぞれ、電
圧(K1 x VREF1)、 (K2 x VREF2)に等しく、相互に独立し
て調整することができる。
【００２６】図４は、差動増幅器62, 64および66から構
成されるか、または、それぞれが差動信号REF1, REF2お
よびINを受信する完全差動プログラマブル・ヒステリシ
ス比較器60を示すブロック図である。
成されるか、または、それぞれが差動信号REF1, REF2お
よびINを受信する完全差動プログラマブル・ヒステリシ
ス比較器60を示すブロック図である。
【００２７】増幅器62, 64の差動出力は、それぞれ、差
動マルチプレクサ68の第１、第２差動入力に結合され
る。差動マルチプレクサ68の差動出力は、差動MDAC 70
の差動基準入力に結合される。
動マルチプレクサ68の第１、第２差動入力に結合され
る。差動マルチプレクサ68の差動出力は、差動MDAC 70
の差動基準入力に結合される。
【００２８】増幅器62, 64の差動出力は、それぞれ、差
動マルチプレクサ68の第１、第２差動入力に結合され
る。差動マルチプレクサ68の差動出力は、差動MDAC 70
の差動基準入力に結合される。
動マルチプレクサ68の第１、第２差動入力に結合され
る。差動マルチプレクサ68の差動出力は、差動MDAC 70
の差動基準入力に結合される。
【００２９】MDAC 70 の非反転出力は回路ノードに結合
され、MDAC 70 の反転出力は、回路ノード74に結合され
る。同様に、増幅器66の非反転出力は回路ノード72に接
続され、増幅器66の反転出力は回路ノード74に結合され
る。
され、MDAC 70 の反転出力は、回路ノード74に結合され
る。同様に、増幅器66の非反転出力は回路ノード72に接
続され、増幅器66の反転出力は回路ノード74に結合され
る。
【００３０】回路ノード72は比較器76の非反転入力に結
合され、回路ノード74は比較器76の反転入力に結合され
る。
合され、回路ノード74は比較器76の反転入力に結合され
る。
【００３１】回路ノード72は、また、抵抗器78を介して
動作電位VCCに結合され、回路ノード74は、抵抗器80を
介して動作電位VCCに結合される。
動作電位VCCに結合され、回路ノード74は、抵抗器80を
介して動作電位VCCに結合される。
【００３２】差動比較器76の出力は、差動出力信号OUT
を導出する。さらに、比較器76の差動出力は、また、差
動マルチプレクサ68の差動選択入力に結合される。
を導出する。さらに、比較器76の差動出力は、また、差
動マルチプレクサ68の差動選択入力に結合される。
【００３３】また、差動MDAC 70 は、それぞれが複数の
制御信号 CTRL N を受信するための複数の制御入力DO-D
N-1 を有する。
制御信号 CTRL N を受信するための複数の制御入力DO-D
N-1 を有する。
【００３４】完全差動プログラマブル・ヒステリシス比
較器60は、図１のプログラマブル・ヒステリシス比較器
10と同様に機能する。要約すると、比較器76の反転入力
に供給される信号は、比較器76の出力に導出される差動
信号によって決定され、２個の所定の信号、すなわち、
REF1またはREF2の内の１個のプログラマブル因数であ
る。プログラマブル因数は差動MDAC 70 に供給される複
数の制御信号の論理状態によって設定される。
較器60は、図１のプログラマブル・ヒステリシス比較器
10と同様に機能する。要約すると、比較器76の反転入力
に供給される信号は、比較器76の出力に導出される差動
信号によって決定され、２個の所定の信号、すなわち、
REF1またはREF2の内の１個のプログラマブル因数であ
る。プログラマブル因数は差動MDAC 70 に供給される複
数の制御信号の論理状態によって設定される。
【００３５】特に、信号OUT が第１論理状態にあり、そ
のため、差動マルチプレクサ68の第１入力に導出される
信号は、差動マルチプレサ12の出力に流れる。換言する
と、信号REF1は差動マルチプレクサ68の出力に表れ、そ
の後、差動MDAC 22 の基準入力に現れる。
のため、差動マルチプレクサ68の第１入力に導出される
信号は、差動マルチプレサ12の出力に流れる。換言する
と、信号REF1は差動マルチプレクサ68の出力に表れ、そ
の後、差動MDAC 22 の基準入力に現れる。
【００３６】差動MDAC 22 は、その後、差動MDAC 22 の
基準入力に現れる信号に定数因数Ｋを乗じたものに事実
上等しい出力信号を導出する。したがって、回路ノード
72,74間に与えられる信号は、事実上、(K X REF1)に等
しい。
基準入力に現れる信号に定数因数Ｋを乗じたものに事実
上等しい出力信号を導出する。したがって、回路ノード
72,74間に与えられる信号は、事実上、(K X REF1)に等
しい。
【００３７】差動信号INが回路ノード72, 74の間に与え
られる信号(K X REF1)より上に上昇したとき、比較器76
の出力は第１論理状態から第２論理状態に切り替わり、
それによって差動マルチプレクサ68は強制され、差動マ
ルチプレクサ68の第２差動入力に現れる信号を差動マル
チプレクサ68の出力に流す。換言すると、信号REF2は差
動マルチプレクサ68の出力に表れ、その後、差動MDAC 7
0 の基準入力に現れる。
られる信号(K X REF1)より上に上昇したとき、比較器76
の出力は第１論理状態から第２論理状態に切り替わり、
それによって差動マルチプレクサ68は強制され、差動マ
ルチプレクサ68の第２差動入力に現れる信号を差動マル
チプレクサ68の出力に流す。換言すると、信号REF2は差
動マルチプレクサ68の出力に表れ、その後、差動MDAC 7
0 の基準入力に現れる。
【００３８】同様に、差動MDAC 70 は、その後、差動MD
AC 70 の基準入力に現れる信号に定数因数Ｋを乗じたも
のに事実上等しい出力信号を導出する。したがって、回
路ノード72, 74間に与えられる信号は、事実上、(K X R
EF2)に等しい。
AC 70 の基準入力に現れる信号に定数因数Ｋを乗じたも
のに事実上等しい出力信号を導出する。したがって、回
路ノード72, 74間に与えられる信号は、事実上、(K X R
EF2)に等しい。
【００３９】その後、差動信号INが回路ノード72, 74の
間に現れる信号(K X REF2)より下に低下したとき、比較
器76の差動出力は第２論理状態から戻って第１論理状態
に切り替わり、それによって、回路ノード72, 74の間の
差動信号をリセットして(K xREF1)に戻し、動作は上述
の通り継続する。
間に現れる信号(K X REF2)より下に低下したとき、比較
器76の差動出力は第２論理状態から戻って第１論理状態
に切り替わり、それによって、回路ノード72, 74の間の
差動信号をリセットして(K xREF1)に戻し、動作は上述
の通り継続する。
【００４０】上述の説明によって、プログラマブル・ヒ
ステリシス・レベルを有する新規の比較器が提供された
ことが明らかになった。さらに、差動プログラマブル・
ヒステリシスを有する完全差動比較器回路が提供された
ことも明らかになった。
ステリシス・レベルを有する新規の比較器が提供された
ことが明らかになった。さらに、差動プログラマブル・
ヒステリシスを有する完全差動比較器回路が提供された
ことも明らかになった。
【００４１】本発明の具体的な実施例を参照して本発明
を説明したが、上記の説明に照らせば、当業者には、多
数の変更、修正および変動が自明であることは明らかで
ある。したがって、添付の特許請求の範囲は、そのよう
な変更、修正および変動すべてを包含させる。
を説明したが、上記の説明に照らせば、当業者には、多
数の変更、修正および変動が自明であることは明らかで
ある。したがって、添付の特許請求の範囲は、そのよう
な変更、修正および変動すべてを包含させる。
【図１】本発明に従ったプログラマブル・ヒステリシス
比較器を示すブロック図である。
比較器を示すブロック図である。
【図２】与えられた入力信号に関する、図１のプログラ
マブル・ヒステリシス比較器の出力信号を示すグラフで
ある。
マブル・ヒステリシス比較器の出力信号を示すグラフで
ある。
【図３】本発明に従ったプログラマブル・ヒステリシス
比較器の別の実施例を示すブロック図である。
比較器の別の実施例を示すブロック図である。
【図４】本発明に従った完全差動プログラマブル・ヒス
テリシス比較器を示すブロック図である。
テリシス比較器を示すブロック図である。
10 プログラマブル・ヒステリシス比較器 12 マルチプレクサ 14, 16, 24 入力端子 18 比較器 20 出力端子 22, 50, 52 乗算デジタル・アナログ・コンバータ 30, 32, 48 ヒステリシスしきい電圧レベル 34, 38, 40, 44 点 36, 39, 42, 46 遷移 60 完全差動プログラマブル・ヒステリシス比較器 62, 64 増幅器 68 差動マルチプレクサ 70 差動MDAC 72, 74 回線ノード 76 差動比較器 78, 80 抵抗器
Claims (5)
- 【請求項１】 制御信号に応答して、出力に第１および
第２基準信号を交互に導出するための第１手段(12)；前
記第１手段の出力に現われる信号に応答して、前記第１
手段の出力に現われる前記信号の予め定める係数である
出力信号を導出する第２手段(22);および入力信号を受
信するために結合された第１入力，前記第２手段の出力
信号を受信するために結合された第２入力，前記第１手
段に前記制御信号を与え、回路の出力に結合された出力
を有する比較器(18)；から構成されることを特徴とする
回路。 - 【請求項２】 前記第１手段は、第１，第２および選択
入力および出力を有するマルチプレクサを含み、前記マ
ルチプレクサの前記第１入力は前記第１基準信号を受信
するために結合され、前記マルチプレクサの前記第２入
力は前記第２基準信号を受信するために結合され、前記
マルチプレクサの前記選択入力は前記制御信号を受信す
るために結合され、前記マルチプレクサの前記出力は前
記第１手段の前記出力に結合されることを特徴とする請
求項１記載の回路。 - 【請求項３】 前記第２手段は、複数の制御入力，基準
入力および出力を有する乗算デジタル・アナログ変換器
を含み、前記乗算デジタル・アナログ変換器の前記基準
入力は前記第１手段の前記出力に結合され、前記乗算デ
ジタル・アナログ変換器の前記複数の制御入力は、それ
ぞれ、前記予め定める係数を決定するため複数の制御信
号を受信するために結合され、前記乗算デジタル・アナ
ログ変換器の前記出力は前記比較器の前記反転入力に結
合されることを特徴とする請求項１記載の回路。 - 【請求項４】 プログラム可能なヒステリシスを有する
比較器回路であって：複数の制御入力，基準入力および
出力を有する第１乗算デジタル・アナログ変換器(50)で
あって、前記基準入力は第１基準信号を受信するために
結合され、前記複数の制御入力は、それぞれ、前記第１
乗算デジタル・アナログ変換器のゲイン係数を決定する
ため第１の複数の制御信号を受信するために結合される
第１乗算デジタル・アナログ変換器；複数の制御入力，
基準入力および出力を有する第２乗算デジタル・アナロ
グ変換器(52)であって、前記第２乗算デジタル・アナロ
グ変換器の前記基準入力は第２基準信号を受信するため
に結合され、前記第２乗算デジタル・アナログ変換器の
前記複数の制御入力は、それぞれ、前記第２乗算デジタ
ル・アナログ変換器のゲイン係数を決定するための第２
の複数の制御信号を受信するために結合される第２乗算
デジタル・アナログ変換器；第１，第２および選択入力
および出力を有するマルチプレクサ(12)であって、前記
マルチプレクサの前記第１入力は前記第１乗算デジタル
・アナログ変換器の前記出力に結合され、前記マルチプ
レクサの前記第２入力は前記第２乗算デジタル・アナロ
グ変換器の前記出力に結合されるマルチプレクサ；およ
び第１および第２入力および出力を有する比較器(18)で
あって、前記比較器の前記第１入力は入力信号を受信す
るために結合され、前記比較器の前記第２入力は前記マ
ルチプレクサの前記出力に結合され、前記比較器の前記
出力は、前記マルチプレクサの前記選択入力および比較
器回路の出力に結合される比較器；から構成されること
を特徴とする比較器回路。 - 【請求項５】 第１および第２入力および出力を有する
比較器にプログラム可能なヒステリシスを導出するため
の方法であって、 (a) 比較器の第１入力に入力信号を与える段階； (b) 第１または第２基準信号のいずれを使用するか選択
する段階； (c) 段階(b) から選択された前記基準信号に予め定める
係数を乗じることによって換算基準信号を導出する段
階； (d) 前記換算基準信号を比較器の第２入力に与える段
階；および (e) 比較器の出力に現れる出力信号を利用し、段階(b)
における前記第１および第２基準信号の選択を制御する
段階； から構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US709472 | 1991-06-03 | ||
| US07/709,472 US5155386A (en) | 1991-06-03 | 1991-06-03 | Programmable hysteresis comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196661A true JPH05196661A (ja) | 1993-08-06 |
Family
ID=24850007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166731A Pending JPH05196661A (ja) | 1991-06-03 | 1992-06-03 | プログラム可能なヒステリシスを有する比較器およびプログラム可能なヒステリシスを導出するための方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155386A (ja) |
| JP (1) | JPH05196661A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0132756B1 (ko) | 1993-03-15 | 1998-04-16 | 원본미기재 | 이씨엘(ecl) 회로의 번인 방법 및 장치 |
| US5712581A (en) * | 1993-08-02 | 1998-01-27 | Motorola, Inc. | Full differential data qualification circuit for sensing a logic state |
| US5461337A (en) * | 1994-01-18 | 1995-10-24 | Texas Instruments Incorporated | System for providing linear time position variations in write precompensation circuit for use in disk drive systems |
| US5488323A (en) * | 1994-12-14 | 1996-01-30 | United Technologies Corporation | True hysteresis window comparator for use in monitoring changes in switch resistance |
| US5528172A (en) * | 1994-12-27 | 1996-06-18 | Honeywell Inc. | Adjustable voltage level shifter |
| US5844430A (en) * | 1996-05-21 | 1998-12-01 | Cummins Engine Company, Inc. | Controllable signal conditioning circuit |
| KR100186344B1 (ko) * | 1996-10-18 | 1999-04-15 | 문정환 | 히스테리시스 입력버퍼 |
| US5903142A (en) * | 1997-06-27 | 1999-05-11 | Cypress Semiconductor Corp. | Low distortion level shifter |
| US6957278B1 (en) * | 2000-06-28 | 2005-10-18 | Cypress Semiconductor Corp. | Reference -switch hysteresis for comparator applications |
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| US6906568B2 (en) * | 2001-03-30 | 2005-06-14 | Via Technologies, Inc. | Hysteresis comparing device with constant hysteresis width and the method thereof |
| TW508567B (en) * | 2001-03-30 | 2002-11-01 | Via Tech Inc | Hysteresis comparator with fixed hysteresis width |
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| US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
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| US9413394B1 (en) * | 2014-04-01 | 2016-08-09 | Microsemi Storage Solutions (U.S.), Inc. | Digital to-analog converter system and method |
| US9880189B2 (en) | 2014-09-23 | 2018-01-30 | Continental Automotive Systems, Inc. | Speed sensor interface including differential comparator |
| US10374583B1 (en) | 2018-04-02 | 2019-08-06 | Analog Devices, Inc. | Dynamic hysteresis circuit |
| US11218138B1 (en) * | 2021-04-15 | 2022-01-04 | Pixart Imaging (Penang) Sdn. Bhd. | Multi-interval sensing circuit and sensing method having multi-hysteresis |
| US11791834B2 (en) * | 2022-02-15 | 2023-10-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor circuit and method for providing configurable reference voltage with full-scale range |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581545A (en) * | 1983-10-04 | 1986-04-08 | At&T Technologies | Schmitt trigger circuit |
| JPH01173913A (ja) * | 1987-12-26 | 1989-07-10 | Toshiba Corp | ヒステリシス付き電圧比較回路 |
| US4873702A (en) * | 1988-10-20 | 1989-10-10 | Chiu Ran Fun | Method and apparatus for DC restoration in digital receivers |
| US5039888A (en) * | 1989-11-14 | 1991-08-13 | Harris Corporation | Method and circuit arrangement for providing programmable hysteresis to a differential comparator |
-
1991
- 1991-06-03 US US07/709,472 patent/US5155386A/en not_active Expired - Lifetime
-
1992
- 1992-06-03 JP JP4166731A patent/JPH05196661A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5155386A (en) | 1992-10-13 |
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