KR0149323B1

KR0149323B1 - 디지탈 방식의 오디오 음량 조절장치

Info

Publication number: KR0149323B1
Application number: KR1019950021013A
Authority: KR
Inventors: 선우준
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-07-18
Filing date: 1995-07-18
Publication date: 1998-12-15
Also published as: KR970008840A

Abstract

이 발명은 디지탈 방식의 오디오 음량 조절장치에 관한 것으로, 입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환수단(100)과, 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력하는 계수 저장수단(200)과, 상기 직렬 변환수단(100)으로부터 출력되는 신호의 각 비트를 입력받아, 상기 계수 저장수단(200)으로부터 입력되는 계수신호의 각 비트를 논리연산하고 가산람으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연산수단(300)과, 상기 연산수단(300)으로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 병렬변환수단(400)과, 상기 병렬변환수단(400)으로부터 출력되는 신호를 입력받아, 상기 계수 저장수단(200)으로부터 출력되는 계수신호에 따라 자리 이동을 함으로써 추가적인 크기 조정을 하여 출력하는 제 2 조정수단으로 이루어져 있으며, 가속화되어 가는 디지탈화의 추세속에서, 디지탈 오디오 기기의 음량 조절에 있어서, 직렬 가산기와 시프터를 조합하여 회로를 설계함으로써, 전체 회로의 크기를 줄여 집적회로 구현을 용이하도록 한 디지탈 방식의 오디오 음량 조절장치에 관한 것이다.

Description

디지탈 방식의 오디오 음량 조절장치

제1도는 종래 기술의 곱셈기를 이용한 디지탈 오디오 기기의 음량 조절장치를 나타낸 블럭도이고,

제2도는 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치를 적용한 블럭도이고,

제3도는 제2도의 시프터의 기능을 나타낸 블럭도이고,

제4도는 이 발명의 실시예에 따른 디지탈 방식의 오디오 음량 조절장치를 적용한 블럭도이고,

제5도는 제4도의 연산동작을 간단하게 구성한 블럭도이다.

이 발명은 디지탈(digital) 방식의 오디오(audio) 음량 조절장치에 관한 것으로서, 더 상세히 말하자면, 디지탈 오디오 기기의 음량 조절에 있어서, 직렬 가산기와 시프터(shifter)를 조합하여 회로를 설계함으로써, 전체 회로의 크기를 줄여 집적회로 구현을 용이하도록 한 디지탈 방식의 오디오 음량 조절장치에 관한 것이다.

이하, 첨부된 도면을 참고로 하여, 종래 기술에 의한 디지탈 방식의 오디오 음량 조절장치를 설명하기로 한다.

제1도는 종래 기술의 곱셈기를 이용한 디지탈 오디오 기기의 음량 조절장치를 나타낸 블럭도이다.

제1도에 도시되어 있듯이, 종래 기술의 곱셈기를 이용한 디지탈 오디오 기기의 음량 조절장치의 구성은, 주기적인 클럭신호(CLK)에 따라 입력되는 디지탈 신호(DATA)를 임시 저장하였다가 출력하는 제 1 레지스터(register, 1)와; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호(CS)에 따라 해당하는 계수(CF)를 출력하는 롬(ROM, Read Only Memory, 2, 이하 'ROM'으로 표기한다)과; 주기적인 클럭신호(CLK)에 따라 상기 ROM(2)으로부터 출력되는 신호를 임시 저장하였다가 출력하는 제 2 레지스터(3)와; 상기 제 1 레지스터(1)와 제 2 레지스터(3)로부터 출력되는 두 신호를 곱하여 음량신호(OUT)를 출력하는 곱셈기(4)로 이루어져 있다.

상기와 같이 이루어져 있는 종래 기술의 디지탈 방식의 오디오 음량 조절장치의 동작은 다음과 같다.

제 1 레지스터(1)는 입력되는 디지탈 신호(DATA)를 입력 규격에 맞는 비트(bit)수를 가지고 병렬로 임시 저장하였다가, 클럭신호(CLK)가 인가됨에 따라 상기 디지탈 신호(DATA)를 곱셈기(4)로 출력한다.

그리고, 상기 계수 제어신호(CS)가 인가됨에 따라, ROM(2)은 상기 계수 제어신호(CS)에 해당하는 계수(CF)를 출력한다.

제 2 레지스터(3)는 상기 ROM(2)으로부터 출력되는 신호를 임시 저장하였다가, 입력되는 클럭신호(CLK)에 따라 상기 곱셈기(4)로 출력한다.

상기 곱셈기(4)는 상기 제 1 레지스터(1)와 제 2 레지스터(3)로부터 출력되는 두 신호를 곱하여 음량신호(OUT)를 생성하고, 비트 수를 일정하게 정리하여 출력한다.

상기 음량신호(OUT)는 초기에 입력되는 디지탈 신호(DATA)의 크기가 조정된 신호로써, 그 조정되는 레벨(level)은 상기 ROM(2)으로부터 출력되는 계수(CF)에 따라 증폭 또는 감쇄되어 출력된다.

따라서, 상기 ROM에 저장되어 있는 계수값을 바꾸어줌으로써 음량을 제어하게 된다.

그런데, 상가에서 입력되는 디지탈 신호(DATA)가 16비트이고 ROM으로부터 출력되는 계수(CF)가 13비트라고 가정할 경우, 상기 곱셈기(4)는 16×13으로 크기를 곱할 수 있는 크기가 되어야 하는데, 이는 상당히 큰 크기의 회로가 되어 집적회로 구현시 집적도가 떨어지는 문제점이 있다.

상기와 같은 문제점을 해결한 것이 제2도에 도시되어 있다.

이하, 첨부된 도면을 참고로 하여, 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치를 설명하기로 한다.

제2도는 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치를 적용한 블럭도이고, 제3도는 제2도의 시프터의 기능을 나타낸 블럭도이고, 제2도에 도시되어 있듯이, 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치의 구성은, 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호(CS)에 따라 해당하는 계수(CF)를 출력하는 ROM(2)과; 입력되는 계수 제어신호(CS)에 따라 해당하는 출력 제어신호(SCS)를 생성하여 출력하는 디코더(decoder, 5)와; 입력되는 디지탈 신호(DATA)를 상기 ROM(2)으로부터 출력되어 입력되는 계수(CF)에 따라 자리이동하여 상기 디코더(5)로부터 입력되는 출력 제어신호(SCS)의 값에 따라 해당하는 값을 출력하는 시프터(6)와; 상기 시프터(6)로부터 출력되는 신호를 계속적으로 누산하여 음량신호를 완성하여 출력하는 가산기(7)로 이루어져 있다.

상기와 같이 이루어져 있는 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치의 동작은 다음과 같다.

계수 제어신호(CS)가 인가됨에 따라, ROM(2)은 상기 계수 제어신호(CS)에 해당하는 계수(CF)를 출력한다.

디코더(5)는 입력되는 계수 제어신호(CS)에 따라 해당하는 출력 제어신호(SCS)를 생성하여 출력한다.

그리고, 시프터(6)는 입력되는 디지탈 신호(DATA)를 상기 ROM(2)으로부터 출력되어 입력되는 계수(CF)에 따라 자리이동하여 상기 디코더(5)로부터 입력되는 출력 제어신호(SCS)의 값에 따라 해당하는 값만을 선택하여 출력한다.

상기 시프터(6)의 동작을 구체적으로 살펴보면 다음과 같다.

예를 들어, 입력되는 디지탈 신호(DATA)가 8비트이고, 그 값이 아래의 식(1)과 같으며, 이때 상기 ROM(2)로부터 출력되는 계수(CF)값이 6비트이고, 그 값이 아래의 식 (2)와 같을 경우, 제1도에 따라 구해지는 음량신호(OUT)의 값은 아래의 식(3)과 같은 방법으로 계산된다.

상기 식 (3)에서 보면, 입력되는 디지탈 신호(DATA)를 제어하는 역할은 계수(CF)에 의해서 조정되는데, 상기 디지탈 신호(DATA)와 계수(CF)의 곱셈에 의해 최종적인 음량신호(OUT)의 증폭 또는 감쇄가 이루어지며, 그 값은 상기 식(3)의 (3C)와 같다.

그런데, 제2도에서 보면, 시프터(6)에서 출력하는 신호의 값들은 아래의 [표1]과 같이 된다.

즉, 계수값이 최하위 비트일 때 상기 시프터(6)에서 생성되는 신호값은 원래의 디지탈 신호(DATA)이고, 계수값이 차상위 비트일 때 상기 시프터(6)에서 생성되는 신호값은 원래의 디지탈 신호(DATA)를 1비트 왼쪽으로 자리이동시킨 1비트이동값(DATA1S)이 된다.

여기서, 상기 시프터(6)는 상기 생성되는 신호값들에 해당하는 계수(CF)의 비트값이 '1'일 경우에만 그 신호를 출력하며, 그 제어는 상기 디코더(5)로부터 출력되는 출력 제어신호(SCS)에 의한다.

즉, 출력 제어신호(SCS)는, 상기 계수(CF)의 비트값이 '1'일 경우에 생성되는 신호값에 해당하는 스위치를 온시킴으로써, 상기 시프터(6)가 그때의 신호만을 출력하도록 한다.

따라서, 상기 [표1]에서 보면, 계수의 최하위 비트에서의 신호값과, 계수의 최상위 비트보다 1비트 낮은 비트에서의 신호값을 출력하게 된다.

상기 두 신호값은 각각 상기 식 (3)에서의 (3A)와 (3B)의 값과 같은 값이다.

가산기(7)는 상기 시프터(6)로부터 출력되는 두 신호값을 더함으로써 최종적인 음량신호(OUT)를 생성하여 출력하며, 그 값은 상기 식 (3)에서의 (3C)와 같은 값이다.

따라서, 상기와 같이 동작하는 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치의 효과는, 곱셈기를 사용하지 않고 시프터와 가산기를 사용하여 회로를 구현함으로써 회로 전체의 크기를 많이 줄일 수 있게 된다.

그러나, 상기의 종래 기술의 시프터와 가산기를 이용한 디지탈 오디오 음량 조절장치는, 입력되는 디지탈 신호와 계수의 비트수가 증가할 경우, 시프터와 가산기의 크기가 증가되어야 하기 때문에, 곱셈기를 사용하는 경우보다 유리하지만 여전히 회로 크기의 증가를 가져오게 되는 문제점이 있다.

따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 디지탈 오디오 기기의 음량 조절에 있어서, 직렬 가산기와 시프터를 조합하여 회로를 설계함으로써, 전체 회로의 크기를 줄여 집적회로 구현을 용이하도록 한 디지탈 방식의 오디오 음량 조절장치를 제공하도록 한 것이다.

상기의 목적을 달성하기 위한 이 발명의 구성은, 입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환수단과; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력하는 계수 저장수단과; 상기 직렬 변환수단으로부터 출력되는 신호의 각 비트를 입력받아, 상기 계수 저장수단으로부터 입력되는 계수신호의 각 비트를 논리연산하고 가산함으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연단수단과; 상기 연산수단으로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 병렬변환수단으로 이루어져 있다.

상기의 목적을 달성하기 위한 이 발명의 또 다른 구성은, 입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환수단과; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력하는 계수 저장수단과; 상기 직렬 변환수단으로부터 출력되는 신호의 각 비트를 입력받고, 상기 계수 저장수단으로부터 출력되는 계수신호의 각 비트를 입력받아, 상기 두 신호의 각 비트를 논리연산하고 가산함으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연산수단과; 상기 연산수단으로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 병렬변환수단과; 상기 병렬변환수단으로부터 출력되는 신호를 입력받아, 상기 계수 저장수단으로부터 출력되는 계수신호에 따라 자리 이동을 함으로써 추가적인 크기 조정을 하여 출력하는 제 2 조정수단으로 이루어져 있다.

이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 설명한다.

제4도는 이 발명의 실시예에 따른 디지탈 방식의 오디오 음량 조절장치를 적용한 블럭도이고, 제5도는 제4도의 연산동작을 간단하게 구성한 블럭도이다.

제4도에 도시되어 있듯이 이 발명의 실시예에 따른 디지탈 방식의 오디오 음량 조절장치의 구성은, 입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환부(100)와; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력하는 ROM(200)과; 상기 직렬 변환부(100)로부터 출력되는 신호의 각 비트를 입력받고, 상기 ROM(200)으로부터 출력되는 계수신호의 각 비트를 입력받아, 상기 두 신호의 각 비트를 논리연산하고 가산함으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연산부(300)와; 상기 연산부(300)로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 직/병렬 변환기(400)와; 상기 직/병렬변환기(400)로부터 출력되는 신호를 입력받아, 상기 ROM(200)로부터 출력되는 계수신호에 따라 자리 이동을 함으로써 추가적인 크기 조정을 하여 출력하는 시프터(500)로 이루어져 있다.

상기 직렬 변환부(100)의 구성은, 인가되는 클럭신호(CLK)에 따라 동작하여, 입력되는 디지탈 신호와 궤환되어 입력되는 신호 중에서 하나를 선택하여 출력하는 멀티플렉서(multiplexer, 110)와; 상기 멀티플렉서(110)로부터 출력되는 신호를 입력받아 최하위 비트를 출력하고, 나머진 비트를 상기 멀티플렉서(11)로 궤환하는 제 1 레지스터(120)로 이루어겨 있다.

상기 연산부(300)의 구성은, 상기 직렬 변환부(100)의 제 1 레지스터(120)로부터 출력되는 신호를 입력받아, 그 신호를 각 비트별로 출력하는 임시 레지스터(310)와; 상기 임시 레지스터(310)로부터 출력하는 신호의 각 비트와, 상기 ROM(200)으로부터 출력되는 계수의 각 비트를 입력받아 논리합 연산하는 각각의 앤드(AND31∼AND3N)로 이루어진 논리연산부(320)와; 상기 논리연산부(320)로부터 출력되는 각각의 신호를 입력받아 가산하여 출력하는 직렬 가산기(330)와; 상기 직렬 가산기(330)로부터 출력되는 신호를 입력받아 최하위 비트를 출력하고, 나머지 비트를 상기 직렬 가산기(330)로 궤환시키는 제 2 레지스터(340)로 이루어져 있다.

상기와 같이 이루어져 있는 이 발명의 동작은 다음과 같다.

어떤 정해진 비트수를 가진 디지탈 신호(DATA)가 병렬로 입력되면, 직렬변환부(100)의 멀티플렉서(110)는 인가되는 클럭신호(CLK)에 따라 동작하여, 입력받은 디지탈 신호(DATA)와 제 1 레지스터(120)로부터 궤환되어 입력되는 신호 중에서 하나를 선택하여 출력한다.

상기 멀티플렉서(110)는, 처음 디지탈 신호(DATA)가 입력될 때에는 그 디지탈 신호(DATA)에 ROM(200)으로부터 출력되는 계수(CF)의 비트수만큼의 '0'신호를 최하위 비트에 추가하여 출력하고, 그 이후부터 상기 입력받은 디지탈 신호(DATA)에 대한 전체 신호처리가 끝나기 전까지는 계속해서 상기 제 1 레지스터(120)로부터 궤환되는 신호를 선택하여 출력한다.

그리고, 제 1 레지스터(120)는 상기 멀티플렉서(110)로부터 출력되는 디지탈 신호(DATA)를 입력받아 최하위 비트(LSB, Least Significant Bit)만을 연산부(300)의 임시 레지스터(310)로 출력하고, 그 이외의 비트는 다시 상기 멀티플렉서(110)로 궤환한다.

따라서, 상기 제 1 레지스터(120)는 직전에 멀티플렉서(110)로 출력한 신호를 다시 입력받게 되고, 다시 입력받은 신호의 최하위 비트를 출력한다.

상기와 같은 방법을 반복하여 병렬로 입력받은 디지탈 신호(DATA)를 직렬로 출력하게 된다.

연산부(300)의 임시 레지스터(310)는 상기 제 1 레지스터(120)로부터 출력되는 최하위 비트들을 하나씩 입력받으며, 하나씩 입력될 때마다 1비트씩 오른쪽으로 자리 이동한다.

상기와 같은 동작이 반복되어 상기 임시 레지스터(310)가 모두 차게 되면, 논리연산부(320)의 각 앤드(AND31∼AND3N)는 상기 임시 레지스터(310)의 각 비트로부터 출력되는 각 비트의 신호와, ROM(200)으로부터 출력되는 계수(CF)의 각 비트들을 논리연산하여 출력한다.

이때, 상기 임시 레지스터(310)의 갯수는 상기 ROM(200)으로부터 출력되는 계수(CF)의 비트수와 같고, 논리연산부(320)의 앤드의 수와 같다.

그리고, 상기 ROM(200)은 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력한다.

연산부(300)의 직렬 가산기(330)는 상기 논리연산부(320)의 각 앤드(AND31∼AND3N)로부터 출력되는 각 신호들을 가산하여 출력하고, 제 2 레지스터(340)는 그 신호들을 임시 저장하였다가 최하위 1비트는 직/병렬 변환기(400)로 출력하고 나머지 비트는 다시 상기 직렬 가산기(330)로 궤환시킨다.

그리고, 상기 제 1 레지스터(120)로부터 출력된 신호가 임시 레지스터(310)에 입력되어, 다시 상기 임시 레지스터(310)가 모두 차게 되면, 상기와 같은 동작을 반복하여, 논리연산부(320)는 상기 임시 레지스터(310)로부터 출력되어 입력되는 신호와 ROM(200)으로부터 출력되어 입력되는 계수(CF)를 논리연산하고, 상기 직렬 가산기(330)는 그 신호들을 가산하여 출력하며, 제 2 레지스터(340)는 상기 직렬 가산기(330)로부터 출력된 신호를 저장하였다가 최하위 비트를 출력하고 나머지 비트는 다시 궤환시킨다.

상기와 같이 계속하여 입력된 디지탈 신호(DATA)에 대한 신호처리가 모두 끝났을 때에, 직/병렬 변환기(400)는 상기 제 2 레지스터(340)로부터 출력되어 한 비트씩 입력되는 신호들을 병렬의 음향신호(OUTs)로 출력한다.

시프터(500)는 상기 직/병렬변환기(400)로부터 출력되는 음량신호(OUTs)를 입력받아, 상기 ROM(200)로부터 출력되는 계수신호에 따라 자리 이동을 함으로써 추가적인 크기 조정을 하여 최종적인 음량신호(OUT)를 출력한다.

상기와 같은 방법으로 하나의 디지탈 신호(DATA)에 대한 모든 동작이 진행되어 결과를 얻게 되면, 다시 새로운 디지탈 신호(DATA)가 멀티플렉서(110)로 입력되고, 상기의 동작이 다시 반복되어 그에 따른 음량신호를 출력한다.

이하, 구체적인 예를 들어 동작을 살펴보기로 한다.

아래의 경우는 계수의 값이 소숫점 이하를 나타내는 값으로, 감쇄를 하는 동작을 나타낸 것이다.

입력되는 디지탈 신호(DATA)가 아래의 [표2]에서 (가)와 같고, 이때 해당하는 계수(CF)는 (나)와 같을 때, 상기 멀티플렉서(110)의 출력은 4비트의 '0'이 추가된 (다)와 같이 되며, (라)와 같이 '0'이 1비트 더 추가되어 출력된다.

따라서, 상기 제 1 레지스터(120)의 최하위 1비트 출력은 [표2]의 (라)에서 마지막 비트의 신호인 '0'이 되며, 임시 레지스터(310)의 첫번째 레지스터로 입력된다.

그리고, 상기 제 1 레지스터(120)로부터 [표2]의 (마)와 같은 신호가 멀티플렉서(110)로 궤환되고, 상기 멀티플렉서(110)는 그 신호에 '0'신호를 1비트 추가하여 [표2]의 (바)와 같은 신호를 출력한다.

따라서, 상기 임시 레지스터(310)의 첫번째 레지스터에 저장되어 있던 직전의 신호는 두번째 레지스터로 이동되고, 상기 [표2]의 (바) 신호의 최하위 비트인 '0'신호가 임시 레지스터(310)의 첫번째 레지스터로 입력된다.

다시 제 1 레지스터(120)의 신호는 멀티플렉서(110)로 궤환되고, 상기 멀티플렉서(110)는 [표2]의 (사)와 같은 신호를 출력하여, 상기 임시 레지스터(310)의 첫 번째 레지스터에는 최하위 비트의 신호인 '0'이 입력된다.

또다시 제 1 레지스터(120)의 신호는 멀티플렉서(110)로 궤환되고, 상기 멀티플렉서(110)는 [표2]의 (아)와 같은 신호를 출력하여, 상기 임시 레지스터(310)의 첫 번째 레지스터에는 최하위 비트의 신호인 '1'이 입력된다.

계수의 비트수가 4비트이므로, 상기 임시 레지스터(310)의 레지스터 수도 네 개이며, 네 개의 레지스터가 모두 꽉 차게 되며, 그 값은 '0001'이 된다.

논리연산부(320)의 각 앤드(AND1∼AND4)는 상기 임시 레지스터(310)로부터 출력되는 신호인 '0001'과 ROM(200)으로부터 출력되어 입력되는 신호인 '1010'을 각 비트별로 논리연산한다.

그리고, 직렬 가산기(330)는 상기 각 앤드(AND1∼AND4)로부터 출력되는 신호를 가산하여 출력하는데, 상기 각 앤드(AND1∼AND4)의 출력이 모두 '0'이므로 '00'을 출력한다.

제 2 레지스터(340)는 상기 신호를 입력받아, 그 최하위 비트의 값이 '0'을 직/병렬 가산기(400)로 출력하고, 나머지 비트의 신호를 다시 상기 직렬 가산기(330)로 궤환시킨다.

상기와 같은 동작이 상기 임시 레지스터(310)에 신호값이 참에 따라 계속 진행되는데, 제5도에 입력되는 신호와 연산동작을 간단하게 도시하였다.

상기에서 기술한 바와 같이 제5도의(ㄱ)의 신호가 처음에 임시 레지스터(310)에 입력되고, 논리연산부(320)에서 연산되어 상기 직/병렬 변환기(400)의 출력은 '0'이 된다.

그리고, 다음에 제5도의 (ㄴ)과 같은 신호가 임시 레지스터(310) 입력되고 직/병렬 전환기(400)의 출력은 '1'이 된다.

상기와 같은 방법으로 입력받은 디지탈 신호(DATA)의 신호처리가 다 끝나면 상기 직/병렬 변환기(400)에서 출력되는 음량신호(OUTs)는 '00 1110 0110'이 된다.

상기의 결과는 처음에 입력된 디지탈 신호(DATA)의 값에 대하여 '-4.0'데시벨(decibel, dB) 감쇄되어진 값으로, 제1도의 곱셈기를 이용한 디지탈 오디오 기기의 음량 조절장치를 사용하여도 같은 값을 얻을 수 있다.

시프터(500)는 상기 직/병렬 변환기(400)로부터 출력되는 음량신호(OUTs)의 값을 자리이동을 함으로써 그 값을 더 감쇄시키거나 증폭시킬 수 있다.

즉, 상기 직/병렬 변환기(400)로부터 출력되는 음량신호(OUTs)를 오른쪽으로 한 비트 자동이동시키면 '-6'데시벨 추가로 감쇄시켜 합계 '-10'데시벨 감쇄시키게 되고, 한 비트 더 자리이동시키면 합계 '-16'데시벨 감쇄시키게 된다.

상기 시프터(500)의 제어 비트수가 3비트라면 8가지의 자리이동 조건을 얻을 수 있으며, 상시 시프터(500)를 사용함으로써 상기 ROM(200)과 같은 저장수단의 크기를 줄일 수 있다.

따라서, 상기와 같이 동작하는 이 발명의 효과는, 가속화되어 가는 디지탈화의 추세속에서, 디지탈 오디오 기기의 음량 조절에 있어서, 직렬 가산기와 시프터를 조합하여 회로를 설계함으로써, 전체 회로의 크기를 줄여 집적회로 구현을 용이하도록 한 디지탈 방식의 오디오 음량 조절장치를 제공하도록 한 것이다.

Claims

입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환수단(100)과; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수(CF)를 출력하는 계수 저장수단(200)과; 상기 직렬 변환수단(100)으로부터 출력되는 신호의 각 비트를 입력받아, 상기 계수 저장수단(200)으로부터 입력되는 계수신호의 각 비트를 논리연산하고 가산함으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연단수단(300)과; 상기 연산수단(300)으로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 병렬변환수단(400)으로 이루어져 있는 것을 특징으로 하는 디지탈 방식의 오디오 음량 조절장치.
제1항에 있어서, 상기 직렬 변환수단(100)의 구성은, 인가되는 클럭신호(CLK)에 따라 동작하여, 입력되는 디지탈 신호와 궤환되어 입력되는 신호 중에서 하나를 선택하여 출력하는 멀티플렉서(110)와; 상기 멀티플렉서(110)로부터 출력되는 신호를 입력받아 최하위 비트를 출력하고, 나머진 비트를 상기 멀티플렉서(11)로 궤환하는 제 1 저장수단(120)로 이루어겨 있는 것을 특징으로 하는 디지탈 방식의 오디오 음량 조정장치.
제2항에 있어서, 상기 멀티플렉서(110)는, 입력되는 디지탈 신호(DATA)를 선택할 때에는 상기 저장수단(200)으로부터 출력되는 계수(CF)의 비트수에 해당하는 만큼 '0'신호를 최하위 비트에 추가하는 것을 특징으로 하는 디지탈 방식의 오디오 음량 조절장치.
제1항에 있어서, 상기 계수 저장수단(200)은, 롬(ROM)으로 이루어진 것을 특징으로 하는 디지탈 방식의 오디오 음량 조절장치.
제1항에 있어서, 상기 연산수단(300)의 구성은, 상기 직렬 변환수단(100)의 제 1 저장수단(120)로부터 출력되는 신호를 입력받아, 그 신호를 각 비트별로 출력하는 임시 저장수단(310)와; 상기 임시 저장수단(310)으로부터 출력하는 신호의 각 비트와, 상기 계수 저장수단(200)으로부터 출력되는 계수의 각 비트를 입력받아 논리합 연산하는 각각의 앤드(AND31∼AND3N)로 이루어진 논리연산수단(320)과; 상기 논리연산수단(320)으로부터 출력되는 각각의 신호를 입력받아 가산하여 출력하는 직렬 가산기(330)와; 상기 직렬 가산기(330)로부터 출력되는 신호를 입력받아 최하위 비트를 출력하고, 나머지 비트를 상기 직렬 가산기(330)로 궤환시키는 제 2 저장수단(340)으로 이루어져 있는 것을 특징으로 하는 디지탈 방식의 오디오 음량 조절장치.
입력되는 디지탈 신호를 직렬신호로 변환하여 출력하는 직렬 변환수단(100)과; 각각의 음량에 해당하는 계수를 저장하고 있다가, 입력되는 계수 제어신호에 따라 해당하는 계수를 출력하는 계수 저장수단(200)과; 상기 직렬 변환수단(100)으로부터 출력되는 신호의 각 비트를 입력받아, 상기 계수 저장수단(200)으로부터 입력되는 계수신호의 각 비트를 논리연산하고 가산함으로써 곱셈의 효과를 발생하여, 그 신호를 출력하는 연산수단(300)과; 상기 연산수단(300)으로부터 출력되는 직렬신호를 입력받아 병렬신호로 변환하여 출력하는 병렬변환수단(400)과; 상기 병렬변환수단(400)으로부터 출력되는 신호를 입력받아, 상기 계수 저장수단(200)으로부터 출력되는 계수신호에 따라 자리 이동을 함으로써 추가적인 크기 조정을 하여 출력하는 제 2 조정수단으로 이루어져 있는 것을 특징으로 하는 디지탈 방식의 오디오 음량 조절장치.