JPS5954321A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
- Publication number
- JPS5954321A JPS5954321A JP16386282A JP16386282A JPS5954321A JP S5954321 A JPS5954321 A JP S5954321A JP 16386282 A JP16386282 A JP 16386282A JP 16386282 A JP16386282 A JP 16386282A JP S5954321 A JPS5954321 A JP S5954321A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- digital
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＣＭ信号を記憶するＰＣＭレコーダに好適な
アナログ・ディジタル変換装置に係り、特にディジタル
圧伸を行なう場合に好適なアナログ・ディジタル変換装
置に関する。
アナログ・ディジタル変換装置に係り、特にディジタル
圧伸を行なう場合に好適なアナログ・ディジタル変換装
置に関する。
一般に、アナログ信号をディジタルのＰＣＭ信号に変換
し、て記録する場合には、実際に記録するビット数より
大きなビット数で量子化を行ない、ディジタル圧伸を行
なって記録した方が記録信号のダイナミックレンジを大
きくすることができることが知られている。例えば、１
０ビツトで量子化して記録する場合のダイナミックレン
ジは６２ ｄＢであるが、１２ビツトで量子化を行ない
、これを１０ビツトにディジタル圧縮して記録するとダ
イナミックレンジを７４ｄＢに拡大することができる。
し、て記録する場合には、実際に記録するビット数より
大きなビット数で量子化を行ない、ディジタル圧伸を行
なって記録した方が記録信号のダイナミックレンジを大
きくすることができることが知られている。例えば、１
０ビツトで量子化して記録する場合のダイナミックレン
ジは６２ ｄＢであるが、１２ビツトで量子化を行ない
、これを１０ビツトにディジタル圧縮して記録するとダ
イナミックレンジを７４ｄＢに拡大することができる。
第１図は従来のディジタル圧伸を行なう場合のアナログ
・ディジタル変換回路を示す。図において、６はサンプ
ル・ホールド回路、４はアナログ・ディジタル変換器（
以下、”７Ｂ ’Ａｌ換器と記す）、５はディジタル圧
縮回路である。アナログ人力１は、まずサンプルホール
ド回路３に・よってホールドされ、このホールドされた
信号はＶＤ変換器４によってＰＣ’Ｍ侶号に変換される
。そして、ディジタル圧縮回路５によってディジタル圧
縮か行なわれ、記録信号２となる。
・ディジタル変換回路を示す。図において、６はサンプ
ル・ホールド回路、４はアナログ・ディジタル変換器（
以下、”７Ｂ ’Ａｌ換器と記す）、５はディジタル圧
縮回路である。アナログ人力１は、まずサンプルホール
ド回路３に・よってホールドされ、このホールドされた
信号はＶＤ変換器４によってＰＣ’Ｍ侶号に変換される
。そして、ディジタル圧縮回路５によってディジタル圧
縮か行なわれ、記録信号２となる。
このように、ディジタル圧伸を行なった場合に問題とな
るのは、サンプルホールド回路及び４４ノ変換器の１）
Ｃオフセットである。このＤＣオフセットは通常は零に
なるように設定されているが、周囲温度等の影響によっ
て発生したり、また変化する。
るのは、サンプルホールド回路及び４４ノ変換器の１）
Ｃオフセットである。このＤＣオフセットは通常は零に
なるように設定されているが、周囲温度等の影響によっ
て発生したり、また変化する。
第２図は５析線圧伸を行なった場合のｆイジタル圧縮回
路の入出力特性であり、点線６は圧縮を行なわない場合
、実線７は圧縮を行なった場合の特性を示している。正
常な場合には、無信号の時のレベルは点８になるが、Ｄ
Ｃオフセットがあると点９のようにずれてしまう。そう
すると、ｈｌ・子化精度の篩い範囲が狭くプＬっでしま
い、低レベルでも量子化精度の低い範囲を使用しなけれ
ばならなくなる。このため、低レベルでの量子化雑音の
増加が問題となる。
路の入出力特性であり、点線６は圧縮を行なわない場合
、実線７は圧縮を行なった場合の特性を示している。正
常な場合には、無信号の時のレベルは点８になるが、Ｄ
Ｃオフセットがあると点９のようにずれてしまう。そう
すると、ｈｌ・子化精度の篩い範囲が狭くプＬっでしま
い、低レベルでも量子化精度の低い範囲を使用しなけれ
ばならなくなる。このため、低レベルでの量子化雑音の
増加が問題となる。
本発明の目的は、ＤＣオフセットを自動的に補正できる
ティジタル・アナログ変換装置を提供本発明の％徴は、
サンプルホールド回路及びＡ／ｌ）変換器で発生するＤ
Ｃオフセットを検出し、アナログ入力信号を躬ノ変換し
たディジタル出力からそのオフセラ）Ｍを差引（ことに
よってｌ）Ｃオフセットの補正を行なうようにした点に
ある。
ティジタル・アナログ変換装置を提供本発明の％徴は、
サンプルホールド回路及びＡ／ｌ）変換器で発生するＤ
Ｃオフセットを検出し、アナログ入力信号を躬ノ変換し
たディジタル出力からそのオフセラ）Ｍを差引（ことに
よってｌ）Ｃオフセットの補正を行なうようにした点に
ある。
以下、本発明の一実施例を第６図及び第４図により説明
する。
する。
第６図において、１０はディジタル出力端子、１１は入
力信号と零レベルの電位とを選択するための信号切換回
路、１２はオフセラ）ｆｉｔを記憶しておくラッチ回路
、１３はディジタル出力がらオフセラｉｔを差引くため
の減４ネ回路、１４はディジタルデータをラッチするラ
ッチ回路である。
力信号と零レベルの電位とを選択するための信号切換回
路、１２はオフセラ）ｆｉｔを記憶しておくラッチ回路
、１３はディジタル出力がらオフセラｉｔを差引くため
の減４ネ回路、１４はディジタルデータをラッチするラ
ッチ回路である。
また、１５，１６．１７はそれぞれ、信号切換回路１１
を制御する制御信号、サンプルホールド回路３に入力す
るホールド信号、Ａ／ｌ）変換スタート信号である。さ
らに、１８．２０はラッチクロックであり、また１９は
アンダフロー又は、オーバフロー出力信号である。
を制御する制御信号、サンプルホールド回路３に入力す
るホールド信号、Ａ／ｌ）変換スタート信号である。さ
らに、１８．２０はラッチクロックであり、また１９は
アンダフロー又は、オーバフロー出力信号である。
第４図は第３図の主要部の信号のタイミングチャートで
ある。図において、２１はＮＥＣ信号であり、その他の
符号は、第３図中の符号と対応している。
ある。図において、２１はＮＥＣ信号であり、その他の
符号は、第３図中の符号と対応している。
次に、第６図および第４図により、本実施例の動作を説
明する。
明する。
１）Ｃ゛オフセツト温度等によって変化するためその検
出は一定時間毎に行なうのかよい。しかし、ＶＤ変換を
行なっている途中でＩ）Ｃオフセットの検出を行なうこ
とはできないので、記録を開始１−る時に検出を行なう
のが適当である。そこで、本実施例では、ＲＦＣ信号２
１が入力された後の１ザンプル時間（例えば、１５μ秒
の間）でＤＣオフセ１．トの検出を行なうようにしてい
る。
出は一定時間毎に行なうのかよい。しかし、ＶＤ変換を
行なっている途中でＩ）Ｃオフセットの検出を行なうこ
とはできないので、記録を開始１−る時に検出を行なう
のが適当である。そこで、本実施例では、ＲＦＣ信号２
１が入力された後の１ザンプル時間（例えば、１５μ秒
の間）でＤＣオフセ１．トの検出を行なうようにしてい
る。
すなわち、この１ザンプル期間コントロール信号１５を
信号切換回路１１に入力することにより零電位に切換え
、サンプルボールド回路６０入力を零レベルにする。続
いて、サンプルホールド回路３に、ホールド信号１６を
入力して、この時の４６号レベルをサンプルホールド回
路６でホールドする。次に４力ツスタート信号１７を６
変換器４に入力して、ディジタル信号に変換する。
信号切換回路１１に入力することにより零電位に切換え
、サンプルボールド回路６０入力を零レベルにする。続
いて、サンプルホールド回路３に、ホールド信号１６を
入力して、この時の４６号レベルをサンプルホールド回
路６でホールドする。次に４力ツスタート信号１７を６
変換器４に入力して、ディジタル信号に変換する。
この時の４４ノ変換器４のディジタル出力は、正常な時
は”０′であるが、サンプルホールド回路や４カツ変換
器にＤＣオフセットがあると、そのオフセット量をＶＤ
変換した値が出力される。この値はラッチ回路１２にラ
ッチクロック１８を入力することによりラッチされる。
は”０′であるが、サンプルホールド回路や４カツ変換
器にＤＣオフセットがあると、そのオフセット量をＶＤ
変換した値が出力される。この値はラッチ回路１２にラ
ッチクロック１８を入力することによりラッチされる。
上記のよ５ ＶＣしてＤＣＣメツセット検出が終了する
と、コントロール信号１５はローレベルトナリ、信号切
換回路１１は切換えられ、アナログ人力１がサンプルホ
ールド回路５に入力される。
と、コントロール信号１５はローレベルトナリ、信号切
換回路１１は切換えられ、アナログ人力１がサンプルホ
ールド回路５に入力される。
このアナログ人力１はホールド信号１６によって一定周
期でサンプルホールド回路３にホールドされる。ボール
ドされたアナログ入力は、愁スタート信号１７によって
、仇、変換器４でディジタル信号に変換される。このデ
ィジタル信号には、サンプルホールド回路６やＡ／ｊＪ
変換器４で発生するＤＣオフセットか含まれているため
、減算回路１３によってラッチ回路１２に記憶されてい
るｌ）Ｃオフセット量ｄを差引く。このようにしてＤＣ
′Ｃオフセット正が行なわれたディジタル信号は、ラッ
チクロック２ｏによって、ラッチ回路１４にラッチされ
る。このラッチ出力はディジタル出力端子１０に出力さ
れる。
期でサンプルホールド回路３にホールドされる。ボール
ドされたアナログ入力は、愁スタート信号１７によって
、仇、変換器４でディジタル信号に変換される。このデ
ィジタル信号には、サンプルホールド回路６やＡ／ｊＪ
変換器４で発生するＤＣオフセットか含まれているため
、減算回路１３によってラッチ回路１２に記憶されてい
るｌ）Ｃオフセット量ｄを差引く。このようにしてＤＣ
′Ｃオフセット正が行なわれたディジタル信号は、ラッ
チクロック２ｏによって、ラッチ回路１４にラッチされ
る。このラッチ出力はディジタル出力端子１０に出力さ
れる。
入力信号の振幅がフルスケールに近い場合には、オフセ
ット量を差引いた結果がオーバーフローまたはアンダー
フローする場合がある。このような場合には、減算回路
１３の出力は実際の値と大きく異なってしまう。そこで
、本実施例においてはオーバーフロー及びアンダーフロ
ー出力１９によって、オーバーフローした場合にはラッ
チ回路１４をオール１にプリセットし、アンダーフロー
した場合にはラッチ回路１４をクリアし、通常のクリッ
プ状態と同じようになるようにする。これにより、異常
音の発生を防いでいる。
ット量を差引いた結果がオーバーフローまたはアンダー
フローする場合がある。このような場合には、減算回路
１３の出力は実際の値と大きく異なってしまう。そこで
、本実施例においてはオーバーフロー及びアンダーフロ
ー出力１９によって、オーバーフローした場合にはラッ
チ回路１４をオール１にプリセットし、アンダーフロー
した場合にはラッチ回路１４をクリアし、通常のクリッ
プ状態と同じようになるようにする。これにより、異常
音の発生を防いでいる。
このよ５１Ｃして、本実施例の”／ｎ Ｋ換装置におい
ては、サンプルホールド回路３．や４つノ変換１□Ｉコ
ー、 器４にＩ）Ｃオフセットがあっても、これを自動的に補
正することができる。
ては、サンプルホールド回路３．や４つノ変換１□Ｉコ
ー、 器４にＩ）Ｃオフセットがあっても、これを自動的に補
正することができる。
以上のように、本発明によれば、アナログ・ディジタル
変換回路で発生するＤＣオフセットを自動的に補正でき
るため、ディジタル圧伸を行なった場合に問題となるＤ
Ｃ’Ｃオフセットる低レベルの雑音の発生を防止するこ
とができる。
変換回路で発生するＤＣオフセットを自動的に補正でき
るため、ディジタル圧伸を行なった場合に問題となるＤ
Ｃ’Ｃオフセットる低レベルの雑音の発生を防止するこ
とができる。
第１図はディジタル圧伸を行なう場合の従来のアナログ
・ディジタル変換回路の回路図、第２図はディジタル圧
縮回路の入出力特性を示す特性図、第３図は本発明の一
実施例のディジタル・アナログ変換装置の回路図、第４
図は本実施例の主要部の信号のタイミング・チャートで
ある。 ６・・・・・・・・・・・・サンプルホールド回路４・
・・・・・・・・・・ケＤ変換器 １１・・−・・・・
・信号切換回路１２・・・・・・・・・ラッチ回路 １
６・・−・・・・・減算回路１４・・・・・・・・・ラ
ッチ回路 代理人弁理士 薄 １）利 幸 η１図 消３図 柄４図 （２０）
・ディジタル変換回路の回路図、第２図はディジタル圧
縮回路の入出力特性を示す特性図、第３図は本発明の一
実施例のディジタル・アナログ変換装置の回路図、第４
図は本実施例の主要部の信号のタイミング・チャートで
ある。 ６・・・・・・・・・・・・サンプルホールド回路４・
・・・・・・・・・・ケＤ変換器 １１・・−・・・・
・信号切換回路１２・・・・・・・・・ラッチ回路 １
６・・−・・・・・減算回路１４・・・・・・・・・ラ
ッチ回路 代理人弁理士 薄 １）利 幸 η１図 消３図 柄４図 （２０）
Claims (1)
- （１） アナログ信号をディジタル信号に変換するア
ナログ・ディジタル変換装置において、アナログ信号入
力を零レベルにする回路と、該回路の出力をディジタル
信号に変換する回路と、入力信号レベルが零レベルの時
のディジタル信号出力を記憶しておくメモリと、前記ア
ナログ信号入力をアナログ・ディジタル変換を行なう時
にディジタル信号出力から前記メモリに記憶されている
ｌ）Ｃオフセット値を差引くことによってｌ）Ｃオフセ
ットの補正を行なう減算回路を具備したことを特徴とす
るアナログ・ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16386282A JPS5954321A (ja) | 1982-09-22 | 1982-09-22 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16386282A JPS5954321A (ja) | 1982-09-22 | 1982-09-22 | アナログ・デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954321A true JPS5954321A (ja) | 1984-03-29 |
Family
ID=15782171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16386282A Pending JPS5954321A (ja) | 1982-09-22 | 1982-09-22 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107523A (ja) * | 1985-11-05 | 1987-05-18 | Nec Corp | Ａｄ変換器 |
| JPH02184116A (ja) * | 1989-01-11 | 1990-07-18 | Matsushita Electric Ind Co Ltd | アナログ・デジタル変換回路 |
-
1982
- 1982-09-22 JP JP16386282A patent/JPS5954321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107523A (ja) * | 1985-11-05 | 1987-05-18 | Nec Corp | Ａｄ変換器 |
| JPH02184116A (ja) * | 1989-01-11 | 1990-07-18 | Matsushita Electric Ind Co Ltd | アナログ・デジタル変換回路 |
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