JPS62107523A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPS62107523A JPS62107523A JP24733785A JP24733785A JPS62107523A JP S62107523 A JPS62107523 A JP S62107523A JP 24733785 A JP24733785 A JP 24733785A JP 24733785 A JP24733785 A JP 24733785A JP S62107523 A JPS62107523 A JP S62107523A
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- JP
- Japan
- Prior art keywords
- analog
- circuit
- conversion
- signal line
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号タデイジタル信号に変換するＡ
Ｄ変換器の変換方式に関する。
Ｄ変換器の変換方式に関する。
（従来の技術）
アナログ信号をディジタル信号にＡＤ変換する場合、サ
ンプリングによって生じる折返し雑音ｌ防止するため、
通常、ＡＤ変換器本体の前段にアクティブ低域フィルタ
が挿入さ牡ている。
ンプリングによって生じる折返し雑音ｌ防止するため、
通常、ＡＤ変換器本体の前段にアクティブ低域フィルタ
が挿入さ牡ている。
このとき、フィルタの内部の演算増幅器で生ずるＤＣオ
フセット成分がＡＤ変換結果の誤差の原因となる。
フセット成分がＡＤ変換結果の誤差の原因となる。
また、ＡＤ変換器本体でも内部で使用する部品の誤差に
よってＤｏオフセットが生じることがあり、変換結果に
悪影響を及ばず。
よってＤｏオフセットが生じることがあり、変換結果に
悪影響を及ばず。
このようなりｏオフセット成分による変換誤差を防止す
る几め、従来技術によれば、第２図に示すような構成が
採用されていた。第２図において、２０１はＡＤ変換器
本体、２０２は演算増幅器、２０３はアクティブフィル
タ、２０４［ＤＣレベル制御器である。
る几め、従来技術によれば、第２図に示すような構成が
採用されていた。第２図において、２０１はＡＤ変換器
本体、２０２は演算増幅器、２０３はアクティブフィル
タ、２０４［ＤＣレベル制御器である。
第２図においては、主としてＩ）（ルベル制御器２０４
５用いて手動でｌ） Ｏオフセット成分１￥：調整する
方式が採用されている。すなわち、アクティブフィルタ
３やＡＤ変換器本体２０１で生ずるＤＣオフセット成分
は、演算増幅器２０２の非反転入力端子の直流電位’４
１）０レベル制御器２０４で調整することによって補正
さ扛ている。
５用いて手動でｌ） Ｏオフセット成分１￥：調整する
方式が採用されている。すなわち、アクティブフィルタ
３やＡＤ変換器本体２０１で生ずるＤＣオフセット成分
は、演算増幅器２０２の非反転入力端子の直流電位’４
１）０レベル制御器２０４で調整することによって補正
さ扛ている。
（発明が解決しようとする問題点）
上述した従来のＡＤ変換装置では調整を手動で行う必要
があるうえ、部品定数の温度変化や経年変化によって調
整がずれる恐れがあった。
があるうえ、部品定数の温度変化や経年変化によって調
整がずれる恐れがあった。
本発明の目的は、外部入力信号のＡＤ変換ン行わない休
止期間中には、アナログスイッチｔアナロググラウンド
側に切換えてアナログ信号処理ビ中止し、そのときのＡ
Ｄ変換器の出カケラッチ回路に記憶しておき、外部入力
信号のＡＤ変換を行う動作期間中にはアナログスイッチ
を外部入力信号側に切換えてアナログ信号処理を行い、
このときの出力からラッチさ扛ている内容ン減算して出
力することにより上記欠点を除去し、Ｄｏオフセット電
圧が自動的に相殺さｎるように構５ＺシたＡＩ’）変換
器を提供することにある。
止期間中には、アナログスイッチｔアナロググラウンド
側に切換えてアナログ信号処理ビ中止し、そのときのＡ
Ｄ変換器の出カケラッチ回路に記憶しておき、外部入力
信号のＡＤ変換を行う動作期間中にはアナログスイッチ
を外部入力信号側に切換えてアナログ信号処理を行い、
このときの出力からラッチさ扛ている内容ン減算して出
力することにより上記欠点を除去し、Ｄｏオフセット電
圧が自動的に相殺さｎるように構５ＺシたＡＩ’）変換
器を提供することにある。
（問題点を解決するための手段）
本発明によるＡＤ変換器はＡＤ変換器本体と、ラッチ回
路と、減算回路と、アナログスイッチと、制御回路とン
具備して構成したものである。
路と、減算回路と、アナログスイッチと、制御回路とン
具備して構成したものである。
ＡＤ変換器本体は、アナログ信号？該当するディジタル
信号にＡＤ変換するためのものである。
信号にＡＤ変換するためのものである。
ラッチ回路は、ＡＤ変換器本体よジ出力さｎル１）０オ
フセット成分を一時的に記憶しておくためのものである
。
フセット成分を一時的に記憶しておくためのものである
。
減算（ロ）路は、アナログ信号からＡＤ変換によって得
られたディジタル信号からラッチ回路に記憶されたＤＣ
オフセット成分を減算するためのものである。
られたディジタル信号からラッチ回路に記憶されたＤＣ
オフセット成分を減算するためのものである。
アナログスイッチは、ＡＤ変換器本体から上記オフセッ
ト成分ケ得るためにアナログ信号ン切断し、ＡＤ変換器
本体の入力端子を接地電位にセットするためのものであ
る。
ト成分ケ得るためにアナログ信号ン切断し、ＡＤ変換器
本体の入力端子を接地電位にセットするためのものであ
る。
制御回路は、アナログスイッチおよびラッチ回路を制御
するためのものである。
するためのものである。
（実 施 例）
次に、本発明について図面ケ参照して鮮細に説明する。
第１図は、本発明にょるＡＤ変換器の一実施例を示すブ
ロック図である。第１図において、１０１はＡＤ変換器
本体、１０２はラッチ回路、１０３は減算回路、１ｏ４
はアナログスイッチ、１０５はアクティブフィルタ、１
０６は制御回路である。
ロック図である。第１図において、１０１はＡＤ変換器
本体、１０２はラッチ回路、１０３は減算回路、１ｏ４
はアナログスイッチ、１０５はアクティブフィルタ、１
０６は制御回路である。
第１図においては、信号線１０７上の外部入カ信号ンＡ
Ｄ変換しない休止期間には、信号線１１３上の外部制御
信号ン高レベルにし、制御回路１０６の内部のインバー
タ１１Ｂで反転して、信号線１１２上にアナログスイッ
チ制御信号？得テいる。これによって、アナログスイッ
チ１０４がアナロググラウンド１１０の側に切換ジ、ア
クティブフィルタ入力端子１０８がアナログブラウンド
１１０の側に接続される。アナログスイッチ１０４はト
ランスファーゲート１２１ 、１２２と、イア ハーク
１１９とによって構成されている。アクティブフィルタ
１０５の出力は信号線１０９からＡＤ変換器本体１０１
に加えられ、ここでデータ信号に変換されて信号線１１
５上に送出され、信号線１１４上のラッチパルスによっ
てラッチ回路１０２に記憶さｎる。ラッチパルスはＡＤ
変換用のサンプリングパルス（信号線１１１）と、外部
制御信号（信号線１１３）とのＡＮＤ演算によって得ら
れるため、信号線１１３上の外部制御信号が高レベルの
ときのみデータがラッチさｎ７１１゜いっぽう、動作期
間中には信号線１１３上の外部制御信号が低レベルにな
り、この結果、アナログスイッチ１０４は休止期間とは
逆に外部入力信号線１０７の側に切換わる。これによっ
てアクティブフィルタ１０５の入力端子１０Ｂが外部入
力信号線１０７の側に接続される。
Ｄ変換しない休止期間には、信号線１１３上の外部制御
信号ン高レベルにし、制御回路１０６の内部のインバー
タ１１Ｂで反転して、信号線１１２上にアナログスイッ
チ制御信号？得テいる。これによって、アナログスイッ
チ１０４がアナロググラウンド１１０の側に切換ジ、ア
クティブフィルタ入力端子１０８がアナログブラウンド
１１０の側に接続される。アナログスイッチ１０４はト
ランスファーゲート１２１ 、１２２と、イア ハーク
１１９とによって構成されている。アクティブフィルタ
１０５の出力は信号線１０９からＡＤ変換器本体１０１
に加えられ、ここでデータ信号に変換されて信号線１１
５上に送出され、信号線１１４上のラッチパルスによっ
てラッチ回路１０２に記憶さｎる。ラッチパルスはＡＤ
変換用のサンプリングパルス（信号線１１１）と、外部
制御信号（信号線１１３）とのＡＮＤ演算によって得ら
れるため、信号線１１３上の外部制御信号が高レベルの
ときのみデータがラッチさｎ７１１゜いっぽう、動作期
間中には信号線１１３上の外部制御信号が低レベルにな
り、この結果、アナログスイッチ１０４は休止期間とは
逆に外部入力信号線１０７の側に切換わる。これによっ
てアクティブフィルタ１０５の入力端子１０Ｂが外部入
力信号線１０７の側に接続される。
アクティブフィルタ１０５の出力は人り変換器本体１０
１によってデータ信号に変換され、信号線１１５に送出
され、さらに減算回路１０３にカロえられる。減算回路
１０３では休止期間中にラッチ回路１０２に記憶された
アナロググラウンドレベルのＡＤ変換データを上記デー
タから減算し、全体のＡＤ変換結束として減算結果ケ出
力する。
１によってデータ信号に変換され、信号線１１５に送出
され、さらに減算回路１０３にカロえられる。減算回路
１０３では休止期間中にラッチ回路１０２に記憶された
アナロググラウンドレベルのＡＤ変換データを上記デー
タから減算し、全体のＡＤ変換結束として減算結果ケ出
力する。
このため、外部入力信号とアナロググラウンドレベルと
の電位差のみがＡＤ変換され、ＤＣオフセット成分は相
殺される。
の電位差のみがＡＤ変換され、ＤＣオフセット成分は相
殺される。
（発明の効果）
以上説明したように本発明は、アナロググランドレベル
を休止期間中にＡＤ変換し、その値を一時的にラッチ回
路に記憶しておき、動作期間中には外部入力信号のＡＤ
変換結果からラッチ回路に記憶されたアナロググランド
レベルを減算したうえで、全体のＡＤ変換結果として出
力することにより、ＡＤ変換器本体や、それに付属する
アナログ信号処理回路によって生じるＤＣオフセット電
圧が自動的に相殺され、精密なＡＤ変換が可能となる。
を休止期間中にＡＤ変換し、その値を一時的にラッチ回
路に記憶しておき、動作期間中には外部入力信号のＡＤ
変換結果からラッチ回路に記憶されたアナロググランド
レベルを減算したうえで、全体のＡＤ変換結果として出
力することにより、ＡＤ変換器本体や、それに付属する
アナログ信号処理回路によって生じるＤＣオフセット電
圧が自動的に相殺され、精密なＡＤ変換が可能となる。
また、部品定数の温度変化や経年変化によって生ずる―
整のずれも吸収されると云う効果がある。
整のずれも吸収されると云う効果がある。
第１図は、本発明によるＡＤ変換器の一実施例ヶ示すブ
ロック図である。 第２図は、従来技術によるＡＤ変換器の一例ヶ示すブロ
ック図である。 １０１ 、２０１・・・ＡＤ変換器本体１０２・・・ラ
ッチ回路 １０３・・・減算回路１０４・・・アナロ
グスイッチ １０５ 、２０３・・・アクティブフィルタ１０６・・
・制御回路 １０８ 、１０９・・・端子１１８ 、
１１９・・・インバータ １２０ ｅＡ Ｎ Ｄゲート １２１ 、１２２・・・トランスファーゲート２０２・
・・演算増幅器
ロック図である。 第２図は、従来技術によるＡＤ変換器の一例ヶ示すブロ
ック図である。 １０１ 、２０１・・・ＡＤ変換器本体１０２・・・ラ
ッチ回路 １０３・・・減算回路１０４・・・アナロ
グスイッチ １０５ 、２０３・・・アクティブフィルタ１０６・・
・制御回路 １０８ 、１０９・・・端子１１８ 、
１１９・・・インバータ １２０ ｅＡ Ｎ Ｄゲート １２１ 、１２２・・・トランスファーゲート２０２・
・・演算増幅器
Claims (1)
- アナログ信号を該当するディジタル信号に変換するため
のＡＤ変換器本体と、前記ＡＤ変換器本体より出力され
るＤＣオフセット成分を一時的に記憶しておくためのラ
ッチ回路と、前記アナログ信号から前記ＡＤ変換によつ
て得られた前記ディジタル信号から前記ラッチ回路に記
憶された前記ＤＣオフセット成分を減算するための減算
回路と、前記ＡＤ変換器本体から前記ＤＣオフセット成
分を得るために前記アナログ信号を切断して前記ＡＤ変
換器本体の入力端子を接地電位にセットするためのアナ
ログスイッチと、前記アナログスイッチおよび前記ラッ
チ回路を制御するための制御回路とを具備して構成した
ことを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24733785A JPS62107523A (ja) | 1985-11-05 | 1985-11-05 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24733785A JPS62107523A (ja) | 1985-11-05 | 1985-11-05 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107523A true JPS62107523A (ja) | 1987-05-18 |
Family
ID=17161904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24733785A Pending JPS62107523A (ja) | 1985-11-05 | 1985-11-05 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457185A (en) * | 1987-08-27 | 1989-03-03 | Japan Tech Res & Dev Inst | Receiving apparatus |
| JPH01300611A (ja) * | 1988-05-27 | 1989-12-05 | Tech Res & Dev Inst Of Japan Def Agency | 受信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203323A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Offset controller |
| JPS5954321A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | アナログ・デイジタル変換装置 |
-
1985
- 1985-11-05 JP JP24733785A patent/JPS62107523A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203323A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Offset controller |
| JPS5954321A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | アナログ・デイジタル変換装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457185A (en) * | 1987-08-27 | 1989-03-03 | Japan Tech Res & Dev Inst | Receiving apparatus |
| JPH01300611A (ja) * | 1988-05-27 | 1989-12-05 | Tech Res & Dev Inst Of Japan Def Agency | 受信装置 |
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