JPH0456494B2 - - Google Patents

Description

【発明の詳細な説明】

(1) 発明の技術分野 本発明は入力信号の正規化を行なう正規化回路
を有さなくても、同様の効果を有する音声データ
量子化方式に関する。 (2) 従来技術 近年、アナログデータをデジタル化し、そのデ
ータを用いてデジタル処理する方式が、各方面に
用いられている。音声データの処理に関しても同
様であり、PARCOR分析、相関分析等多数デジ
タル処理化している。これらのデジタル処理をす
る為には、アナログ／デジタル変換が必要であ
る。現在アナログ／デジタル変換回路は高精度化
されており、これらの処理に必要とするビツト数
は充分に満足している。 しかしながら、これらのデータを処理する処理
回路は回路の簡単化や処理時間の短縮等のため、
前記のアナログ変換回路のビツト数より、はるか
にその処理ビツト数を少なくしている。アナロ
グ／デジタル変換回路のビツト数を単に切捨てて
使用した場合には、ダイナミツクレンジの低下
や、情報量の低下等の問題があり、切捨てること
はできない。これを解決するものとして、正規化
回路を用いた方法がある。この方法は特定の範囲
における最大値を求め、その最大値を１として正
規化するものであり、下位のビツトは切捨ててい
る。この方法によつて得られた、デジタルデータ
は音声データの特性、すなわち情報を多く含んで
おり、PARCOR分析やピツチ抽出等の処理には
充分なデータとなる。 (3) 従来技術の問題点 前述の正規化回路には特定期間内、すなわち正
規化する期間のデジタルデータを記憶する回路
や、そのデータの最大値や、最小値を求める回路
が必要となる。 さらに、正規化を行なう為の演算すなわち、期
間内の全てのデータを、例えば最大値で割る除算
回路を必要とする。 このため、正規化回路を用いた場合にはこれを
構成するための回路が大きくなり、さらにその処
理に多くの時間を有するという問題を有してい
た。 (4) 発明の目的 本発明は前述問題点を解決するものであり、そ
の目的は正規化回路を有さずに、簡単な回路で高
速に量子化を行なう音声データ量子化方式を提供
することにある。 (5) 発明の要点 本発明の特徴とするところは、音声データの最
大値あるいは、最小値を検出する検出手段と該検
出手段の出力データが加わり、該データに対応し
たスレツシホールドレベルを出力するスレツシホ
ールドレベル出力手段と、前記入力データが第１
の入力に加わり前記スレツシホールドレベルが第
２の入力に加わる比較回路とを有することを特徴
とした音声データ量子化方式にある。 (6) 実施例 第１図は本発明の第１の実施例の回路構成図を
示す。音声信号はローパスフイルタ１を介してオ
ートマチツクゲインコントロール回路２に入力
し、その出力はアナログ／デジタル変換回路３に
加わる。アナログ／デジタル変換回路３の出力は
三値量子化部８の最大値算出部５、最小値算出部
６、比較部７の第１の入力に接続される。三値量
子化部８は最大値算出部５、最小値算出部６、比
較部７、乗算回路９，１０、記憶部１２より成
り、パワー計算部４の出力はパワー抽出端子１１
に接続される。三値量子化部８内の最大値算出部
５、最小値算出部６の出力はそれぞれ乗算回路
９，１０の第１の入力に加わる。乗算回路９，１
０の第２の入力には係数データが入力する。乗算
回路９，１０の出力は記憶部１２を介して比較部
７に入力する。比較部７の出力は三値量子化部８
の出力としてシフトレジスタ１３に接続される。
シフトレジスタ１３の第１の複数の出力はセレク
タ１４の複数の入力にそれぞれ対応して入力す
る。シフトレジスタ１３の出力とセレクタ１４の
出力は乗算回路１５の第１、第２の入力に接続さ
れる。乗算回路１５の出力はウインド処理回路１
６を介して加減算回路１７の第１の入力に接続さ
れる。加減算回路１７の出力は記憶部１８に接続
され、記憶部１８の出力は加減算回路１７の第２
の入力と最大値算出部１９の入力に接続される。
三値量子化部８とセレクタ１４とウインド処理回
路１６のそれぞれの制御入力には制御部２０の制
御出力がそれぞれ加わる。最大値算出部１９の出
力は音階コード端子２１に接続される。 例えば楽器より発生する楽音や人等の音はマイ
クロホン等によつて電気信号に変換される。その
音声信号すなわち電気信号はローパスフインタ１
に入力し、高域部が除去される。ローパスフイル
タ１は音声信号帯域外の雑音等を除去し、さらに
前記の音声信号の帯域を制御するための例えばカ
ツトオフ（cut off）周波数900Hzのローパスフイ
ルタである。なおこのフイルタはバンドパスフイ
ルタでも可能である。帯域外の雑音等が除去され
帯域制限された音声信号はオートマチツクゲイン
コントロール回路２において特定の振幅値になる
ように増幅される。これは次段のアナログ／デジ
タル変換回路３の出力ビツト数を有効になるよう
に挿入されたものである。例えばアナログ／デジ
タル変換回路３の最大並びに最小変換電圧が±
5Vであつた時、オートマチツクゲインコントロ
ール回路２の出力の最大値、最小値の絶対値が
5V以上であるとアナログ／デジタル変換回路３
の出力は無効となつてしまう。さらにオートマチ
ツクゲインコントロール回路２の出力の最大値、
最小値が±5V等のように5Vよりその絶対値がは
るかに小さい場合にはアナログデジタル変換回路
３のデジタルデータ値も小さくなり、上位ビツト
がローレベルとなり有効ビツト数が減少する。こ
れを防止するため、オートマチツクゲインコント
ロール回路２はその出力の最大値、最小値がアナ
ログ／デジタル変換回路３の変換電圧範囲を越え
ないようにさらに小さな絶対値にならないように
動作する。しかしながらオートマチツクゲインコ
ントロール回路２はたえず最大値、最小値が一定
となるように動作するのではなく、音声信号の最
大値、最小値に依存した利得となり、ほぼ特定の
範囲の振幅値の信号を出力するように動作する。
なお、入力がない場合には利得が最大になるも、
その出力は当然ながら零である。 特定の振幅値に変換された音声信号はオートマ
チツクゲインコントロール回路２より出力され、
アナログ／デジタル変換回路３においてデジタル
データ値に変換される。 パワー計算部４は前述のアナログ／デジタル変
換回路３のデジタル出力の絶対値を取り、特定の
範囲１フレームにわたつて累算する回路である。
換言するならばアナログ／デジタル変換回路３の
デジタル出力の符号を取り除き累算する。その累
算結果は音声信号のパワーに関係した値であり、
パワー計算部４はその結果をパワー抽出端子１１
に出力する。また、アナログ／デジタル変換回路
３の出力は三値量子化部８の最大値算出部５、最
小値算出部６に加わる。最大値算出部５、最小値
算出部６では特定の期間にわたつて最大値、最小
値を検出する。これは三値化を行うためのスレツ
シホールドレベルを求めるためになされるもので
ある。 最大値算出部５、最小値算出部６において最大
値、最小値を検出し、その値に特定の係数をε₁、
ε₂を乗算回路９，１０で乗算し、記憶部１２に格
納する。記憶部１２に格納された結果は比較部７
において行われる比較データのスレツシホールド
レベルとなる。比較部７はアナログ／デジタル変
換回路３のデジタルデータ出力と前述のスレツシ
ホールドレベルとを比較する。前述の乗算回路
９，１０によつてε₁、ε₂例えばε₁＝0.4、ε₂＝0.4
が乗算されるので入力した信号の振幅値に比例し
たスレツシホールドレベルとなる。すなわち比較
部においてなされる三値化はその最大、最小の振
幅値で正規化されたスレツシホールドレベルで行
なわれる。 第２図ａ，ｂは音声データすなわちアナログ／
デジタル変換回路３の出力と、その値を三値化し
たそれぞれの波形図である。 最大値にε₁を乗じたスレツシホールドレベル
THより音声データが大きい場合には三値化した
値すなわち三値データは１（第２図イ〜ホの範囲）
となる。また最小値にε₂を乗じたスレツシホール
ドレベルTLより小さい場合には三値化データは
−１（（第２図ヘ，トの範囲）となる。また音声デ
ータがその間すなわちスレツシホールドレベル
THとスレツシホールドレベルTLの間であるな
らば三値データは０となる。ここで三値データは
第１表に示すように符号ビツトとデータビツトの
計２ビツトより成り、０または１の時符号ビツト
は０、−１の時符号ビツトは１となる。また、デ
ータビツトはその絶対値を示し、三値データが±
１の時１、０の時０となる。

【表】 比較部７は特定の期間すなわち１フレームにお
ける最大値、最小値より求まつたスレツシホール
ドレベルを用いて前述の特定期間内における三値
化を行うために設けられている。これらの順次な
される動作は制御部２０より発生する制御信号に
よつて制御される。 比較部７の出力すなわち三値データはシフトレ
ジスタ１３に入力し、順次シフトされる。シフト
レジスタの最終シフトデータは乗算回路１５の第
１の入力に加わる。また最終シフトデータの後の
続くデータはシフトレジスタ内にあり特定のステ
ツプすなわちシフトクロツク数遅れた複数のデー
タが制御部２０より発生する選択信号によつてセ
レクタ１４で選択され乗算回路１５の第２の入力
に加わる。乗算回路１５では第１、第２の入力に
加わつたデータを乗算する。この乗算は最終シフ
トデータをxj、そのデータより特定のクロツク
τi、遅れたデータをｘ（ｊ＋τi）とすると、xj・
ｘ（ｊ＋τi）となる。尚、この乗算は、１シフト
クロツク内で必要とする回数なされウインド処理
回路１６を介して加減算回路１７の第１の入力に
加わる。ここで必要とする回数は制御部２０にお
いて選択的になされるものであるが、それは音階
に対応したものであり、例えば音階のE₂〜F₅に
対応した遅れ時間τ₀〜τ₃₇の合計38回なされる。
また、シフトクロツク周波数sを32.768KHzとす
ると、遅れ時間に対応する音階周波数iはi＝
s／τiであらわされる。ここでτiは２の12乗根に
比例し、例えばF₅、E₅……F₂、E₂に対応したτi
はそれぞれτ₃₇＝46、τ₃₆＝49、τ₁＝373、τ₀＝395
となる。 ウインド処理回路１６は、セレクタ１４によつ
て選択された遅れに対応した係数を乗算する回路
であり、その係数すなわちウインド値をｗ（τi）
とするならば加減算回路１７に入力する値はxj・
ｘ（ｊ＋τi）・ｗ（τi）となる。この係数は制御部
２０よりセレクタ１４に入力する選択信号に対応
して選択される。加減算回路１７、記憶部１８は
累算するための回路であり、τiに対応して記憶部
１８の出力が加減算回路１７の第２の入力に加わ
り、ウインド処理回路１６の出力と加減算して記
憶部１８に再度格納する。すなわち記憶部１８に
格納するデータ R′（τi）は、 R′（τi）＝_N 〓^j=1 xj・ｘ（ｊ＋τi）・ｗ（τi） ……(1) となる。ここでＮは特定範囲内のそれぞれτiに対
するシフト回数すなわち計算回数である。(1)式に
おいてｗ（τi）はｊに対して一定であるので R′（τi）は R′（τi）＝・ｗ（τi）・_N 〓^j=1 xj・ｘ（ｊ＋τi）≡ｗ（τi）・Ｒ（τi） ……(2) となる。ここでＲ（τi）はxj・ｘ（ｊ＋τi）の累算
値を表し、特定の時間遅れに対応した相関値とな
る。前述したｗ（τi）は(2)式よりあきらかなよう
に特定の遅れ時間に対応した相関値に乗算される
ものであり、ウインド関数の遅れ時間に対応した
ウインド値となる。これによつて三値化したため
に発生する倍音抽出の誤りを防止（ウインド処
理）することができる。記憶部１８の出力は最大
値算出部１９に加わり、記憶部１８内の最大値が
検出される。記憶部１８に格納されている値は特
定の時間遅れの値と現在の値とを乗算し、ウイン
ド処理した結果の累積値であるので、記憶部１８
内に格納された累算値は特定の時間内における入
力音声信号の各ピツチすなわち周波数成分に対応
した値となる。（尚前述の特定時間とは１フレー
ムを示し、さらに１フレームを800システムクロ
ツクとした場合にはその値は400回の累算値とな
る。）すなわち最大値算出部１９で検出した値は
前述の特定時間内における入力音声信号の各周波
数成分の信号の最大値を求めるものとなる。 最大値検出部１９はその最大値を有するピツチ
すなわち、周波数データを例えばコード化して音
階コード端子２１に出力する。 以上の動作によつて音声信号の主音に関係した
音階コード・データが音階コード端子２１より出
力される。 第３図はさらに第１図の三値量子化部８、パワ
ー計算部４を詳細に示した回路図である。アナロ
グ／デジタル変換回路３の出力は、バツフアレジ
スタ８１に加わる。そして、その出力は加減算回
路８２の被減算入力Ｂとラツチ回路８３，８４の
入力に接続される。加減算回路８２の出力Ｃはラ
ツチ回路８５の入力に加わる。ROM８６（リー
ドオンリメモリ）のデータ出力は、ラツチ回路８
７，８８の入力に加わる。 ラツチ回路８３〜８５，８７，８８の出力はそ
れぞれゲート回路８９〜９３を介して共通に接続
され、加減算回路８２の減算入力ＡとROM８６
のアドレス入力に加わる。このゲート回路８９〜
９３は特定時間t₁〜t₅の間に、それぞれオンとな
るものである。加減算回路８２のキヤリー出力Ｄ
はラツチ回路９４，９５のそれぞれの入力と、ア
ンドゲート９６の第１の入力と、インバータ９７
を介して、アンドゲート９８の第１の入力に接続
される。 ラツチ回路９４の出力は、符号ビツトとしてシフ
トレジスタ１３に出力されるとともに、オアゲー
ト９９の第１の入力に加わる。ラツチ回路９５の
出力はインバータ１００を介して、オアゲート９
９の第２の入力に接続され、オアゲート９９の出
力はシフトレジスタ１３にデータビツトとして出
力される。アンドゲート９６，９８の出力は、ラ
ツチ回路８４，８３のクロツク端子に入力する。 次の本発明の実施例の動作を第４図の処理チヤ
ート、第５図のタイミングチヤートを用いて説明
する。 本発明の実施例において、データの処理は前述
した様に１フレーム単位でなされる。１フレーム
は800データであり、１フレーム単位でデータの
振幅の最大値、最小値が算出される。この最大
値、最小値は１フレームの最終データの入力後決
まるものであり、比較部７ではそれに関係したス
レツシホールドレベルで次に入力するデータを比
較する、 すなわち、第４図に示した様に、例えばフレー
ム（n_-1）で求められた最大値、最小値は次のフ
レーム（ｎ）のデータの比較のために用いられ
る。さらに、例えばフレーム（ｎ）で求められた
ものは、フレーム（n₊₁）で使用される。換言す
るならば、三値量子化部８では直前フレームの最
大値、最小値を検出し、その最大値、最小値か
ら、スレツシホールドレベルを求め、その値を用
いて次のフレームのデータを比較部で最終的に三
値化する。 第３図にもどつて説明すると、アナログ／デジ
タル変換回路３から入力したデータは一度バツフ
アレジスタ８１に格納される。先ずは第５図に示
されたデータx₀が格納される。そしてそのデータ
は加減算回路８２に入力する。加減算回路８２の
加減算制御入力SUBには、時間t₅以外ではローレ
ベルが入力しているので、時間t₁〜t₄では、減算
回路となつている。時間t₁においてはゲート回路
８９がオンしており、ラツチ回路８３に格納され
ているデータが加減算回路８２に加わり、そして
減算がなされる。この時バツフアレジスタ８１に
格納されているデータが、ラツチ回路８３に格納
されているデータより大きい場合にはキヤリー端
子Ｄにはローレベルが出力される。ラツチ回路８
３は最大値が格納されるものであるので、この場
合にはそのデータすなわちバツフアレジスタ８１
に格納されているデータをラツチ回路８３に格納
する。すなわちアンドゲート９８にキヤリー端子
Ｄのローレベルがインバータ９７を介して、ハイ
レベルとなつて入力するので、アンドゲート９８
はオンとなつて、時間t₁におけるクロツクφ₃
（t₁・φ₃）がラツチ回路８３のクロツク端子に入
力し、入力に加わつている前述のデータが格納さ
れる。また逆にバツフアレジスタ８１に格納され
ているデータが、ラツチ回路８３に格納されてい
るデータより小さい場合には加減算回路８２のキ
ヤリー端子はハイレベルとなる。 その信号すなわちハイレベルは、インバータを
介してアンドゲート９８に加わつているので、ア
ンドゲート９８はオフとなり、前述のt₁・φ₃はラ
ツチ回路８３には入力されない。すなわちラツチ
回路８３の格納されているデータに変化はない。
この動作は時間t₁によつてなされるものである。
次に時間t₂になると、ゲート回路９０がオンとな
り、ラツチ回路８４に格納されているデータが加
減算回路８２に加わる。前述と同様に加減算回路
において減算がなされ、その大小関係が比較され
る。 バツフアレジスタ８１に格納されているデータ
がラツチ回路８４に格納されているデータより小
さい場合には、キヤリー端子にはハイレベルが出
力される。ラツチ回路８４は最小値が格納される
ものであるので、この場合にはそのデータ、すな
わちバツフアレジスタ８１に格納されているデー
タをラツチ回路８４に以下の動作で格納する。す
なわちアンドゲート９６にキヤリー端子Ｄのハイ
レベルが入力しているので、アンドゲート９６は
オンとなついる時間t₂におけるクロツクφ₃（t₂・
φ₃）がラツチ回路８４のクロツク端子に入力し、
入力に加わつている前述のデータが格納される。 この動作は第５図に示したデータx₀〜x₇₉₈まで
順次繰り返される。そしてフレーム時間T₅（すな
わち最後のデータx₇₉₉に対応する時間）の時に時
間t₁でゲート回路８９をオンとしてROM８６に
ラツチ回路８３のデータを加え、そのデータで指
定されたメモリの内容がラツチ回路８７の入力に
加わり、クロツクT₅・t₁・φ₃でラツチ回路８８
にとり込まれる。また同様に時間T₅の時に時間t₂
でゲート回路９０をオンとして、ROM８６にラ
ツチ回路８４のデータを加え、そのデータで指定
されたメモリの内容がラツチ回路８８の入力に加
わり、クロツクT₅・t₂・φ₃でラツチ回路８８に
とり込まれる。ROM８６に加わるデータは最大
値と最小値であるので、それで指定されるメモリ
にあらかじめ、特定の値を乗じた結果、例えばε₁
＝0.4，ε₂＝0.4を乗じた結果を格納しておくこと
によつてラツチ回路８７，８８には最大値、最小
値に対応したスレツシホールドレベルが格納され
る。以上の動作によつて１フレームの最大値、最
小値に関係したスレツシホールドレベルがラツチ
回路８７，８８に格納される。 一方、各データx₀〜x₇₉₉の残り時間すなわち、
時間t₃，t₄において前述のスレツシホールドレベ
ル検出動作と平行した三値化動作がなされる。
尚、この時ラツチ回路８７，８８には前回のフレ
ームにおける最大値、最小値に関係したスレツシ
ホールドレベルが格納されている。 データx₀が先ず前述と同様にバツフアレジスタ
８１に格納される。そして、時間t₃においてゲー
ト回路９１がオンとなる。 ラツチ回路８７に格納されているデータが加減
算回路８２の減算入力Ａに加わる。一方、被減算
入力Ｂにはバツフアレジスタの内容すなわちデー
タx₀が加わつている。それらの値の大小関係はキ
ヤリー端子Ｄに出力されるので時間t₃内のクロツ
クφ₃すなわちt₃・φ₃でラツチ回路９５に取り込ま
れる。その時ラツチ回路９５に格納されるデータ
がローレベルの時にはラツチ回路８７に格納され
ているスレツシホールドレベル（最大値に対応し
たもの）より大きい場合であり、ハイレベルの時
は逆に小さい場合である。 次に時間t₄において前述と同様にゲート回路９
２がオンとなつてラツチ回路８８に格納されてい
るデータが加減算回路８２の減算入力Ａに加わ
る。一方被減算入力Ｂには時間t₃の時と同じくデ
ータx₀が加わつている。それらの値の大小関係は
キヤリー端子Ｄに出力されるので、時間t₄内のク
ロツクφ₃すなわちt₄・φ₃でラツチ回路９４に取り
込まれる。その時ラツチ回路９４に格納されるデ
ータがローレベルの時にはラツチ回路８８に格納
されているスレツシホールドレベル（最小値に対
応したものより）大きい場合であり、ハイレベル
の時は逆に小さい場合である。 このラツチ回路のデータは、次のクロツクのす
なわちデータx₁の減算結果が取り込まれるまで変
化せず、インバータ１００とオアゲート９９より
成るエンコーダによつて三値データに変換され、
シフトレジスタ１３に出力される。ラツチ回路９
４，９５に格納されたデータが共にローレベルの
時には、最大値に関係したスレツシホールドレベ
ルより、バツフアレジスタ８１に格納されたデー
タすなわち、この時にはデータx₀が大きい場合で
あるので、インバータ１００の出力はハイレベル
となつてオアゲート９９を介して、データビツト
として出力され、またラツチ回路９４のローレベ
ルが符号ビツトとして出力される。また共にハイ
レベルの時には、最小値に関係したスレツシホー
ルドレベルよりバツフアレジスタ８１に格納され
たデータが小さい場合であるので、ラツチ回路９
５の出力、すなわちハイレベルがオアゲートを介
してデータビツトとして出力され、符号ビツトも
ハイレベルとなる。この中間、すなわち最大値に
関係したスレツシホールドレベルより小さく、最
小値に関係したスレツシホールドレベルより大き
い場合には、ラツチ回路９５にハイレベルが、ラ
ツチ回路９４にローレベルが格納される。この時
には、ラツチ回路９５の出力のハイレベルはイン
バータ１００でインバートされて、オアゲート９
９にローレベルを入力し、ラツチ回路９４の出力
のローレベルもオアゲートに入力するので、オア
の出力はローレベルとなる。その結果ローレベル
がシフトレジスタ１３に出力される。また符号デ
ータとしてラツチ回路９４の出力すなわちローレ
ベルが出力される。この出力の三値データは第１
表に示した様な２ビツトのコード化された符号で
ある。前述の動作すなわち、時間t₃，t₄における
動作は前述の最大値、最小値検出の動作と同様で
あり、次にx₁、さらに順次x₂〜x₇₉₉対して同様に
行なわれる。さらにこの一連の動作は１フレーム
単位でスレツシホールドレベルを変更して連続的
になされる。 さらに本発明の実施例においては各データx₀〜
x₇₉₉の間のパワー抽出が１フレーム単位でなされ
る。この動作は単にバツフアレジスタ８１の値を
累算する動作であり、前述の動作において残され
ている時間t₅でなされる。時間t₅においてゲート
回路９３がオンとなり、加減算回路８２の入力Ａ
にラツチ回路８５の内容が加わる。また入力Ｂに
はバツフアレジスタ８１の内容が加わる。一方、
この時加減算回路８２の加減算制御端子subには
ローレベルが加わるので前述の時間t₁，t₂，t₃，
t₄と異なり、加減算回路８２は加算動作をする。
この結果前述の入力Ａ，Ｂに加わつたデータが出
力端子Ｃより出力され、ラツチ回路８５の入力に
加わる。この出力されたデータはt₅・φ₃のクロツ
クでラツチ回路８５に取り込まれる。ラツチ回路
８５は最終データに対応したフレーム時間T₅の
時間t₅、すなわちT₅・t₅でリセツトされるので、
１フレーム間のデータx₀〜x₇₉₉が累積されて、パ
ワー抽出端子１１より出力される。第５図に示し
たτ₀〜τ₃₇は１データに対してなされる相関計算
を行わすものである。 各データは40スロツトを有するが本発明の実施
例においてはτ₀〜τ₃₇に関してのみ演算している。
さらにクロツクφ₁、φ₂はその時の演算に必要と
するクロツクを示すものである。 以上本発明の実施例を用いて説明したが、第３
図における加減算回路８にはパワー抽出を必要と
しない場合には減算回路で良く、その時には時間
t₅は必要でない。 (7) 発明の効果 以上述べた様に本発明は正規化回路を有さず
に、Ａ／Ｄ変換された音声データを、大小比較手
段として使用される減算回路の一方に入力し、最
大値、最小値、２種のスレツシホールド値と比較
することで、簡単な回路で、しかも処理スピード
が速く３値化することができる音声データ量子化
方式を得ることができる。

【図面の簡単な説明】

第１図は本発明一実施例を示す回路構成図、第
２図は三値化方式を説明する波形図、第３図は第
１図の詳細な回路図、第４図は最大、最小値検出
処理と三値化処理の順序を示すチヤート図、第５
図は１フレームのデータチヤートと、そのクロツ
クを示すチヤート図である。 ５……最大値算出部、６……最小値算出部、７
……比較部、８……３値量子化部、９，１０……
乗算回路、１２……記憶部、８２……加減算回
路、８６……ROM、８９〜９３……ゲート回
路、８３〜８５，８７，８８，９４，９５……ラ
ツチ回路、９６，９８……アンドゲート、９５，
９６……インバータ、９９……オアゲート。

Claims (1)

1. 【特許請求の範囲】 １ Ａ／Ｄ変換手段によりデジタル変換された音
   声データを一方の入力とする大小比較手段と、 第１，第２，第３，第４の記憶手段と、 この第１乃至第４の記憶手段を順番に選択し、
   記憶手段のデータを上記大小比較手段の他方の入
   力を与える選択手段と、 上記大小比較手段において、上記選択手段によ
   り選択された第１及び第２の記憶手段のデータ
   と、上記音声データとを比較し、音声データが第
   １の記憶データより大きな場合この音声データを
   第１記憶手段に記憶させ、音声データが第２の記
   憶データより小さな場合、この音声データを第２
   の記憶手段に記憶させ、所定期間における音声デ
   ータの最大値・最小値を夫々第１の記憶手段、第
   ２の記憶手段に記憶させる最大・最小値検出手段
   と、 この検出手段で得られた最大値・最小値に対応
   した２種のスレツシホールド値を上記第３及び第
   ４の記憶手段に上記所定期間の終了直前に与える
   スレツシホールドレベル設定手段と、 上記大小比較手段における上記選択手段により
   選択された上記第３及び第４の記憶手段のスレツ
   シホールド値と、上記所定期間の次の所定期間に
   上記Ａ／Ｄ変換手段から出力された音声データと
   の比較結果により、音声データを３値のデータに
   変換する３値化手段とを具備し、 入力音声データを３値化することを特徴とした
   音声データ量子化方式。