JPS59158124A

JPS59158124A - 音声デ−タ量子化方式

Info

Publication number: JPS59158124A
Application number: JP3128683A
Authority: JP
Inventors: Toyotaro Tokimoto; 豊太郎時本; Kazuyuki Kurosawa; 和幸黒沢; Susumu Takashima; 進高島
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1983-02-27
Filing date: 1983-02-27
Publication date: 1984-09-07
Also published as: JPH0456494B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は入力信号の正規化を行なう正規化回路を有さな
くても、同様の効果を有する音声データ量子化方式に関
する。

（２）従来技術近年、アナログデータをデジタル化し、そのデータを用
いてデジタル処理する方式が、各方面に用いられている
。音声データの処理に関しても同様であり、ＰＡＲＣＯ
Ｒ分析、相関分析等多数デジタル処理化している。これ
らのデジタル処理をする為には、アナログ／デジタル変
換が必要である。

現在アナログ／デジタル変換回路は高精度化されており
、これらの処理に必要とするビ・ノド数は充分に満足し
ている。

しかしながら、これらのデータを処理する処理回路は回
路の簡単化や処理時間の短縮等のため、前記のアナログ
変換回路のビ・ノド数より、はるかにその処理ビット数
を少なくしている。アナログ／デジタル変換回路のビ・
ノド数を単に切捨てて使用した場合には、グイナミソク
レンジの低下や、情報量の低下等の問題があり、切捨て
ることはできない。これを解決するものとして、正規化
回路を用いた方法がある。この方法は特定の範囲におけ
る最大値を求め、その最大値を１として正規化するもの
であり、下位のビ・／トは切捨てている。

この方法によって得られた、デジタルデータは音声デー
タの特性、すなわち情報を多（含んでおり、ＰＡＲＣＯ
Ｒ分析やピッチ抽出等の処理には充分なデータとなる。

（３）従来技術の問題点前述の正規化回路には特定期間内、すなわち正規化する
期間のデジタルデータを記憶する回路や、そのデータの
最大値や、最小値を求める回路が必要となる。

さらに、正規化を行なう為の演算すなわち、期間内の全
てのデータを、例えば最大値で割る除算回路を必要とす
る。

このため、正規化回路を用いた場合にはこれを構成する
ための回路が太き（なり、さらにその処理に多くの時間
を有するという問題を有していた。

（４）発明の目的本発明は前記問題点を解決するものであり、その目的は
正規化回路を有さすに、簡単な回路で高速に量子化を行
なう音声データ量子化方式を提供することにある。

（５）発明の要点本発明の特徴とするところは、音声データの最大値ある
いは、最小値を検出する検出手段と該検出手段の出力デ
ータが加わり、該データに対応したスレンシホールドレ
ベルを出力するスレッシホールドレベル出力手段と、前
記入力データが第１の入力に加わり前記スレンシホール
ドルベルが第２の入力に加わる比較回路とを有すること
を特徴とした音声データ量子化方式にある。

（６）実施例第１図は本発明の第１の実施例の回路構成図を示す。音
声信号はローパスフィルタ１を介してオートマチックゲ
インコントロール回路２に入力し、その出力はアナログ
／デジタル変換回路３に加わる。アナログ／デジタル変
換回路３の出力は三値量子化部８の最大値算出部５、最
小値算出部６、比較部７の第１の入力に接続される。三
値量子化部８は最大値算出部５、最小値算出部６、比較
部７、乗算回路９．１０、記憶部１２より成り、パワー
計算部４の出力はパワー抽出端子１１に接続される。三
値量子化部８内の最大値算出部５、最小値算出部６の出
力はそれぞれ乗算回路９．１０の第１の入力に加わる。

乗算回路９．１０の第２の入力には係数データが入力す
る。乗算回路９、ＩＯの出力は記憶部１２を介して比較
部７に入力する。比較部７の出力は三値量子化部８の出
力としてシフトレジスタ１３に接続される。シフトレジ
スタ１３の第１の複数の出力はセレクタ１４の複数の入
力にそれぞれ対応して入力する。シフトレジスタ１３の
出力とセレクタ１４の出力は乗算回路１５の第１、第２
の入力に接続される。乗算回路１５の出力はウィンド処
理回路１６を介して加減算回路１７の第１の入力に接続
される。　加減算回路１７の出力は記憶部１８に接続さ
れ、記憶部１８の出力は加減算回路１７の第２の入力と
最大値検出部１９の入力に接続される。三値量子化部８
とセレクタ１４とウィンド処理回路１６のそれぞれの制
御入力には制御部２０の制御出力がそれぞれ加わる。最
大値検出部１９の出力は音階コード端子２１に接続され
る。

例えば楽器より発生する楽音や人等の音はマイクロホン
等によって電気信号に変換される。その音声信号すなわ
ち電気信号はローパスフィルタ１に入力し、高域部が銖
去される。ローパスフィルタ１は音声信号帯域外の雑音
等を除去し、さらに前述の音声信号の帯域を制御するた
めの例えばカントオフ（ｃｕｔ　　ｏｆｆ）周波数９０
０Ｈｚのローパスフィルタである。なおこのフィルタは
バンドパスフィルタでも可能である。帯域外の雑音等が
除去され帯域制限された音声信号はオートマチックゲイ
ンコントロール回路２において特定の振幅値になるよう
に増幅される。これは次段のアナログ／デジタル変換回
路３の出カビ／ト数を有効になるように挿入されたもの
である。　例えばアナログ／デジタル変換回路３の最大
並びに最小変換電圧が±５■であった時、オートマチッ
クゲインコントロール回路２の出力の最大値、最小値の
絶対値が５Ｖ以上であるとアナログ／デジタル変換回路
３の出力は無効となってしまう。　さらにオートマチ、
クゲインコントロール回路２の出力の最大値、最小値が
±０．５Ｖ等のように５Ｖよりその絶対値がはるかに小
さい場合にはアナログデジタル変換回路３のデジタルデ
ータ値も小さくなり、上位ビットがローレベルとなり有
効ビ、ト数が減少する。これを防止するため、オートマ
チックゲインコントロール回路２はその出力の最大値、
最小値がアナログ／デジタル変換回路３の変換電圧範囲
を越えないようにさらに小さな絶対値にならないように
動作する。しかしながらオートマチックゲインコントロ
ール回路２はたえず最大値、最小値が一定となるように
動作するのではなく、音声信号の最大値、最小値に依存
した利得となり、はぼ特定の範囲の振幅値の信号を出力
するように動作する。なお、入力がない場合には利得が
最大になるも、その出力は当然ながら零である。

特定の振幅値に変換された音声信号はオートマチックゲ
インコントロール回路２より出力され、アナログ／デジ
タル変換回路３においてデジタルデータ値に変換される
。

パワー計算部４は前述のアナログ／デジタル変換回路３
のデジタル出力の絶対値を取り、特定の範囲１フレーム
にわたって累算する回路である。

換言するならばアナログ／デジタル変換回路３のデジタ
ル出力の符号を取り除き累算する。その累算結果は音声
信号のパワーに関係した値であり、パワー計算部４はそ
の結果をパワー抽出端子１１に出力する。　また、アナ
ログ／デジタル変換回路３の出力は三値量子化部８の最
大値算出部５、最小値算出部６に加わる。最大値算出部
５、最小値算出部６では特定の期間にわたって最大値、
最小値を検出する。これは三値化を行うためのスレッシ
ホールドレベルを求めるためになされるものである。

最大値算出部５、最小値算出部６において最大値、最小
値を検出し、その値に特定の係数を６１、ε２を乗算回
路９．１０で乗算し、記憶部１２に格納する。記憶部１
２に格納された結果は比較部７において行われる比較デ
ータのスレッシホールドレベルとなる。比較部７はアナ
ログ／デジタル変換回路３のデジタルデータ出力と前述
のスレッシホールドレベルとを比較する。前述の乗算回
路９．１０によって８１．８２　例え・ばε＋＝０．４
、ε２＝０．４が乗算されるので入力した信号の振幅値
に比例したスレッシホールドレベルとなる。すなわち比
較部においてなされる三値化はその最大、最小の振幅値
で正規化されたスレッシホールドレベルで行なわれる。

第２図ｆａｎ、　（ｂｌは音声データすなわちアナわグ
／デジタル変換回路３の出力と、その値を三値化したそ
れぞれの波形図である。

最大値に８１を乗じたスレッシホールドレベルＴＨより
音声データが大きい場合には三値化した値ずなわち三値
データは１　（第２図イ〜ホの範囲）となる。また最小
値にｔ２を乗じたスレッシホールドレベルＴＬより小さ
い場合には三値化データは−１（第２図へ、トの範囲）
となる。また音声データがその間すなわちスレッシホー
ルドレベルＴＨとスレッシホールドレベルＴＬの間であ
るならば三値データは０となる。ここで三値データは第
１表に示すように符号ビ・ノドとデータビ・ノドの計２
ビットより成り、０または１の時符号ビ・ノドは０、−
１の時符号ビットは１となる。また、データビットはそ
の絶対値を示し、三値データが±１の時１．０の時０と
なる。

第１表比較部７は特定の期間すなわち１フレームにおける最大
値、最小値より求まったスレッシホールドレベルを用い
て前述の特定期間内における三値化を行うために設けら
れている。これらの順次なされる動作は制御部２０より
発生する制御信号によって制御される。

比較部７の出力すなわち三値データはシフトレジスタ１
３に入力し、順次シフトされる。シフトレジスタの最終
シフトデータは乗−算回路１５の第１の入力に加わる。

また最終シフトデータの後に続ぐデータはシフトレジス
タ内にあり特定のステップすなわちシフトクロック数遅
れた複数のデータが制御部２０より発生する選択信号に
よってセレクタ１４で選択され乗算回路１５の第２の入
力に加わる。乗算回路１５では第１、第２の入力に加わ
ったデータを乗算する。この乗算は最終シフトデータを
ｘｊ、そのデータより特定のクロックτｉ、遅れたデー
タをｘ（ｊ＋τｉ）とすると、ｘｊ−ｘ（ｊ＋τｉ）と
なる。尚、この乗算は、１シフトクロツク内で必要とす
る回数なされウィンド処理回路１６を介して加減算回路
１７の第１の入力に加わる。　ここで必要とする回数は
制御部２０において選択的になされるものであるが、そ
れは音階に対応したものであり、例えば音階のＥ２〜Ｆ
５に対応した遅れ時間τ０〜τ４りの合計３８回なされ
る。また、シフトクロック周波数ｆｓを３２．７６８Ｋ
　Ｈｚとすると、遅れ時間に対応する音階周波数ｆｉは
ｆｉ＝ｆｓ／τｉであられされる。　ここでｒｉは２の
１２乗根に比例し、例えばＦ５、Ｆ５・・・　Ｆ２、Ｆ
２に対応したｒｉはそれぞれτ粛り−４６．τＪご−４
９，τ＋　＝　３７３゜τＱ＝３９５となる。

ウィンド処理回路１６は、セレクタ１４によって選択さ
れた遅れに対応した係数を乗算する回路であり、その係
数すなわちウィンド値をＷ（ｒｉ）とするならば加減算
回路１７に入力する値はｘｊ・ｘ（ｊ＋τｉ）・Ｗ（ｒ
ｉ）となる。この係数は制御部２０よりセレクタ１４に
入力する選択信号に対応して選択される。加減算回路１
７、記憶部１８は累算するための回路であり、ｒｉに対
応して記憶部１８の出力が加減算回路１７の第２の入力
に加わり、ウィンド処理回路１６の出力と加減算して記
憶部１８に再度格納する。すなわち記憶部１８に格納す
るデータＲ’（ｒｉ）は、Ｒ’（τ１）−６Σｘｊ−ｘ（ｊ＋τｉ）１’１・Ｗ（ｒｉ）・・・（１）となる。ここでＮは特定範囲内のそれぞれｒｉに対する
シフト回数すなわち計算回数である。ｔｉ）式において
Ｗ（ｒｉ）はｊに対して一定であるのでＲ’（ｒｉ）はＲ’　　（ｒｉ）＝ｗ　（ｒｉ）−、Ｘｘｊ−ｘ　（ｊ
＋τｉ）＝ｗ（ｒｉ）・Ｒ（ｒｉ）・・・・（２）とな
る。ここでＲ（ｒｉ）はｘｊ−ｘ（ｊ＋τｉ）の累算値
を表し、特定の時間遅れに対応した相関値となる。前述
したＷ（ｒｉ）は（２）式よりあきらかなように特定の
遅れ時間に対応した相関値に乗算されるものであり、ウ
ィンド関数の遅れ時間に対応したウィンド値となる。こ
れによって三値化したために発生する倍音抽出の誤りを
防止（ウィンド処理）することができる。記憶部１８の
出力は最大値検出部１９に加わり、記憶部１８内の最大
値が検出される。記憶部１８に格納されている値は特定
の時間遅れの値と現在の値とを乗算し、ウィンド処理し
た結果の累算値であるので、記憶部１８内に格納された
累算値は特定の時間内における入力音声信号の各ピッチ
すなわち周波数成分に対応した値となる。　　（尚前述
の特定時間とは１フレームを示し、さらに１フレームを
８００システムクロツクとした場合にはその値は４００
回の累算値となる。）すなわち最大値検出部１９で検出
した値は前述の特定時間内における入力音声信号の各周
波数成分の信号の最大値を求めるものとなる。

最大値検出部１９はその最大値を有するピンチずなわち
、周波数データを例えばコード化して音階コード端子２
１に出力する。

以上の動作によって音声信号の主音に関係した音階コー
ド・データが音階コード端子２１より出力される。

第３図はさらに第１図の三値量子化部８、パワー計算部
４を詳細に示した回路図である。アナログ／デジタル変
換回路３の出力は、ハソファレジスク８１に加わる。そ
して、その出力は加減算回路８２の被減算入力Ｂとレジ
スフ８３．８４の入力に接続される。加減算回路８２の
出力Ｃはランチ回路８５の入力に加わる。　ＲＯＭ８６
　（リードオンリメモリ）のデータ出力は、ランチ回路
８７．８８の入力に加わる。

ランチ回路８３〜８５．８７．８８の出力はそれぞれゲ
ート回路８９〜９３を介して共通に接続され、加減算回
路８２の減算人力ＡとＩ’ｌＯＭ　８６のアドレス入力
に加わる。このゲート回路８１〜９３は特定時間Ｔ１〜
Ｔ５の間に、それぞれオンとなるものである。加減算回
路８２のキャリー出力りはランチ回路９４．９５のそれ
ぞれの入力と、アントゲ−１−９６の第１の入力と、イ
ンバータ９７を介して、アンドゲート９８の第１の入力
に接続される。

ランチ回路９４の出力は、符号ピントとしてシフトレジ
スタ１３に出力されるとともに、オアゲート９９の第１
の入力に加わる。ランチ回路９５の出力はインバータ　
１００を介して、オアゲート９９の第２の人力に接続さ
れ、オアゲート９９の出力はシフトレジスタ１３にデー
タビットとして出力される。アンゲート９６．９８の出
力は、ランチ回路８４．８３のクロック端子に入力する
。

次に本発明の実施例の動作を第４図の処理チャート、第
５図のタイミングチャートを用いて説明する。

本発明の実施例において、データの処理は前述シタ様に
１フレ一ム単位でなされる。１フレームは８００データ
であり、１フレ一ム単位でデータの振幅の最大値、最小
値が算出される。この最大値、最小値は１フレームの最
終データの入カ後決まるものであり、比較部７ではそれ
に関係したスレッシホールドレベルで次に入力するデー
タを比較する。

すなわち、第４図に示した様に、例えばフレーム（ｎ−
＋）で求められた最大値、最小値は次のフレーム（ｎ）
のデータの比較のために用いられる。さらに、例えばフ
レーム（ｎ）で求められたものは、フレーム（ｎ＋＋）
で使用される。換言するならば、三値量子化部８では直
前フレームの最大値、最小値を検出し、その最大値、最
小値から、スレッシホールドレベルを求め、その値を用
いて次のフレームのデータを比較部で最終的に三硫化す
る。

第３図にもどって説明すると、アナログ／デジタル変換
回路３から入力したデータは一度ハノファレジスタ８１
に格納される。先ずは第５図に示されたデータＸＯが格
納される。そしてそのデータは加減算回路８２に入力す
る。加減算回路８２の加減算制御人力ＳυＢには、時間
ｔ５以外ではローレベルが入力しているので、時間Ｔ１
〜Ｔ４では、減算回路となっている。時間ＴＩにおいて
はゲート回路８９がオンしており、ランチ回路８３に格
納されているデータが加減算回路８２に加わり、そして
減算がなされる。この時バッファレジスタ８１に格納さ
れているデータが、ランチ回路８３に格納されているデ
ータより大きい場合にはキャリ一端子りにはローレベル
が出力される。う・ノチ回路８３は最大値が格納される
ものであるので、この場合にはそのデータすなわちバ・
ノファレジスタ８１＆こ格納されているデータをランチ
回路８３に格納する。すなわちアントゲ−１９８にキャ
リ一端子０のローレヘＪＬ／がインバータ９７を介して
、ノ＼イレベルとなって入力するので、アンドゲート９
８はオンとなって、時間ｔ１におけるクロックφ３　（
ｔｌ・　φ３）がランチ回路８３のクロック端子に入力
し、入力に加わっている前述のデータが格納される。ま
た逆番こバッファレジスタ８１に格納されているデータ
が、ランチ回路８３に格納されているデータより小さし
１場合には加減算回路８２のキャリ一端子はノλイレベ
ルとなる。

その信号すなわちハイレベルは、イン７Ｎ／−夕を介し
てアンドゲート９８に加わっているので、アンドゲート
９８はオフとなり、前述の１＋　・φ３はラッチ回路８
３には入力されない。すなわちう・ノチ回路８３の格納
されているデータに変化はない。この動作は時間ｔ１に
よってなされるものである。次に時間ｔ２になると、ゲ
ート回路９０がオンとなり、ランチ回路８４に格納され
ているデータが加減算回路８２に加わる。前述と同様に
加減算回路において減算がなされ、その大小関係が比較
される。

バッファレジスタ８１に格納されているデータがランチ
回路８４に格納されているデータより小さい場合には、
キャリ一端子にはハイレベルが出力される。ランチ回路
８４は最小値が格納されるものであるので、この場合に
はそのデータ、すなわちノ＼ノファレジスタ８１に格納
されているデータをランチ回路８４に以下の動作で格納
する。すなわちアンドゲート９６にキャリ一端子りのハ
イレベルが入力しているので、アンドゲート９６はオン
となっている時間ｔ２におけるクロックφ３　（ｔ２・
φ３）がランチ回路８４のクロック端子に入力し、入力
に加わっている前述のデータが格納される。

この動作は第５図に示したデータＸ０−Ｘ７デｙまで順
次繰り返される。そしてフレーム時間Ｔ５（すなわち最
後のデータ×７７．に対応する時間）の時に時間１．で
ゲート回路８９をオンとしてＲＯＭ８６にランチ回路８
３のデータを加え、そのデータで指定されたメモリの内
容がランチ回路８７の入力に加わり、クロックＴ５・１
．・φ３でランチ回路８７にとり込まれる。また同様に
時間Ｔ５の時に時間ｔ２でゲート回路９ｏをオンとして
、ＲＯＭ　８６にラッチ回路８４のデータを加え、その
データで指定されたメモリの内容がランチ回路８８の入
力に加わり、クロックＴ５・ｔ２・　φ３でランチ回路
８８にとり込まれる。ＲＯＭ　８６に加わるデータは最
大値と最小値であるので、それで指定されるメモリにあ
らかじめ、特定の値を乗した結果、例えばεｌ−０，４
，ε２＝’０．５を乗じた結果を格納しておくことによ
ってランチ回路８７．８８には最大値、最小値に対応し
たスレッシホールドレベルが格納される。

以上の動作によって１クレームの最大値、最小値に関係
したスレッシホールドレベルがランチ回路８７、８８に
格納される。

一方、各データＸ　ｏ　”　Ｘ　−７ｑｆ　の残り時間
すなわち、時間ｔ３．ｔａにおいて前述のスレッシホー
ルドレベル検出動作と並行して三値化動作かなされる。

　尚、この時ランチ回路８７．８８には前回のフレーム
における最大値、最小値に関係したスレッシホールドレ
ベルが格納されている。

データｘｏが先ず前述と同様にバッファレジスタ８１に
格納される。そして、時間ｔ３においてゲート回路９１
がオンとなる。

ランチ回路８７に格納されているデータが加減算回路８
２の減算入力Ｂに加わる。一方、被減算入力へにはバッ
ファレジスタの内容すなわちデータｘｏが加わっている
。それらの値の大小関係はキャリ一端子りに出力される
ので時間ｔ３内のクロックψ３すなわちＬ３・φ３でラ
ンチ回路９５に取り込まれる。その時ランチ回路９５に
格納されるデータがローレベルの時にはランチ回路８７
に格納されているスレッシホールドレベル（最大値に対
応したもの）より大きい場合であり、ハイレベルの時は
逆に小さい場合である。

次に時間ｔ４において前述と同様にゲート回路９２がオ
ンとなってラッチ回路８８に格納されているデータが加
減算回路８２の減算人力Ｂに加わる。一方被減算入力Ａ
には時間ｔ３の時と同じくデータｘＯが加わっている。

それらの値の大小関係はキャリ一端子りに出力されるの
で、時間ｔ４内のクロックφ３すなわちｔ４・φ３でラ
ンチ回路９４に取り込まれる。この時ランチ回路９４に
格納されるデータがローレベルの時にはランチ回路８８
に格納されているスレッシホールドレベル（最小値に対
応したものより）大きい場合であり、ハイレベルの時に
は逆に小さい場合である。

このランチ回路のデータは、次のクロックのすなわちデ
ータｘ１の減算結果が取り込まれるまで変化せず、イン
バータ　１００とオアゲート９９より成るエンコーダに
よって三値データに変換され、シフトレジスタ１３に出
力される。ランチ回路９４．９５に格納されたデータが
共にローレベルの時には、最大値に関係したスレッシホ
ールドレベルより、バッファレジスタ８１に格納された
データすなわち、この時にはデータｘｏが大きい場合で
あるので、インバータ　１００の出力はハイレベルとな
ってオアゲート９９を介して、データビ・７トとして出
力され、またランチ回路９４のローレベルが符号ビット
として出力される。また共にハイレベルの時には、最小
値に関係したスレッシホールドレベルよりバッファレジ
スタ８１に格納されたデータが小さい場合であるので、
ランチ回路９５の出力、すなわちハイレベルがオアゲー
トを介してデータピントとして出力され、符号ビットも
ハイレベルとなる。この中間、すなわち最大値に関係し
たスレッシホールドレベルより小さく、最小値に関係し
たスレッシホールドレベルより大きい場合には、ラッチ
回路９５にハイレベルが、ランチ回路９４にローレベル
が格納される。この時には、ランチ回路９５の出力のハ
イレベルはインバータ　１００でインバートされて、オ
アゲート９９にローレベルを入力し、ランチ回路９４の
出力のローレベルもオアゲートに入力するので、オアの
出力はローレベルとなる。その結果口−ルベルがシフト
レジスタ１３に出力される。また符号データとしてラン
チ回路９４の出力すなわちロールベルが出力される。こ
の出力の三値データは第１表に示した様な２ビツトのコ
ード化された符号である。　前述の動作すなわち、時間
ｔ３゜Ｌ４における動作は前述の最大値、最小値検出の
動作と同様であり、次にＸｌ、さらに順次ｘ２〜ｘ７９
９　　対して同様に行なわれる。さらにこの一連の動作
は１フレ一ム単位でスレノシホールドルベルを変更して
連続的になされる。

さらに本発明の実施例においては各データｘ。

〜Ｘ　Ｑ’ｌ”ｌの間のパワー抽出が１フレ一ム単位で
なされる。この動作は単にバッファレジスタ８１の値を
累算する動作であり、前述の動作において残されている
時間ｔ！ｉでなされる。時間ｔ５においてゲート回路９
３がオンとなり、加減算回路８２の入力へにランチ回路
８５の内容が加わる。また人力Ｂにはバッファレジスタ
８１の内容が加わる。一方、この時加減算回路８２の加
減算制御端子ｓｕｂにはロールベルが加わるので前述の
時間ｔ　＋　＋　　ｔ　２１　　ｔ　３　。

ｔ４と異なり、加減算回路８２は加算動作をする。

この結果前述の入力Ａ、Ｂに加わったデータが出力端子
Ｃより出力され、ラッチ回路８５の入力に加わる。この
出力されたデータはｔ５・φ３のクロックでラッチ回路
８５に取り込まれる。ラッチ回路８５は最終データに対
応したフレーム時間Ｔ５の時間ｔ５、すなわちＴ５・ｔ
５でリセットされるので、１フレ一ム間のデータＸｏ〜
ｘ９９１が累算されて、パワー抽出端子１１より出力さ
れる。第５図に示したτ０〜τどは１データに対してな
される相関計算を表わすものである。

各データは４０スロツトを有するが本発明の実施例にお
いてはτ０〜τ３７に関しでのみ演算している。さらに
クロックφｌ、φ２はその時の演算に必要とするクロッ
クを示すものである。

以上本発明の実施例を用いて説明したが、第３図におけ
る加減算回路８２はパワー抽出を必要としない場合には
減算回路で良く、その時には時間ｔ５は必要でない。さ
らに本発明の実施例においては、入力データを音声信号
として説明したが、これに限らず、他の信号をも量子化
することができる。さらにまた、本発明の実施例におい
ては三値量子化を行なっているが、これは前述の時間ｔ
３．ｔａに対応する減算、すなわち比較処理を多くし、
それに関係する回路、例えばＲＯＭの記憶容量とランチ
回路を増加させることによって多値の量子化が可能とな
る。

（７）発明の効果以上述べた様に本発明は正規化回路を有さすに、簡単な
加減算回路を用いているので、乗算と異なり、その処理
スピードは早く、さらに回路が簡単となる。よって本発
明によれば簡単な回路で処理速度の速い音声データ量子
化方式を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明−実施例を示す回路構成図、第２図は三
値化方式を説明する波形図、第３図は第１図の詳細な回
路図、第４図は最大、最小値検出処理と三値化処理の順
序を示すチャート図、第５図は１フレームのデータチャ
ートと、そのクロックを示すチャート図である。５・・・・最大値算出部、６・・・最／１１イ直算出＆
５７・・・比較部、　８・・３値量子化！、９．１０・
・・乗算回路、　１２・・・記ｉ′意部、８２・・・加
減算回路、　８６・・・ＲＯＭ、　８９〜９３・・・ゲ
ート回路、　８３〜８５．８７．８８．９４．９５・・
・・ラッチ回路、　９６．９８・・・アンドゲート、９
５、９６・・・インバータ、　　９９・・・オアケート特許出願人　　カシオ計算機株式会社代理人弁理士　大　菅　義　之

Claims

【特許請求の範囲】

（１）音声データの最大値あるいは最小値を検出する検
出手段と該検出手段の出力データが加わり該データに対
応したスレッシホールドレベルを出力するスレッシホー
ルトレベル出力手段と、前記入力音声データが第１の入
力に加わり、前記スレッシホールトレベルが第２の入力
に加わる比較回路とを有することを特徴とした音声デー
タ量子化方式。
（２）前記スレッシホールドレベル出力手段はメモリよ
り成り、前記検出手段の出力が前記メモリのアドレス入
力に加わり、データ出力が前記スレッシホールドレベル
手段の出力であることを特徴とする特許請求の範囲第１
項記載の音声データ量子化方式。
（３）前記比較手段は第１の減算回路であり、第１の入
力が、被減算入力であり、第２の入力が減算入力であり
、キャリー出力が比較出力であることを特徴とする特許
請求の範囲第１項記載の音声データ量子化方式。
（４）前記音声データの最大値あるいは最小値を検出す
る手段は、第２の減算回路と、データラ・ノチ回路とを
有し、前記第２の減算回路の被減算入力には前記音声デ
ータが入力し、減算人力υこ番よ前記データラッチ回路
の出力が入力し、前記第２の減算回路のキャリー出力が
前記ランチ回路のう・ノチクロノクに加わることを特徴
とする特許請求の範囲第１項記載の音声データ量子化方
式。
（５）音声データが被減算入力として加わる減算回路と
、前記音声データが加わる第１、第２のう７チ回路と、
リードオンリメモリと、前記リート“オンリメモリのデ
ータ出力が加わる第３、第４のランチ回路と第１．第２
．第３．第４のゲート回路と前記減算回路のキャリーが
入力する第５、第６のランチ回路とを有し、前記第１の
う・ノチ回路の出力は、前記第１のゲート回路を、前記
第２のランチ回路の出力は前記第２のゲート回路を、前
記第３のランチ回路の出力は前記第３のゲート回路を前
記第４のゲート回路の出力は前記第４のゲート回路をそ
れぞれ介して、減算回路の減算入力と前記リードオンリ
メモリのアドレス入力にそれぞれ加わることを特徴とし
た音声データ量子化方式。
（６）前記第１のランチ回路は最大値を、前記第２のラ
ンチ回路は最小値をそれぞれ求めるためのランチ回路で
あり、第１に前記第１のゲート回路をオンとして前記第
１のランチ回路の出力を前記減算回路の減算入力に加え
、キャリーが出力されない時に前記音声データを前記第
１のランチ回路に格納し、第２に前記第２のゲート回路
をオンとして前記第２のランチ回路の出力を前記減算回
路の減算入力に加え、キャリーが出力された時に前記音
声データを前記第２のランチ回路に格納し、前記第１、
第２の動作を繰り返すことを特徴とする特許請求の範囲
第５項記載の音声データ量子化方式。
（７）前記第３、第４のラッチ回路は第１、第２のスレ
ッシホールドレベルを記憶し、第１に前記第３のゲート
回路をオンとして前記第３のラッチ回路の出力を前記減
算回路の減算人力に加えた後に前記減算回路のキャリー
を前記第５のランチ回路に格納し、第２に前記第４のケ
ート回路をオンとして前記第４のラッチ回路の出力を前
記減算回路の減算入力に加えた後に前記減算回路のキャ
リーを前記第６のランチ回路に格納し、前記第１、第２
の動作を繰り返すことを特徴とする特許請求の範囲第５
項記載の音声データの量子化方式。く８）前記第１のランチ回路は最大値を、第２のラッチ
回路は最小値を、第３、第４のランチ回路は第１、第２
のスレッシホールドレベルをそれぞれ記憶し、先ず第１
に前記第１のゲート回路をオンとして前記第１のラッチ
回路の出力を前記減算回路の減算入力に加え、キャリー
が出力されない時に前記音声データを前記第１のランチ
回路に格納し、第２に前記第２のゲートをオンとして前
記第２のランチ回路の出力を前記減算回路の減算入力に
加え、キャリーが出力された時に前記音声データを前記
第２のランチ回路に格納し、第３に前記第３のゲート回
路をオンとして前記第３のう・ノチ前記減算回路の減算
入力に加えた後に前記減算回路のキャリーデータを前記
第５のう・ノチ回路に格納し、第４に前記第４のゲート
回路をオンとして前記第４のランチ回路の出力を前記減
算回路の減算入力に加えた後に前記減算回路のキャリー
データを前記第６のランチ回路に格納し、前記第１、第
２、第３、第４の動作を１音声データに対応して順次繰
り返すことを特徴とする特許請求の範囲第５項記載の音
声データの量子化方式。