JP2601434B2 - 容量性負荷に対するパルス増幅回路 - Google Patents
容量性負荷に対するパルス増幅回路Info
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- JP2601434B2 JP2601434B2 JP63275272A JP27527288A JP2601434B2 JP 2601434 B2 JP2601434 B2 JP 2601434B2 JP 63275272 A JP63275272 A JP 63275272A JP 27527288 A JP27527288 A JP 27527288A JP 2601434 B2 JP2601434 B2 JP 2601434B2
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Description
【発明の詳細な説明】 （ａ）発明の技術分野 電子ビーム露光装置などでは、電圧が10Vから500V
で、パルス幅が100ns以下のパルスを容量性のブランキ
ング電極に加える必要がある。この発明は、このように
パルス信号の負荷として容量を接続する場合のパルス増
幅回路についてのものである。
で、パルス幅が100ns以下のパルスを容量性のブランキ
ング電極に加える必要がある。この発明は、このように
パルス信号の負荷として容量を接続する場合のパルス増
幅回路についてのものである。
（ｂ）従来技術と問題点 次に、第５図を参照して従来技術の構成を説明する。
第５図の11はパルス信号源、12Aと12Bは電源、13Aと1
3Bはトランジスタ（以下、TRという。）、14A、14Bおよ
び14Cは抵抗、15Aと15Bはダイオード、16は負荷容量、1
7は出力端子である。
3Bはトランジスタ（以下、TRという。）、14A、14Bおよ
び14Cは抵抗、15Aと15Bはダイオード、16は負荷容量、1
7は出力端子である。
また、18はパルス信号源11の出力電圧、19は出力端子
17の出力電圧である。
17の出力電圧である。
電源12Aは高圧電源であり、電源12Bはバイアス電源で
ある。
ある。
第５図は、パルス信号源11の出力電圧18をTR13A・13B
で増幅する。第５図の回路図は、例えば特開昭58−1192
26号公報にも記載されている。
で増幅する。第５図の回路図は、例えば特開昭58−1192
26号公報にも記載されている。
次に、第５図の波形図を第６図に示す。第６図アは信
号源11の出力電圧であり、第６図イは出力電圧19の波形
図である。
号源11の出力電圧であり、第６図イは出力電圧19の波形
図である。
第６図アのピーク電圧はTR13Aをオンさせるのに十分
な電圧であり、例えばTR13のVBEが0.6V以上になる電圧
である。
な電圧であり、例えばTR13のVBEが0.6V以上になる電圧
である。
第６図イのピーク電圧は50V程度であり、第６図イの
時間T11とT12、T13と時間T14では波形が歪んでいる。
時間T11とT12、T13と時間T14では波形が歪んでいる。
時間T11の部分の波形は負荷容量16と抵抗14Cによる放
電時定数によるものであり、時間T12の部分の波形はダ
イオード15Bの接合容量によるものである。また、時間T
13の部分の波形はTR13Aのターンオフ遅延時間によるも
のであり、時間T14の部分の波形はTR13Bのベースにおけ
る対地浮遊容量と抵抗14Bによる放電時定数によるもの
である。
電時定数によるものであり、時間T12の部分の波形はダ
イオード15Bの接合容量によるものである。また、時間T
13の部分の波形はTR13Aのターンオフ遅延時間によるも
のであり、時間T14の部分の波形はTR13Bのベースにおけ
る対地浮遊容量と抵抗14Bによる放電時定数によるもの
である。
次に、第７図を参照して他の従来技術の構成を説明す
る。
る。
第７図の21はパルス信号源、22と24は電源、23Aと23B
はFET（電界効果トランジスタ）、25は負荷容量、26は
出力端子である。
はFET（電界効果トランジスタ）、25は負荷容量、26は
出力端子である。
また、27はパルス信号源21の出力電圧、28は出力端子
26の出力電圧である。
26の出力電圧である。
第７図は、第６図の欠点を除去するものとして、Ｎチ
ャンネルのFET23AとＰチャンネルのFET23Bを使用したコ
ンプリメンタリプッシュプル方式のパルス増幅回路であ
る。
ャンネルのFET23AとＰチャンネルのFET23Bを使用したコ
ンプリメンタリプッシュプル方式のパルス増幅回路であ
る。
次に、第７図の波形図を第８図に示す。
第８図アは信号源21の出力電圧27の波形図であり、第
８図イは出力電圧28の波形図である。
８図イは出力電圧28の波形図である。
第８図ウは、FET23AとFET23Bの間を流れる電流の波形
図である。第８図ウの波形から、第８図アの立ち上がり
に対し、第８図イの立ち下がりが時間T21だけ遅れてお
り、第８図アの立ち下がりに対し、第８図イの立ち上が
りが時間T22だけ遅れていることがわかる。
図である。第８図ウの波形から、第８図アの立ち上がり
に対し、第８図イの立ち下がりが時間T21だけ遅れてお
り、第８図アの立ち下がりに対し、第８図イの立ち上が
りが時間T22だけ遅れていることがわかる。
この遅延は、FET23A・23Bのスイッチング遅延特性に
よる波形歪である。
よる波形歪である。
この遅延時間T21、T22は50ns〜２μｓにもなり、高速
で高電圧のパルスを得ることが困難である。
で高電圧のパルスを得ることが困難である。
（ｃ）発明の目的 この発明は、従来技術で問題になっているスイッチン
グ遅延特性による波形歪を補正して、容量負荷に対して
高速高電圧のパルスを得ることができるパルス増幅回路
の提供を目的とする。
グ遅延特性による波形歪を補正して、容量負荷に対して
高速高電圧のパルスを得ることができるパルス増幅回路
の提供を目的とする。
（ｄ）発明の実施例 次に、この発明による構成図を第１図に示す。
第１図の１はパルス信号源、2Aと2Bは電源、3Aと3Bは
微分回路、4Aと4Bはクランプ回路、5Aと5Bは加算回路、
6Aと6BはFET、７は負荷容量、８は出力端子である。な
お、第１図では図示を省略しているが、微分回路3Aには
第１の位相反転回路が、微分回路3Bには第２の位相反転
回路が、それぞれ含まれている。
微分回路、4Aと4Bはクランプ回路、5Aと5Bは加算回路、
6Aと6BはFET、７は負荷容量、８は出力端子である。な
お、第１図では図示を省略しているが、微分回路3Aには
第１の位相反転回路が、微分回路3Bには第２の位相反転
回路が、それぞれ含まれている。
また、9Aはパルス信号源１の出力であり、0Vパルスと
正パルスで構成されている。9Bは加算回路5Aの出力、9C
は加算回路5Bの出力、9Dは出力端子８の出力である。
正パルスで構成されている。9Bは加算回路5Aの出力、9C
は加算回路5Bの出力、9Dは出力端子８の出力である。
第１図は、微分回路3A、クランプ回路4A、加算回路5
A、FET6Aの組と、微分回路3B、クランプ回路4B、加算回
路5B、FET6Bの組で構成されており、3A〜6Aで構成され
る組はパルス信号源１の正パルスで動作し、3B〜6Bで構
成される組はパルス信号源１の0Vパルスで動作するよう
に接続されている。
A、FET6Aの組と、微分回路3B、クランプ回路4B、加算回
路5B、FET6Bの組で構成されており、3A〜6Aで構成され
る組はパルス信号源１の正パルスで動作し、3B〜6Bで構
成される組はパルス信号源１の0Vパルスで動作するよう
に接続されている。
微分回路3Aはパルス信号源１の正パルスの立ち上がり
を微分し、その出力を入力とする第１の位相反転回路
は、微分回路3Aの出力を位相反転し、負のトリガパルス
を加算回路5Aに加える。微分回路3Bはパルス信号源１の
正パルスの立ち下がりを微分し、その出力を入力とする
第２の位相反転回路は、微分回路3Bの出力を位相反転
し、正のトリガパルスを加算回路5Bに加える。なお、第
１図の3Aと3Bの枠内に示す波形は位相反転回路で位相反
転された状態のものである。
を微分し、その出力を入力とする第１の位相反転回路
は、微分回路3Aの出力を位相反転し、負のトリガパルス
を加算回路5Aに加える。微分回路3Bはパルス信号源１の
正パルスの立ち下がりを微分し、その出力を入力とする
第２の位相反転回路は、微分回路3Bの出力を位相反転
し、正のトリガパルスを加算回路5Bに加える。なお、第
１図の3Aと3Bの枠内に示す波形は位相反転回路で位相反
転された状態のものである。
クランプ回路4Aは、パルス信号源１の正パルスを入力
とし、クランプしつつ位相反転し、クランプ電圧10Aを
発生する。
とし、クランプしつつ位相反転し、クランプ電圧10Aを
発生する。
クランプ回路4Bは、パルス信号源１の0Vパルスを入力
とし、クランプしつつ位相反転し、クランプ電圧10Bを
発生する。
とし、クランプしつつ位相反転し、クランプ電圧10Bを
発生する。
加算回路5Aは、微分回路3Aの出力を入力とする第１の
位相反転回路の出力とクランプ回路4Aの出力を加算し、
負のトリガパルスとクランプ電圧10Aを低インピーダン
スでFET6Aのゲートに出力する。
位相反転回路の出力とクランプ回路4Aの出力を加算し、
負のトリガパルスとクランプ電圧10Aを低インピーダン
スでFET6Aのゲートに出力する。
加算回路5Bは、微分回路3Bの出力を入力とする第２の
位相反転回路の出力とクランプ回路4Bの出力を加算し、
正のトリガパルスとクランプ電圧10Bを低インピーダン
スでFET6Bのゲートに出力する。
位相反転回路の出力とクランプ回路4Bの出力を加算し、
正のトリガパルスとクランプ電圧10Bを低インピーダン
スでFET6Bのゲートに出力する。
FET6AとFET6Bはコンプリメンタリプッシュプルに接続
され、その接続点は負荷容量７に接続される。
され、その接続点は負荷容量７に接続される。
次に、第１図の波形図を第２図に示す。
第２図アは、パルス信号源１の出力9Aの波形図であ
る。第２図イは加算回路5Aの出力9Bの波形図であり、第
１の位相反転回路の出力とクランプ回路4Aの出力を加算
した波形図である。
る。第２図イは加算回路5Aの出力9Bの波形図であり、第
１の位相反転回路の出力とクランプ回路4Aの出力を加算
した波形図である。
第２図ウは加算回路5Bの出力9Cの波形図であり、第２
の位相反転回路の出力とクランプ回路4Bの出力を加算し
た波形図である。
の位相反転回路の出力とクランプ回路4Bの出力を加算し
た波形図である。
第２図イのE5は第１の位相反転回路から出力される負
のトリガパルスP1のピーク電圧であり、第２図ウのE6は
第２の位相反転回路から出力される正のトリガパルスP2
のピーク電圧である。
のトリガパルスP1のピーク電圧であり、第２図ウのE6は
第２の位相反転回路から出力される正のトリガパルスP2
のピーク電圧である。
第２図イのE3はクランプ回路4Aから出力されるクラン
プ電圧10Aの電圧であり、第２図ウのE4はクランプ回路4
Bから出力されるクランプ電圧10Bの電圧である。
プ電圧10Aの電圧であり、第２図ウのE4はクランプ回路4
Bから出力されるクランプ電圧10Bの電圧である。
第２図エは負荷容量７が接続された出力端子８の波形
図であり、第２図アの正パルスの立ち上がりでは、第２
図イのトリガパルスP1で負荷容量７が電源2Bの電源電圧
E2に充電されることを示し、第２図アの正パルスの立ち
下がりでは、第２図ウのトリガパルスP2で負荷容量７が
0Vに充電されることを示している。
図であり、第２図アの正パルスの立ち上がりでは、第２
図イのトリガパルスP1で負荷容量７が電源2Bの電源電圧
E2に充電されることを示し、第２図アの正パルスの立ち
下がりでは、第２図ウのトリガパルスP2で負荷容量７が
0Vに充電されることを示している。
なお、第２図イのトリガパルスP1のパルス幅T1と第２
図ウのトリガパルスP2のパルス幅T2は、共に第２図エの
出力9Dのパルス幅に比べ十分に狭い幅とする。
図ウのトリガパルスP2のパルス幅T2は、共に第２図エの
出力9Dのパルス幅に比べ十分に狭い幅とする。
また、第２図イ・ウのトリガパルスP1・P2のピーク電
圧E5とE6はFET6AとFET6Bをそれぞれ高速でオンさせるの
に十分な電圧とする。
圧E5とE6はFET6AとFET6Bをそれぞれ高速でオンさせるの
に十分な電圧とする。
パルス幅T1、T2は必要最小限の時間とし、E5×T1、E6
×T2で規定される電圧がそれぞれFET6AとFET6Bのゲート
に加えられる。
×T2で規定される電圧がそれぞれFET6AとFET6Bのゲート
に加えられる。
さらに、第２図イの電圧E3は、FET6Aをオンさせるの
に必要かつ最小限の値に設定され、トリガパルスP1で充
電された負荷容量７の電圧をE2に保持する。また、第２
図ウの電圧E4は、FET6Bをオンさせるのに必要かつ最小
限の値に設定され、トリガパルスP2で0Vに充電された負
荷容量７の電圧を0Vに保持する。
に必要かつ最小限の値に設定され、トリガパルスP1で充
電された負荷容量７の電圧をE2に保持する。また、第２
図ウの電圧E4は、FET6Bをオンさせるのに必要かつ最小
限の値に設定され、トリガパルスP2で0Vに充電された負
荷容量７の電圧を0Vに保持する。
つまり、第１図では、クランプ電圧10A・10BをFET6A
・6Bのソースとドレイン間電圧が0Vに保つために必要か
つ最小限の電圧に設定されているので、パルス信号源１
の波形9Aが、0Vからハイレベルに変化したとき、FET6A
がオフからオンし、FET6Bのターンオフ時間の影響を受
けることなく、出力端子８の出力電圧を0Vから最大出力
電圧E2まで変化させることができる。波形9Aがハイレベ
ルから0Vに変化したときも、FET6A・6Bは同様に動作す
る。
・6Bのソースとドレイン間電圧が0Vに保つために必要か
つ最小限の電圧に設定されているので、パルス信号源１
の波形9Aが、0Vからハイレベルに変化したとき、FET6A
がオフからオンし、FET6Bのターンオフ時間の影響を受
けることなく、出力端子８の出力電圧を0Vから最大出力
電圧E2まで変化させることができる。波形9Aがハイレベ
ルから0Vに変化したときも、FET6A・6Bは同様に動作す
る。
以上により、FET6AとFET6Bの共通ドレイン点には、第
２図エに示すようにスイチング遅延特性による波形歪が
補正された出力9Dの波形が得られる。
２図エに示すようにスイチング遅延特性による波形歪が
補正された出力9Dの波形が得られる。
次に、第１図の実施例の回路図を第３図に示す。
第３図では、クランプ回路4Aは抵抗41A・43A・44AとT
R42Aで構成されている。TR42Aでパルス信号源１の正パ
ルスを位相反転し、抵抗43A・44Aと電源2B・45Aの分圧
回路でクランプ電圧10Aの電圧E3を作る。抵抗41AとTR42
Aでパルス信号源１で発生したパルス波形9Aに同期して
クランプ電圧E3を発生する。
R42Aで構成されている。TR42Aでパルス信号源１の正パ
ルスを位相反転し、抵抗43A・44Aと電源2B・45Aの分圧
回路でクランプ電圧10Aの電圧E3を作る。抵抗41AとTR42
Aでパルス信号源１で発生したパルス波形9Aに同期して
クランプ電圧E3を発生する。
パルス波形9Aが0Vになるとクランプ電圧10Aは電源2B
の電源電圧E2になり、ハイレベルになると電圧E3にな
る。
の電源電圧E2になり、ハイレベルになると電圧E3にな
る。
なお、電圧E3は、次のように設定される。クランプ状
態ではＮ型のFET6Bから発生する漏れ電流がＰ型のFET6A
に流れ込んでも、FET6Aのソースとドレイン間の電圧が0
Vになるように、最小の電圧にクランプ電圧E3を設定す
る。
態ではＮ型のFET6Bから発生する漏れ電流がＰ型のFET6A
に流れ込んでも、FET6Aのソースとドレイン間の電圧が0
Vになるように、最小の電圧にクランプ電圧E3を設定す
る。
微分回路3Aは容量31A、抵抗32Aで構成される。TR33A
で第１の位相反転回路を構成する。TR51AとTR52Aで加算
回路5Aを構成する。
で第１の位相反転回路を構成する。TR51AとTR52Aで加算
回路5Aを構成する。
微分回路3Aは、容量31Aと抵抗32A及びTR33Aの入力イ
ンピーダンスで決定される時定数を持ち、この時定数に
対応してTR33Aをオンし、TR33Aは負のトリガパルスを発
生する。この時、TR51A、TR52Aの共通ベース電圧はほぼ
電源2Bの電源電圧E2から電源45Aの電源電圧E7にほぼ等
しい電圧まで急速に変化する細いパルス状の波形で変化
する。この結果、FET6Aのゲート電圧もほぼ同様な波形
で変化することになり、FET6Aは高速にオフ状態からオ
ン状態へと変化することができる。
ンピーダンスで決定される時定数を持ち、この時定数に
対応してTR33Aをオンし、TR33Aは負のトリガパルスを発
生する。この時、TR51A、TR52Aの共通ベース電圧はほぼ
電源2Bの電源電圧E2から電源45Aの電源電圧E7にほぼ等
しい電圧まで急速に変化する細いパルス状の波形で変化
する。この結果、FET6Aのゲート電圧もほぼ同様な波形
で変化することになり、FET6Aは高速にオフ状態からオ
ン状態へと変化することができる。
第１の位相反転回路を構成するTR33Aとクランプ回路4
Aの出力はTR51A・52Aの共通ベース側で加算され、TR51A
・52Aで低インピーダンスに変換されてFET6Aのゲートに
加えられる。
Aの出力はTR51A・52Aの共通ベース側で加算され、TR51A
・52Aで低インピーダンスに変換されてFET6Aのゲートに
加えられる。
31B〜33B、41B〜45B、51B・52Bは、それぞれ31A〜33
A、41A〜45A、51A・52Aに対応するとともに同じ動作を
するが、31B〜52Bの組はパルス信号源１の0Vパルスで動
作するように接続されている。
A、41A〜45A、51A・52Aに対応するとともに同じ動作を
するが、31B〜52Bの組はパルス信号源１の0Vパルスで動
作するように接続されている。
次に、第３図の波形図を第４図に示す。
第４図アはパルス信号源１の出力9Aの波形図であり、
第４図イは抵抗41A、TR42Aを流れる電流波形図である。
第４図イは抵抗41A、TR42Aを流れる電流波形図である。
第４図ウはTR33Aに流れ込む微分電流波形、第４図エ
はTR33Bから流れ出す微分電流波形である。
はTR33Bから流れ出す微分電流波形である。
第４図オは抵抗41B・TR42Bを流れる電流波形図であ
る。第４図カは加算回路5Aの出力波形であり、第４図キ
は加算回路5Bの出力波形である。第４図クは出力端子８
の出力9Dの波形図である。
る。第４図カは加算回路5Aの出力波形であり、第４図キ
は加算回路5Bの出力波形である。第４図クは出力端子８
の出力9Dの波形図である。
数値例で示せば、第４図アの出力9Aのピーク電圧10
V、繰り返し周期50nsであり、第４図ウ、エのトリガパ
ルス幅は10ns、パルス振幅10Vである。
V、繰り返し周期50nsであり、第４図ウ、エのトリガパ
ルス幅は10ns、パルス振幅10Vである。
また、負荷容量７は250pFのコンデンサであり、第４
図クの出力9Dのピーク電圧は50Vである。
図クの出力9Dのピーク電圧は50Vである。
（ｅ）発明の効果 この発明によれば、信号源の正パルスで動作する微分
回路、クランプ回路、加算回路、FETの第１の組と、信
号源の0Vパルスで動作する微分回路、クランプ回路、加
算回路、FETの第２の組とを備え、第１の組と第２の組
の微分回路の出力パルスと、FETがオンするに必要かつ
最小限の電圧に設定されたクランプ電圧とを加算回路で
加算し、その加算出力を低インピーダンスでFETのゲー
トに加えているので、次のような効果を得ることができ
る。
回路、クランプ回路、加算回路、FETの第１の組と、信
号源の0Vパルスで動作する微分回路、クランプ回路、加
算回路、FETの第２の組とを備え、第１の組と第２の組
の微分回路の出力パルスと、FETがオンするに必要かつ
最小限の電圧に設定されたクランプ電圧とを加算回路で
加算し、その加算出力を低インピーダンスでFETのゲー
トに加えているので、次のような効果を得ることができ
る。
負荷容量７に加わる出力9Dが反転する直前には、負荷
容量７を駆動するFET6A、6Bのゲート電圧はFETのターン
オフ遅延時間が生じない程度の十分微少なクランプ電圧
でそれぞれクランプされているので、パルス信号源１の
出力9Aが反転した時に波形歪みの少ない、高速の立ち上
がり特性を持つ出力を発生させることができる。
容量７を駆動するFET6A、6Bのゲート電圧はFETのターン
オフ遅延時間が生じない程度の十分微少なクランプ電圧
でそれぞれクランプされているので、パルス信号源１の
出力9Aが反転した時に波形歪みの少ない、高速の立ち上
がり特性を持つ出力を発生させることができる。
FET6AとFET6Bのゲートを低出力インピーダンスの加算
回路5Aと5Bで駆動しているので、FET6A、6Bのゲート容
量の影響を打ち消し高速のパルスを得ることができる。
回路5Aと5Bで駆動しているので、FET6A、6Bのゲート容
量の影響を打ち消し高速のパルスを得ることができる。
FET6A、6Bがコンプリメンタリプッシュプルに接続さ
れ、その接続点に負荷容量７が接続されているので、0V
から電源電圧E2までふれる振幅のパルスを得ることがで
きる。
れ、その接続点に負荷容量７が接続されているので、0V
から電源電圧E2までふれる振幅のパルスを得ることがで
きる。
微分回路とクランプ回路を有しているので、トリガパ
ルスの電圧とクランプ電圧をお互いの影響を受けること
なく調整することにより、負荷容量７の波形歪を最小に
することがでる。
ルスの電圧とクランプ電圧をお互いの影響を受けること
なく調整することにより、負荷容量７の波形歪を最小に
することがでる。
第１図はこの発明による構成図、第２図は第１図の波形
図、第３図はこの発明による実施例の回路図、第４図は
第３図の波形図、第５図は従来技術による構成図、第６
図は第５図の波形図、第７図は他の従来技術による構成
図、第８図は第７図の波形図である。 １……パルス信号源、2A・2B……電源、3A・3B……微分
回路、4A・4B……クランプ回路、5A・5B……加算回路、
6A・6B……FET、７……負荷容量、８……出力端子。
図、第３図はこの発明による実施例の回路図、第４図は
第３図の波形図、第５図は従来技術による構成図、第６
図は第５図の波形図、第７図は他の従来技術による構成
図、第８図は第７図の波形図である。 １……パルス信号源、2A・2B……電源、3A・3B……微分
回路、4A・4B……クランプ回路、5A・5B……加算回路、
6A・6B……FET、７……負荷容量、８……出力端子。
Claims (1)
- 【請求項１】パルス信号源（１）の正パルスの立ち上が
りを微分する第１の微分回路（3A）と、 パルス信号源（１）の正パルスを入力とし、クランプし
つつ位相反転し、第１のクランプ電圧（10A）を出力す
る第１のクランプ回路（4A）と、 パルス信号源（１）の正パルスの立ち下がりを微分する
第２の微分回路（3B）と、 パルス信号源（１）の0Vパルスを入力とし、クランプし
つつ位相反転し、第２のクランプ電圧（10B）を出力す
る第２のクランプ回路（4B）と、 第１の微分回路（3A）の出力を入力とする第１の位相反
転回路から出力される負荷のトリガパルスと第１のクラ
ンプ回路（4A）の出力とを加算し、その加算出力を低イ
ンピーダンスで出力する第１の加算回路（5A）と、 第２の微分回路（3B）の出力を入力とする第２の位相反
転回路から出力される正のトリガパルスと第２のクラン
プ回路（4B）の出力とを加算し、その加算出力を低イン
ピーダンスで出力する第２の加算回路（5B）と、 第１の加算回路（5A）の出力をゲート入力とする第１の
FET（6A）と、 第２の加算回路（5B）の出力をゲート入力とする第２の
FET（6B）とを備え、 第１のクランプ電圧（10A）を第１のFET（6A）がオンす
るのに必要かつ最小限の電圧に設定するとともに、第２
のクランプ電圧（10B）を第２のFET（6B）がオンするの
に必要かつ最小限の電圧に設定し、 第１のFET（6A）と第２のFET（6B）を直列に接続し、接
続点を負荷容量（７）に接続することを特徴とする容量
負荷に対するパルス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275272A JP2601434B2 (ja) | 1988-10-31 | 1988-10-31 | 容量性負荷に対するパルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275272A JP2601434B2 (ja) | 1988-10-31 | 1988-10-31 | 容量性負荷に対するパルス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121520A JPH02121520A (ja) | 1990-05-09 |
| JP2601434B2 true JP2601434B2 (ja) | 1997-04-16 |
Family
ID=17553113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275272A Expired - Lifetime JP2601434B2 (ja) | 1988-10-31 | 1988-10-31 | 容量性負荷に対するパルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601434B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008099466A1 (ja) * | 2007-02-13 | 2008-08-21 | Panasonic Corporation | 送信装置 |
| JP4953968B2 (ja) * | 2007-08-03 | 2012-06-13 | 新電元工業株式会社 | ブランキング回路 |
| JP2018056737A (ja) * | 2016-09-28 | 2018-04-05 | パナソニックＩｐマネジメント株式会社 | 半導体スイッチング素子の駆動回路 |
| JP7161509B2 (ja) * | 2019-10-31 | 2022-10-26 | 株式会社タムラ製作所 | ゲート駆動回路 |
| CN114616750A (zh) * | 2019-10-31 | 2022-06-10 | 株式会社田村制作所 | 栅极驱动电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593320A (en) * | 1979-01-10 | 1980-07-15 | Yuasa Battery Co Ltd | Switching unit |
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
-
1988
- 1988-10-31 JP JP63275272A patent/JP2601434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02121520A (ja) | 1990-05-09 |
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