JP2018056737A - 半導体スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】ゲート端子を有する半導体スイッチング素子に対して、ターンオフ時間をさらに短くしたゲート駆動回路を提供する。
【解決手段】ゲート駆動回路は、半導体スイッチング素子を駆動する。ゲート端子に閾値電圧以上のオン電圧を印加するオン電圧印加部と、オン電圧印加部が印加するオン電圧を変化させるオン電圧可変部と、ゲート端子に、閾値電圧よりも低く、且つ、前記ゲート端子と第１端子との間の寄生容量から電荷を引き抜くオフ電圧を印加するオフ電圧印加部とを備える。オン電圧可変部は、半導体スイッチング素子のオン期間の開始時においてオン電圧を閾値電圧以上の第１オン電圧とし、オン期間の終了時においてオン電圧を第１オン電圧よりも低く、且つ、閾値電圧以上の第２オン電圧とするよう、オン電圧を変化させる。
【選択図】図２

Description

本発明は、ゲート端子を有する半導体スイッチング素子に対して、ゲート端子に電圧を印加することで駆動する半導体スイッチング素子の駆動回路に関する。

従来、レーザーダイオード等の半導体発光素子をパルス発光させる際に、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のゲート端子を有する半導体スイッチング素子が用いられている。また、このような半導体スイッチング素子のスイッチングを高速化するために、半導体スイッチング素子に対して、オン状態からオフ状態への遷移（以下、「ターンオフ」と言う）にかかる時間を短くすることが求められている。

これに対して、例えば、半導体スイッチング素子をターンオフさせる際に、ゲート端子に負の電圧を印加することで、ターンオフ時間を短くできるゲート駆動回路が提供されている（特許文献１、２参照）。

特開平８−１４９７９６号公報 特開２０００−２１６６７１号公報

しかしながら、近年、半導体スイッチング素子のスイッチングに対してさらなる高速化が求められているため、ターンオン時間及びターンオフ時間をさらに短くしたいという要請があった。

そこで、本発明は、上記要請に鑑み、ゲート端子を有する半導体スイッチング素子に対して、ターンオン時間及びターンオフ時間を短くしたゲート駆動回路を提供することを課題とする。

本発明のゲート駆動回路は、第１端子、該第１端子よりも高電位側に接続される第２端子、及び、閾値電圧以上の電圧が印加されることで、前記第１端子と前記第２端子との間が導通するゲート端子を有する半導体スイッチング素子を駆動するゲート駆動回路であって、前記ゲート端子に前記閾値電圧以上のオン電圧を印加するオン電圧印加部と、前記オン電圧印加部が印加するオン電圧を変化させるオン電圧可変部と、前記ゲート端子に、前記閾値電圧よりも低く、且つ、前記ゲート端子と第１端子との間の寄生容量から電荷を引き抜くオフ電圧を印加するオフ電圧印加部とを備え、前記オン電圧可変部は、前記半導体スイッチング素子のオン期間の開始時において前記オン電圧を前記閾値電圧以上の第１オン電圧とし、前記オン期間の終了時において前記オン電圧を前記第１オン電圧よりも低く、且つ、前記閾値電圧以上の第２オン電圧とするよう、前記オン電圧を変化させる、ことを特徴とする。

かかる構成によれば、半導体スイッチング素子のオン期間の終了時に、第１オン電圧よりも低い第２オン電圧がゲート端子に印加されているため、スイッチング素子のゲート端子と第１端子との間の寄生容量（以下、「ゲート寄生容量」と言う）に蓄積されている電荷の量は、オン期間において第１オン電圧が印加され続ける場合と比べて少ない。これにより、ターンオフの際にゲート寄生容量から素早く電荷を引き抜くことができるため、ターンオフ時間を短くすることができる。

しかも、半導体スイッチング素子をオフ状態からオン状態へ遷移（以下、「ターンオン」と言う）させる際に、第２オン電圧よりも高い第１オン電圧がゲート端子に印加されることで、ターンオン時間を短くできる。

また、前記第１端子を基準とした前記第１オン電圧と前記第２オン電圧との比は二倍以上である、ことが好ましい。

かかる構成によれば、半導体スイッチング素子をターンオンさせる際に、第２オン電圧と比べて二倍以上の第１オン電圧がゲート端子に印加されるため、ゲート端子の電圧が閾値電圧を越えるまでの時間が短くなる。これにより、半導体スイッチング素子をターンオンさせる際のターンオン時間をさらに短くできる。

また、前記オン電圧可変部は、前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から低下させる第１微分回路と、前記直列回路の他端と接続され、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加する電圧電源と、を備え、前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことが好ましい。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

また、前記オン電圧可変部は、前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から低下させる第１微分回路と、アノードが前記直列回路の他端に接続され、カソードが前記半導体スイッチング素子の第１端子に接続されると共に、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加するツェナーダイオードと、を備え、前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことが好ましい。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

また、前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記閾値電圧よりも低い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも高く、且つ、前記閾値電圧よりも低い第２オフ電圧とするよう、前記オフ電圧を変化させる、ことが好ましい。

かかる構成によれば、半導体スイッチング素子をターンオンさせる直前において、ゲート端子に印加されている第２オフ電圧が第１オフ電圧よりも高い。そのため、半導体スイッチング素子をターンオンさせる際に、ゲート端子の電圧が閾値電圧を越えるまでの時間が短くなることにより、ターンオン時間をさらに短くできる。

また、前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記閾値電圧よりも低い前記オフ電圧を第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも高く、且つ、前記閾値電圧よりも低い第２オフ電圧とするよう、前記オフ電圧を変化させ、前記コンデンサ、及び、前記ゲート端子と第１端子との間に接続された第２抵抗を含むと共に、前記ゲート端子に前記第１オフ電圧を印加した後、印加する電圧を前記第１オフ電圧から上昇させ、その後、前記ゲート端子に前記第２オフ電圧が印加され続けるように所定の電圧を印加する第２微分回路を備える、ことが好ましい。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

本発明のゲート駆動回路は、第１端子、該第１端子よりも低電位側に接続される第２端子、及び、閾値電圧以下の電圧が印加されることで、前記第１端子と前記第２端子との間が導通するゲート端子を有する半導体スイッチング素子を駆動するゲート駆動回路であって、前記ゲート端子に前記閾値電圧以下のオン電圧を印加するオン電圧印加部と、前記オン電圧印加部が印加するオン電圧を変化させるオン電圧可変部と、前記ゲート端子に、前記閾値電圧よりも高く、且つ、前記ゲート端子と第１端子との間の寄生容量から電荷を引き抜くオフ電圧を印加するオフ電圧印加部とを備え、前記オン電圧可変部は、前記半導体スイッチング素子のオン期間の開始時において前記オン電圧を前記閾値電圧以下の第１オン電圧とし、前記オン期間の終了時において前記オン電圧を前記第１オン電圧よりも高く、且つ、前記閾値電圧以下の第２オン電圧とするよう、前記オン電圧を変化させる、ことを特徴とする。

かかる構成によれば、半導体スイッチング素子のオン期間の終了時に、第１オン電圧よりも高い第２オン電圧がゲート端子に印加されているため、スイッチング素子のゲート寄生容量に蓄積されている電荷の量は、オン期間において第１オン電圧が印加され続ける場合と比べて少ない。これにより、ターンオフの際にゲート寄生容量から素早く電荷を引き抜くことができるため、ターンオフ時間を短くすることができる。

しかも、半導体スイッチング素子をターンオンさせる際に、第２オン電圧よりも高い第１オン電圧がゲート端子に印加されることで、ターンオン時間を短くできる。

また、前記第１端子を基準とした前記第１オン電圧と前記第２オン電圧との比は二倍以上である、ことが好ましい。

かかる構成によれば、半導体スイッチング素子をターンオンさせる際に、第２オン電圧と比べて二倍以上の第１オン電圧がゲート端子に印加されるため、ゲート端子の電圧が閾値電圧を越えるまでの時間が短くなる。これにより、半導体スイッチング素子をターンオンさせる際のターンオン時間をさらに短くできる。

また、前記オン電圧可変部は、前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から上昇させる第１微分回路と、前記直列回路の他端と接続され、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加する電圧電源と、を備え、前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことが好ましい。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

また、前記オン電圧可変部は、前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から上昇させる第１微分回路と、アノードが前記直列回路の他端に接続され、カソードが前記半導体スイッチング素子の第１端子に接続されると共に、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加するツェナーダイオードと、を備え、前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことが好ましい。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

また、前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記閾値電圧よりも高い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも低く、且つ、前記閾値電圧よりも高い第２オフ電圧とするよう、前記オフ電圧を変化させる、ことが好ましい。

かかる構成によれば、半導体スイッチング素子をターンオンさせる直前において、ゲート端子に印加されている第２オフ電圧が第１オフ電圧よりも低い。そのため、半導体スイッチング素子をターンオンさせる際に、ゲート端子の電圧が閾値電圧を越えるまでの時間が短くなることにより、ターンオン時間をさらに短くできる。

また、前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記オフ電圧を前記閾値電圧よりも高い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも低く、且つ、前記閾値電圧よりも高い第２オフ電圧とするよう、前記オフ電圧を変化させ、前記コンデンサ、及び、前記ゲート端子と第１端子との間に接続された第２抵抗を含むと共に、前記ゲート端子に前記第１オフ電圧を印加した後、印加する電圧を前記第１オフ電圧から上昇させ、その後、前記ゲート端子に前記第２オフ電圧が印加され続けるように所定の電圧を印加する第２微分回路を備える、ことが好ましい。なお、ここでいう「印加する電圧を前記第１オフ電圧から上昇させる」とは、例えば、印加する電圧を、ＧＮＤ電圧を基準として第１オフ電圧から上昇させることを言う。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

本発明の発光装置は、発光素子と、前記発光素子への電流の供給と停止とを切り替える半導体スイッチング素子と、前記半導体スイッチング素子を駆動する前記ゲート駆動回路と、を備えることを特徴とする。

かかる構成によれば、簡易な回路構成により、ターンオン時間及びターンオフ時間を短くすることができる。

かかる構成によれば、半導体スイッチング素子のオン期間の終了時に、第１オン電圧よりも低い第２オン電圧がゲート端子に印加されているため、スイッチング素子のゲート寄生容量に蓄積されている電荷の量は、オン期間において第１オン電圧が印加され続ける場合と比べて少ない。これにより、ターンオフの際にゲート寄生容量から素早く電荷を引き抜くことでターンオフ時間を短くすることができるため、発光素子に流れる電流の供給と停止とを素早く切り替えることができる。

本発明によれば、ゲート端子を有する半導体スイッチング素子に対して、ターンオフ時間を短くしたゲート駆動回路を提供することができる。

図１は、本発明の第１実施形態に係るゲート駆動回路の構成を示すブロック図である。 図２は、本発明の第１実施形態に係るゲート駆動回路におけるオン電圧印加部の出力信号を示すタイムチャート、及び、該ゲート駆動回路により駆動される半導体スイッチング素子におけるゲート端子の電圧を示すタイムチャートである。 図３は、本発明の第２実施形態に係るゲート駆動回路の構成を示すブロック図である。 図４は、本発明の第３実施形態に係るゲート駆動回路の構成を示すブロック図である。 図５は、本発明の第３実施形態に係るゲート駆動回路におけるオン電圧印加部の出力信号を示すタイムチャート、及び、該ゲート駆動回路により駆動される半導体スイッチング素子におけるゲート端子の電圧を示すタイムチャートである。 図６は、本発明の第４実施形態に係るゲート駆動回路の構成を示すブロック図である。

以下、本発明の一実施形態に係るゲート駆動回路を備える発光装置について図面を参酌しつつ説明する。

＜第１実施形態＞
まず、第１実施形態にかかる発光装置の回路構成について、図１を用いて説明する。

発光装置１は、ゲート駆動回路２、発光素子ＬＤ、及び、半導体スイッチング素子Ｑ１等を備える。本実施形態の発光装置１は、被写体にレーザー光を拡散照射し、その反射光を二次元の画像センサで測定し、光の飛行時間により被写体までの距離を計算して、三次元の距離分布画像を作成するＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）方式の距離画像カメラにおける光源として用いられる。

発光素子ＬＤは、電流が供給されることにより発光する発光素子である。本実施形態の発光素子ＬＤは、レーザーダイオードであり、例えば、２端子を有するレーザーダイオードである。本実施形態の発光装置１では、半導体スイッチング素子Ｑ１の導通と非導通との切り替えがナノ秒単位という高速で繰り返されることで、発光素子ＬＤの発光と非発光との切り替えが高速で繰り返される。

半導体スイッチング素子Ｑ１は、第１端子ｔ_１、第１端子ｔ_１よりも高電位側に接続される第２端子ｔ_２、及び、閾値電圧以上の電圧が印加されることで、第１端子ｔ_１と第２端子ｔ_２との間が導通するゲート端子ｔ_Ｇを有する。本実施形態の半導体スイッチング素子Ｑ１は、ＭＯＳＦＥＴであり、ソース端子（第１端子ｔ_１）、ドレイン端子（第２端子ｔ_２）、及び、ゲート端子ｔ_Ｇを有する。具体的には、半導体スイッチング素子Ｑ１は、Ｎチャネル型ＭＯＳＦＥＴである。なお、ここでいう閾値電圧とは、ゲート端子ｔ_Ｇと第１端子（ソース端子ｔ_１）との間の電位差である。本実施形態の閾値電圧は、＋３Ｖである。

ゲート駆動回路２は、オン電圧印加部３と、オン電圧可変部４と、オフ電圧印加部５とを備える。

本実施形態のオン電圧印加部３は、ドライバＩＣである。オン電圧印加部３は、パルス信号を生成するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｗａｙ、図示なし）、第１電圧電源Ｖ１、ＧＮＤにそれぞれ接続されている。本実施形態のＦＰＧＡは、外部から入力された撮影モード情報に応じて、所定のパルス幅のパルス信号をオン電圧印加部３に出力する。第１電圧電源Ｖ１は、ゲート端子ｔ_Ｇに閾値電圧以上の高い第１オン電圧を印加できるよう、所定の電圧を印加する定電圧電源である。本実施形態の第１電圧電源Ｖ１は、第１定電圧Ｖ_１（例えば、＋１７Ｖ）を印加する。

オン電圧可変部４は、オン電圧印加部３の出力端子とゲート端子ｔ_Ｇとの間に接続されたコンデンサＣ１、コンデンサＣ１とゲート端子ｔ_Ｇとの接続点に一端が接続された直列回路６を含む第１微分回路７と、第１抵抗Ｒ１の他端と接続される第２電圧電源Ｖ２とを備える。本実施形態では、直列回路６は、アノードが接続されたダイオードＤ１、及び、一端がダイオードＤ１のカソードと直列接続された第１抵抗Ｒ１を含む。第２電圧電源Ｖ２は、ゲート端子ｔ_Ｇに、第１オン電圧のよりも低く、且つ、半導体スイッチング素子Ｑ１の閾値電圧以上の第２オン電圧が印加されるよう、所定の電圧を印加する定電圧電源である。第２電圧電源Ｖ２は、ゲート端子ｔ_Ｇに、第１オン電圧よりも低く、且つ、半導体スイッチング素子Ｑ１の閾値電圧以上の第２オン電圧が印加されるよう、所定の電圧を印加する定電圧電源である。本実施形態の第２電圧電源Ｖ２は、第２定電圧Ｖ_２（例えば、＋５Ｖ）を印加する。

オフ電圧印加部５は、コンデンサＣ１、及び、ゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間に接続された第２抵抗Ｒ２を含む第２微分回路である。

半導体スイッチング素子Ｑ１の第１端子ｔ_１（ソース端子）と第２端子ｔ_２（ドレイン端子）との間には、半導体スイッチング素子Ｑ１における第１端子ｔ_１（ソース端子）と第２端子ｔ_２（ドレイン端子）との寄生容量の影響を低減するために、第３抵抗Ｒ３が接続されている。また、第２電圧電源Ｖ２と発光素子ＬＤとの間には、発光素子ＬＤに供給される電流の大きさを調整するために、第４抵抗Ｒ４が接続されている。

なお、第１微分回路６及び第２微分回路（オフ電圧印加部５）の回路構成は、上述の構成に限定されず、他の構成であってもよい。

次に、発光装置１の動作について、図２のタイムチャートを用いて説明する。同図の上側のチャートはオン電圧印加部３の出力信号を示し、同図の下側のチャートは半導体スイッチング素子Ｑ１のゲート端子ｔ_Ｇに印加される電圧を示す。

オン電圧印加部３は、ＦＰＧＡにより出力されたパルス信号に基づき、パルス信号がＨＩＧＨのときに第１オン電圧Ｖ_ＯＮ１でＨＩＧＨ信号をオン電圧可変部４に出力し、パルス信号がＬＯＷのときに０ＶでＬＯＷ信号をオン電圧可変部４に出力する。オン電圧印加部３がＨＩＧＨ信号を出力する期間は、半導体スイッチング素子Ｑ１のオン期間Ｔ_ＯＮに相当し、オン電圧印加部３がＬＯＷ信号を出力する期間は、半導体スイッチング素子Ｑ１のオフ期間Ｔ_ＯＦＦに相当する。

半導体スイッチング素子Ｑ１のターンオンの際、オン期間Ｔ_ＯＮの開始時において、コンデンサＣ１に、第１定電圧Ｖ_１（例えば、＋１７Ｖ）相当のＨＩＧＨ信号が出力されることにより、ゲート端子ｔ_Ｇに印加されるオン電圧が、第１微分回路６により第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）まで急激に上昇する。これに伴い、コンデンサＣ１には、電荷が蓄積される。また、半導体スイッチング素子Ｑ１のゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間の寄生容量（以下、「ゲート寄生容量」と言う）には、電荷が蓄積される。

ゲート端子ｔ_Ｇに印加される電圧が、閾値電圧（例えば、＋３Ｖ）以上となった時点で、半導体スイッチング素子Ｑ１の第１端子ｔ_１及び第２端子ｔ_２は導通状態となり、第２端子ｔ_２から第１端子ｔ_１電流が流れる。即ち、本実施形態では、ソース端子ｔ_１及びドレイン端子ｔ_２が導通状態となり、ドレイン電流が流れる。これにより、第２電圧電源Ｖ２から第４抵抗Ｒ４を介して発光素子ＬＤに電流が供給され、発光素子ＬＤが発光する。

ゲート端子ｔ_Ｇに印加されるオン電圧は、第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）まで急激に上昇した後、第１微分回路６の時定数で低下し、第２定電圧Ｖ_２（例えば、＋５Ｖ）とダイオードＤ１の両端間に生じる電圧Ｖ_Ｄ１（例えば、＋０．６Ｖ）との合計値である第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）で維持される。オン期間Ｔ_ＯＮにおいて、第１オン電圧Ｖ_ＯＮ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形（図２の下側のチャートにおけるα領域の波形）は、下に凸な形状であって傾きが徐々に減少する形状である。

ゲート端子ｔ_Ｇに第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）が印加された状態においても、ゲート端子ｔ_Ｇに印加される電圧が閾値電圧（例えば、＋３Ｖ）以上であるため、半導体スイッチング素子Ｑ１の導通状態は維持され、発光素子ＬＤは発光し続ける。この状態においても、コンデンサＣ１には電荷が蓄積されている。具体的には、コンデンサＣ１には、第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）と第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）との電圧差（例えば、＋１１．４Ｖ）が充電されている。

一方、半導体スイッチング素子Ｑ１のターンオフの際、オフ期間Ｔ_ＯＦＦの開始時において、コンデンサＣ１にＬＯＷ信号が出力されることにより、コンデンサＣ１に充電されていた電圧差（例えば、＋１１．４Ｖ）が放電され、ゲート端子ｔ_Ｇに逆バイアスが印加される。この逆バイアスにより、ゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間の寄生容量から電荷が引き抜かれて、ゲート端子ｔ_Ｇに印加される電圧が、第１オフ電圧Ｖ_ＯＦＦ１（例えば、−１１．４Ｖ）まで急激に低下する。ゲート端子ｔ_Ｇに印加される電圧が、閾値電圧（例えば、＋３Ｖ）未満となった時点で、半導体スイッチング素子Ｑ１は非導通状態となり、発光素子ＬＤへの電流が停止され、発光素子ＬＤは非発光となる。

ゲート端子ｔ_Ｇに印加される電圧は、第１オフ電圧Ｖ_ＯＦＦ１（例えば、−１１．４Ｖ）まで急激に低下した後、オフ電圧印加部５（第２微分回路）の時定数で上昇し、第２オフ電圧Ｖ_ＯＦＦ２（例えば、０Ｖ）で維持される。オフ期間Ｔ_ＯＦＦにおいて、第１オフ電圧Ｖ_ＯＦＦ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形（図２の下側のチャートにおけるβ領域の波形）は、上に凸な形状であって傾きが徐々に減少する形状である。ゲート端子ｔ_Ｇに第２オフ電圧Ｖ_ＯＦＦ２（例えば、０Ｖ）が印加された状態においても、ゲート端子ｔ_Ｇに印加される電圧が閾値電圧（例えば、＋３Ｖ）よりも低いため、半導体スイッチング素子Ｑ１の非導通状態は維持され、発光素子ＬＤは非発光のままとなる。

これら一連の動作を繰り返すことにより、発光素子ＬＤの発光及び非発光の切り替えを繰り返し実行することができる。

発光装置１の動作は以上の通りである。以下、この構成による効果について説明する。

ゲート駆動回路２では、半導体スイッチング素子Ｑ１のオン期間Ｔ_ＯＮの終了時に、第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）よりも低い第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）がゲート端子ｔ_Ｇに印加されている。そのため、半導体スイッチング素子Ｑ１のゲート寄生容量に蓄積されている電荷の量は、オン期間Ｔ_ＯＮにおいて第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）が印加され続ける場合と比べて少ない。これにより、ターンオフの際にゲート寄生容量から素早く電荷を引き抜くことができるため、ターンオフ時間を短くすることができる。

ゲート駆動回路２により、半導体スイッチング素子Ｑ１をターンオンさせる際に、第１端子ｔ_１（ソース端子）を基準とした第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）と比べて二倍以上の第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）がゲート端子ｔ_Ｇに印加されるため、ゲート端子ｔ_Ｇの電圧が閾値電圧を越えるまでの時間が短くなる。これにより、半導体スイッチング素子Ｑ１をターンオンさせる際のターンオン時間をさらに短くできる。

ゲート駆動回路２では半導体スイッチング素子Ｑ１をターンオンさせる直前において、ゲート端子ｔ_Ｇに、第１オフ電圧Ｖ_ＯＦＦ１（例えば、−１１．４Ｖ）よりも高い第２オフ電圧Ｖ_ＯＦＦ２（例えば、０Ｖ）が、印加されている。そのため、半導体スイッチング素子Ｑ１をターンオンさせる際に、第１オフ電圧Ｖ_ＯＦＦ１を印加し続ける場合よりも、ターンオンさせる直前の電圧と閾値電圧との差が小さいため、ターンオン時間をさらに短くできる。

発光装置１では、第２電圧電源Ｖ２が、発光素子ＬＤへの電流の供給、及び、ゲート端子ｔ_Ｇへの第２オン電圧Ｖ_ＯＮ２の印加の両方を行う。そのため、発光素子ＬＤへの電流の供給、及び、ゲート端子ｔ_Ｇへの第２オン電圧Ｖ_ＯＮ２の印加を別々の電源により行う場合と比べて、発光装置１の小型化が期待できる。

＜第２実施形態＞
以下、第２実施形態にかかる発光装置の回路構成について、図３を用いて説明する。なお、第２実施形態は、第１実施形態と比べて、ゲート駆動回路２におけるオン電圧可変部４のみが異なり、これ以外の構成については同一である。第２実施形態における第１実施形態と同一の構成については、同一の符号を付してその説明を省略する。

発光装置１１は、ゲート駆動回路１２、発光素子ＬＤ、半導体スイッチング素子Ｑ１等を備える。ゲート駆動回路１２は、オン電圧印加部３と、オン電圧可変部１４と、オフ電圧印加部５とを備える。

オン電圧可変部１４は、第１微分回路６と、アノードが第１抵抗Ｒ１の他端（第１抵抗Ｒ１の両端のうちダイオードＤ１と接続されていない端部）に接続され、カソードが半導体スイッチング素子Ｑ１の第１端子（ソース端子）に接続されるツェナーダイオードＺＤとを備える。ツェナーダイオードＺＤのツェナー電圧値は、閾値電圧（例えば、＋３Ｖ）よりも高く、例えば、＋５Ｖである。オン電圧可変部１４では、ツェナー電圧値が、第１実施形態のオン電圧可変部４での第２定電圧Ｖ_２に相当する。

発光装置１１では、半導体スイッチング素子Ｑ１のターンオンの際に、ゲート端子に印加される電圧が、第１微分回路６により第１オン電圧Ｖ_ＯＮ１（例えば、＋１７Ｖ）まで急激に上昇した後、第１微分回路６の時定数で低下し、第２定電圧Ｖ_２（例えば、＋５Ｖ）とダイオードＤ１の両端間に生じる電圧Ｖ_Ｄ１（例えば、＋０．６Ｖ）との合計値である第２オン電圧Ｖ_ＯＮ２（例えば、＋５．６Ｖ）で維持される。

これにより、第１実施形態にかかる発光装置１と同様に、オン期間Ｔ_ＯＮの終了時に、第１オン電圧Ｖ_ＯＮ１よりも低い第２オン電圧Ｖ_ＯＮ２がゲート端子ｔ_Ｇに印加されているため、スイッチング素子Ｑ１のゲート寄生容量に蓄積されている電荷の量は、オン期間Ｔ_ＯＮにおいて第１オン電圧Ｖ_ＯＮ１が印加され続ける場合と比べて少ない。これにより、ターンオフの際にゲート寄生容量から素早く電荷を引き抜くことでターンオフ時間を短くすることができるため、発光素子ＬＤに流れる電流の供給と停止とを素早く切り替えることができる。

＜第３実施形態＞
以下、第３実施形態にかかる発光装置の回路構成について、図４、図５を用いて説明する。

なお、第３実施形態は、第１実施形態と比べて、ＭＯＳＦＥＴがＰチャネル型である点等が異なる。第３実施形態における第１実施形態と同一の構成については、同一の符号を付してその説明を省略する。

発光装置２１は、ゲート駆動回路１２、発光素子ＬＤ、及び、半導体スイッチング素子Ｑ２等を備える。

本実施形態の半導体スイッチング素子Ｑ２は、Ｐチャネル型ＭＯＳＦＥＴである。本実施形態の閾値電圧は、−３Ｖである。

ゲート駆動回路２２は、オン電圧印加部３と、オン電圧可変部２４と、オフ電圧印加部２５とを備える。

第１電圧電源Ｖ１は、ゲート端子ｔ_Ｇに閾値電圧よりも低い第１オン電圧を印加できるよう、所定の電圧を印加する定電圧電源である。本実施形態の第１電圧電源Ｖ１は、Ｖ３電位を基準として第１定電圧Ｖ_１（例えば、−１７Ｖ）を印加する。

本実施形態のオン電圧可変部２４は、オン電圧印加部３の出力端子とゲート端子ｔ_Ｇとの間に接続されたコンデンサＣ１、コンデンサＣ１とゲート端子ｔ_Ｇとの接続点に一端が接続された直列回路２６を含む第１微分回路２７である。

オフ電圧印加部２５は、コンデンサＣ１、及び、ゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間に接続された第２抵抗Ｒ２を含む第２微分回路である。

スイッチング素子Ｑ２の第１端子（ソース端子）には、第３定電圧を出力する第３電圧電源Ｖ３が接続されている。

なお、第１微分回路２６及び第２微分回路（オフ電圧印加部２５）の回路構成は、上述の構成に限定されず、他の構成であってもよい。

次に、発光装置１の動作について、図５のタイムチャートを用いて説明する。同図の上側のチャートはオン電圧印加部３の出力信号を示し、同図の下側のチャートは半導体スイッチング素子Ｑ２のゲート端子ｔ_Ｇに印加される電圧を示す。

オン電圧印加部３は、ＦＰＧＡにより出力されたパルス信号に基づき、ＨＩＧＨ信号及びＬＯＷ信号をオン電圧可変部２４に出力する。パルス信号は、コンデンサＣ１電源（図示なし）を介して、ゲート端子ｔ_Ｇに印加される。

半導体スイッチング素子Ｑ２のターンオンの際、オン期間Ｔ_ＯＮの開始時において、コンデンサＣ１に、第１定電圧Ｖ_１（例えば、−１７Ｖ）相当のＬＯＷ信号が出力されることにより、ゲート端子ｔ_Ｇに印加されるオン電圧が、第１微分回路６により第１オン電圧Ｖ_ＯＮ１（例えば、−１７Ｖ）まで急激に低下する。これに伴い、コンデンサＣ１には、電荷が蓄積される。また、半導体スイッチング素子Ｑ２のゲート寄生容量には、電荷（が蓄積される。

ゲート端子ｔ_Ｇに印加される電圧が、閾値電圧（例えば、−３Ｖ）以下となった時点で、半導体スイッチング素子Ｑ２の第１端子ｔ_１及び第２端子ｔ_２は導通状態となり、第２端子ｔ_２から第１端子ｔ_１電流が流れる。即ち、本実施形態では、ソース端子ｔ_１及びドレイン端子ｔ_２が導通状態となり、ドレイン電流が流れる。これにより、第２電圧電源Ｖ２から発光素子ＬＤに電流が供給され、発光素子ＬＤが発光する。

ゲート端子ｔ_Ｇに印加されるオン電圧は、第１オン電圧Ｖ_ＯＮ１（例えば、−１７Ｖ）まで急激に低下した後、第１微分回路６の時定数で上昇し、第３定電圧（例えば、−５Ｖ）と第２抵抗Ｒ２の両端間に生じる電圧Ｖ_Ｒ２（例えば、−０．６Ｖ）との合計値である第２オン電圧Ｖ_ＯＮ２（例えば、−５．６Ｖ）で維持される。オン期間Ｔ_ＯＮにおいて、第１オン電圧Ｖ_ＯＮ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形（図５の下側のチャートにおけるα領域の波形）は、上に凸な形状であって傾きが徐々に減少する形状である。

ゲート端子ｔ_Ｇに第２オン電圧Ｖ_ＯＮ２（例えば、−５．６Ｖ）が印加された状態においても、ゲート端子ｔ_Ｇに印加される電圧が閾値電圧（例えば、−３Ｖ）よりも低いため、半導体スイッチング素子Ｑ２の導通状態は維持され、発光素子ＬＤは発光し続ける。この状態においても、コンデンサＣ１には電荷が蓄積されている。具体的には、コンデンサＣ１には、第１オン電圧Ｖ_ＯＮ１（例えば、−１７Ｖ）と第２オン電圧Ｖ_ＯＮ２（例えば、−５．６Ｖ）との電圧差（例えば、−１１．４Ｖ）が充電されている。

一方、半導体スイッチング素子Ｑ２のターンオフの際、オフ期間Ｔ_ＯＦＦの開始時において、コンデンサＣ１にＬＯＷ信号が出力されることにより、コンデンサＣ１に充電されていた電圧差（例えば、−１１．４Ｖ）が放電され、ゲート端子ｔ_Ｇに逆バイアスが印加される。この逆バイアスにより、ゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間の寄生容量から電荷が引き抜かれて、ゲート端子ｔ_Ｇに印加される電圧が、第１オフ電圧Ｖ_ＯＦＦ１（例えば、＋１１．４Ｖ）まで急激に上昇する。ゲート端子ｔ_Ｇに印加される電圧が、閾値電圧（例えば、−３Ｖ）を上回った時点で、半導体スイッチング素子Ｑ２は非導通状態となり、発光素子ＬＤへの電流が停止され、発光素子ＬＤは非発光となる。

ゲート端子ｔ_Ｇに印加される電圧は、第１オフ電圧Ｖ_ＯＦＦ１（例えば、＋１１．４Ｖ）まで急激に上昇した後、オフ電圧印加部５（第２微分回路）の時定数で低下し、第２オフ電圧Ｖ_ＯＦＦ２（例えば、０Ｖ）で維持される。オフ期間Ｔ_ＯＦＦにおいて、第１オフ電圧Ｖ_ＯＦＦ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形（図５の下側のチャートにおけるβ領域の波形）は、下に凸な形状であって傾きが徐々に減少する形状である。ゲート端子ｔ_Ｇに第２オフ電圧Ｖ_ＯＦＦ２（例えば、０Ｖ）が印加された状態においても、ゲート端子ｔ_Ｇに印加される電圧が閾値電圧（例えば、−３Ｖ）よりも高いため、半導体スイッチング素子Ｑ２の非導通状態は維持され、発光素子ＬＤは非発光のままとなる。

これら一連の動作を繰り返すことにより、発光素子ＬＤの発光及び非発光の切り替えを繰り返し実行することができる。

このような発光装置２１であっても、ターンオン時間及びターンオフ時間を短くすることができる。

＜第４実施形態＞
以下、第４実施形態にかかる発光装置の回路構成について、図６を用いて説明する。

なお、第４実施形態は、第３実施形態と比べて、オン電圧印加部が異なる。第４実施形態における第３実施形態と同一の構成については、同一の符号を付してその説明を省略する。

発光装置２１は、ゲート駆動回路１２、発光素子ＬＤ、及び、半導体スイッチング素子Ｑ２等を備える。

本実施形態の半導体スイッチング素子Ｑ２は、Ｐチャネル型ＭＯＳＦＥＴである。本実施形態の閾値電圧は、−３Ｖである。

ゲート駆動回路３２は、オン電圧印加部３と、オン電圧可変部３４と、オフ電圧印加部３５とを備える。

第１電圧電源Ｖ１は、ゲート端子ｔ_Ｇに閾値電圧よりも低い第１オン電圧を印加できるよう、所定の電圧を印加する定電圧電源である。本実施形態の第１電圧電源Ｖ１は、第１定電圧Ｖ_１（例えば、−１７Ｖ）を印加する。

オン電圧可変部３４は、オン電圧印加部３の出力端子とゲート端子ｔ_Ｇとの間に接続されたコンデンサＣ１、コンデンサＣ１とゲート端子ｔ_Ｇとの接続点に一端が接続された直列回路３６を含む第１微分回路３７と、アノードが第１抵抗Ｒ１の他端（第１抵抗Ｒ１の両端のうちダイオードＤ１と接続されていない端部）に接続され、カソードが半導体スイッチング素子Ｑ２の第１端子（ソース端子）に接続されるツェナーダイオードＺＤとを備える。ツェナーダイオードＺＤのツェナー電圧値が、第３実施形態の第３電圧電源Ｖ３により出力される第３定電圧に相当する。

オフ電圧印加部３５は、コンデンサＣ１、及び、ゲート端子ｔ_Ｇと第１端子ｔ_１（ソース端子）との間に接続された第２抵抗Ｒ２を含む第２微分回路である。

スイッチング素子Ｑ２の第１端子（ソース端子）には、この端子の電圧を固定するための第３電圧電源Ｖ３が接続されている。

なお、第１微分回路３７及び第２微分回路（オフ電圧印加部２５）の回路構成は、上述の構成に限定されず、他の構成であってもよい。

このような発光装置３１であっても、ターンオン時間及びターンオフ時間を短くすることができる。

なお、本発明のゲート駆動回路２は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

上記実施形態では、オン期間Ｔ_ＯＮにおいて、第１オン電圧Ｖ_ＯＮ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形は、下に凸な形状であって傾きが徐々に減少する形状であったが、上に凸な形状であって傾きが徐々に増加する形状等、他の形状であってもよい。

また、上記実施形態では、オン期間Ｔ_ＯＮにおいて、ゲート端子ｔ_Ｇに印加する電圧を第１オン電圧Ｖ_ＯＮ１及び第２オン電圧Ｖ_ＯＮ２で切り替えたが、ゲート端子ｔ_Ｇに第１オン電圧Ｖ_ＯＮ１を印加した後、ゲート端子に印加する電圧を連続的に徐々に低下させてもよい。

これらの構成であっても、ターンオフ直前においてゲート端子ｔ_Ｇに印加される第２オン電圧Ｖ_ＯＮ２が第１オン電圧Ｖ_ＯＮ１よりも低いため、第１オン電圧Ｖ_ＯＮ１を印加し続ける場合よりも、ゲート寄生容量に蓄積されている電荷の量が少なくなるため、ターンオフ時間を短くすることができる。

上記実施形態では、オフ期間Ｔ_ＯＦＦにおいて、第１オフ電圧Ｖ_ＯＦＦ１が印加された後、ゲート端子ｔ_Ｇに印加される電圧の波形は、上に凸な形状であって傾きが徐々に減少する形状であったが、下に凸な形状であって傾きが徐々に増加する形状等、他の形状であってもよい。

また、上記実施形態では、オフ期間Ｔ_ＯＦＦにおいて、ゲート端子ｔ_Ｇに印加する電圧を第１オフ電圧Ｖ_ＯＦＦ１及び第２オフ電圧Ｖ_ＯＦＦ２で切り替えたが、ゲート端子ｔ_Ｇに第１オフ電圧Ｖ_ＯＦＦ１を印加した後、ゲート端子ｔ_Ｇに印加する電圧を連続的に徐々に上昇させてもよい。

これらの構成であっても、ターンオン直前においてゲート端子ｔ_Ｇに印加される電圧が第１オフ電圧Ｖ_ＯＦＦ１よりも高いため、第１オフ電圧Ｖ_ＯＦＦ１を印加し続ける場合よりも、ゲート端子ｔ_Ｇの電圧が閾値電圧を越えるまでの時間が短くなることにより、ターンオン時間をさらに短くできる。

上記実施形態では、第１端子を基準とした第１オン電圧Ｖ_ＯＮ１と第２オン電圧Ｖ_ＯＮ２との比が二倍以上であったが、第１オン電圧Ｖ_ＯＮ１と第２オン電圧Ｖ_ＯＮ２との比は二倍未満であっても、閾値電圧よりも高く、且つ、第２オン電圧Ｖ_ＯＮ２より高ければよい。この構成であっても、ターンオフ直前においてゲート端子ｔ_Ｇに印加される電圧が第１オン電圧Ｖ_ＯＮ１よりも低いため、第１オン電圧Ｖ_ＯＮ１を印加し続ける場合よりも、ゲート寄生容量に蓄積されている電荷の量が少なくなるため、ターンオフ時間を短くすることができる。

上記実施形態では、半導体スイッチング素子Ｑ１として、ＭＯＳＦＥＴを用いたが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を用いてもよい。

上記実施形態では、発光素子ＬＤとして、２端子を有する発光素子ＬＤを用いたが、３端子を有するレーザーダイオード、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、白熱電球、蛍光灯等を用いてもよい。

上記実施形態では、発光装置１は、ＴＯＦ方式の距離画像カメラ向けのフラッシュに用いたが、照明装置として用いてもよい。例えば、本発明の発光装置１は、出射光の明るさを変化させる調光機能を有する照明装置に用いることができる。

本発明のゲート駆動回路は、例えば、ＴＯＦ方式の距離画像カメラ向けのフラッシュにおける発光素子に直列接続された半導体スイッチング素子の駆動に適応できる。

１ 発光装置
２ ゲート駆動回路
３ オン電圧印加部（ドライバＩＣ）
４ オン電圧可変部
５ オフ電圧印加部
Ｑ１ 半導体スイッチング素子（ＭＯＳＦＥＴ）
ｔ_１ 第１端子（ソース端子）
ｔ_２ 第２端子（ドレイン端子）
ｔ_Ｇ ゲート端子
Ｃ１ コンデンサ
Ｄ１ ダイオード
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
ＬＤ 発光素子（レーザーダイオード）
ＺＤ ツェナーダイオード

Claims (13)

1. 第１端子、該第１端子よりも高電位側に接続される第２端子、及び、閾値電圧以上の電圧が印加されることで、前記第１端子と前記第２端子との間が導通するゲート端子を有する半導体スイッチング素子を駆動するゲート駆動回路であって、
   前記ゲート端子に前記閾値電圧以上のオン電圧を印加するオン電圧印加部と、
   前記オン電圧印加部が印加するオン電圧を変化させるオン電圧可変部と、
   前記ゲート端子に、前記閾値電圧よりも低く、且つ、前記ゲート端子と第１端子との間の寄生容量から電荷を引き抜くオフ電圧を印加するオフ電圧印加部と
   を備え、
   前記オン電圧可変部は、前記半導体スイッチング素子のオン期間の開始時において前記オン電圧を前記閾値電圧以上の第１オン電圧とし、前記オン期間の終了時において前記オン電圧を前記第１オン電圧よりも低く、且つ、前記閾値電圧以上の第２オン電圧とするよう、前記オン電圧を変化させる、ことを特徴とするゲート駆動回路。
2. 前記第１端子を基準とした前記第１オン電圧と前記第２オン電圧との比は２倍以上である、ことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記オン電圧可変部は、
   前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から低下させる第１微分回路と、
   前記直列回路の他端と接続され、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加する電圧電源と、
   を備え、
   前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことを特徴とする請求項１又は請求項２に記載のゲート駆動回路。
4. 前記オン電圧可変部は、
   前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から低下させる第１微分回路と、
   アノードが前記直列回路の他端に接続され、カソードが前記半導体スイッチング素子の第１端子に接続されると共に、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加するツェナーダイオードと、
   を備え、
   前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことを特徴とする請求項１又は請求項２に記載のゲート駆動回路。
5. 前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記閾値電圧よりも低い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも高く、且つ、前記閾値電圧よりも低い第２オフ電圧とするよう、前記オフ電圧を変化させる、ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のゲート駆動回路。
6. 前記オフ電圧印加部は、
   前記半導体スイッチング素子のオフ期間の開始時において前記オフ電圧を前記閾値電圧よりも低い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも高く、且つ、前記閾値電圧よりも低い第２オフ電圧とするよう、前記オフ電圧を変化させ、
   前記コンデンサ、及び、前記ゲート端子と第１端子との間に接続された第２抵抗を含むと共に、前記ゲート端子に前記第１オフ電圧を印加した後、印加する電圧を前記第１オフ電圧から上昇させ、その後、前記ゲート端子に前記第２オフ電圧が印加され続けるように所定の電圧を印加する第２微分回路を備える、ことを特徴とする請求項３又は請求項４に記載のゲート駆動回路。
7. 第１端子、該第１端子よりも低電位側に接続される第２端子、及び、閾値電圧以下の電圧が印加されることで、前記第１端子と前記第２端子との間が導通するゲート端子を有する半導体スイッチング素子を駆動するゲート駆動回路であって、
   前記ゲート端子に前記閾値電圧以下のオン電圧を印加するオン電圧印加部と、
   前記オン電圧印加部が印加するオン電圧を変化させるオン電圧可変部と、
   前記ゲート端子に、前記閾値電圧よりも高く、且つ、前記ゲート端子と第１端子との間の寄生容量から電荷を引き抜くオフ電圧を印加するオフ電圧印加部と
   を備え、
   前記オン電圧可変部は、前記半導体スイッチング素子のオン期間の開始時において前記オン電圧を前記閾値電圧以下の第１オン電圧とし、前記オン期間の終了時において前記オン電圧を前記第１オン電圧よりも高く、且つ、前記閾値電圧以下の第２オン電圧とするよう、前記オン電圧を変化させる、ことを特徴とするゲート駆動回路。
8. 前記第１端子を基準とした前記第１オン電圧と前記第２オン電圧との比は２倍以上である、ことを特徴とする請求項７に記載のゲート駆動回路。
9. 前記オン電圧可変部は、
   前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から上昇させる第１微分回路と、
   前記直列回路の他端と接続され、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加する電圧電源と、
   を備え、
   前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことを特徴とする請求項７又は請求項８に記載のゲート駆動回路。
10. 前記オン電圧可変部は、
    前記オン電圧印加部の出力端子と前記ゲート端子との間に接続されたコンデンサ、及び、前記コンデンサと前記ゲート端子との接続点に一端が接続された直列回路を含むと共に、前記ゲート端子に前記第１オン電圧を印加した後、印加する電圧を前記第１オン電圧から上昇させる第１微分回路と、
    アノードが前記直列回路の他端に接続され、カソードが前記半導体スイッチング素子の第１端子に接続されると共に、前記ゲート端子に前記第２オン電圧が印加され続けるように所定の電圧を印加するツェナーダイオードと、
    を備え、
    前記直列回路は、ダイオードと該ダイオードと直列接続された第１抵抗とを含む、ことを特徴とする請求項７又は請求項８に記載のゲート駆動回路。
11. 前記オフ電圧印加部は、前記半導体スイッチング素子のオフ期間の開始時において前記閾値電圧よりも高い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも低く、且つ、前記閾値電圧よりも高い第２オフ電圧とするよう、前記オフ電圧を変化させる、ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載のゲート駆動回路。
12. 前記オフ電圧印加部は、
    前記半導体スイッチング素子のオフ期間の開始時において前記オフ電圧を前記閾値電圧よりも高い第１オフ電圧とし、前記オフ期間の終了時において前記オフ電圧を前記第１オフ電圧よりも低く、且つ、前記閾値電圧よりも高い第２オフ電圧とするよう、前記オフ電圧を変化させ、
    前記コンデンサ、及び、前記ゲート端子と第１端子との間に接続された第２抵抗を含むと共に、前記ゲート端子に前記第１オフ電圧を印加した後、印加する電圧を前記第１オフ電圧から上昇させ、その後、前記ゲート端子に前記第２オフ電圧が印加され続けるように所定の電圧を印加する第２微分回路を備える、ことを特徴とする請求項９又は請求項１０に記載のゲート駆動回路。
13. 発光素子と、
    前記発光素子への電流の供給と停止とを切り替える半導体スイッチング素子と、
    前記半導体スイッチング素子を駆動する請求項１乃至請求項１２のいずれかに記載のゲート駆動回路と、
    を備える、ことを特徴とする発光装置。

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