JP4953968B2 - ブランキング回路 - Google Patents

Description

本発明は、描画装置における試料の測定時間外、言い換えればブランキング時間において、描画ビームが試料を照射しないように描画ビームを曲げるブランキング回路に関するものである。

描画装置において、試料の測定時間外に描画ビームを試料に照射すると、試料が帯電するおそれがあることから、ブランキング回路を使用して、試料の測定時間外においては、描画ビームを曲げて試料に描画ビームを照射しないようにし、使用の測定時間と同時に描画ビームを元の位置に高速に戻す必要がある。このような作用をするために、ブランキング回路を使用していた（例えば、特許文献１参照）。
特開２００４−１８０２６８号公報

例えば、ブランキング回路の出力が±２００Ｖの場合、ＯＦＦ時のノイズは６ｍＶｐ−ｐ（１５ｐｐｍ）以下、セトリング時間は２００Ｖから３ｍＶ以下になるまで１０μｓ以下である必要があり、さらに描画装置内に実装されるため、低発熱が要求される。

しかし、従来のブランキング回路において、出力が±１００Ｖ以上の場合が多く、この場合高圧オペアンプを用いる必要があった。高速オペアンプはコストがかかる上、発熱も多い。又、フィードバック制御している為、セトリングタイムが遅い。更に入力信号のノイズも増幅してしまう為、Ｓ／Ｎ比が悪いという問題があった。

そこで、本願発明者は下記のブランキング回路を発明した。このブランキング回路を図３に示す。このブランキング回路は、入力端ＩＮをＮチャンネルＭＯＳＦＥＴＱ５のゲート端子に接続する。このＭＯＳＦＥＴＱ５のソース端子は後述する第四のＭＯＳＦＥＴＱ１４のゲート端子と接続してあるとともに、接地してある。同ドレイン端子は後述する第三のＭＯＳＦＥＴＱ１３のゲート端子と接続してあるとともに、Ｒ１６を介して電流源＋Ｖと接続してある。

前記４つのＭＯＳＦＥＴＱ１１〜Ｑ１４のうち２つはＰチャンネルＭＯＳＦＥＴで、他の２つはＮチャンネルＭＯＳＦＥＴである。本実施例においては、ＭＯＳＦＥＴＱ１１，Ｑ１４がＰチャンネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ１２，Ｑ１３がＮチャンネルＭＯＳＦＥＴである。第三のＭＯＳＦＥＴＱ１３のソース端子は抵抗Ｒ１５を介して第四のＭＯＳＦＥＴＱ１４のソース端子に接続してある。また、ドレイン端子は抵抗Ｒ１３を介して正の電流源＋Ｖｓに接続してあるとともに、第一のＭＯＳＦＥＴＱ１１のゲート端子に接続してある。第四のＭＯＳＦＥＴＱ１４のドレイン端子は第二のＭＯＳＦＥＴＱ１２のゲート端子に接続してあるとともに、抵抗Ｒ１４を介して負の電流源−Ｖｓに接続してある。

第一のＭＯＳＦＥＴＱ１１のドレイン端子は電極ＯＵＴと接続してあるとともに、抵抗Ｒ１１を介して接地ＧＮＤしてある。ソース端子は正の電流源＋Ｖｓに接続してある。第二のＭＯＳＦＥＴＱ１２のソース端子は負の電流源−Ｖｓに接続してあり、ドレイン端子は電極ＯＵＴと接続してあるともに、抵抗Ｒ１２を介して接地ＧＮＤしてある。

この発明は、第一のＰチャンネルＭＯＳＦＥＴＱ１１と第二のＮチャンネルＭＯＳＦＥＴＱ１２とが同時にオン・オフする。入力源ＩＮからハイ信号が入力されると、第一のＭＯＳＦＥＴＱ１１及び第二のＭＯＳＦＥＴＱ１２はオフとなり、電極ＯＵＴに蓄えられた電荷は抵抗Ｒ１，Ｒ２を介して接地部分ＧＮＤに流れる。これにより、描画ビームは曲がらずに試料を照射することとなる。

一方、入力源ＩＮからロー信号が入力されると、第一のＭＯＳＦＥＴＱ１１及び第二のＭＯＳＦＥＴＱ１２はオンとなる。このとき、正の電流源＋ＶｓからＭＯＳＦＥＴＱ１１及び抵抗Ｒ１１を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに正電位がかかる。一方、負の電流源−ＶｓからＭＯＳＦＥＴＱ１２及び抵抗Ｒ１２を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに負電位がかかる。これにより、描画ビームが曲がり、試料から外れた位置に照射することとなる。

以上のような、構成よりこの発明は高圧オペアンプを使用せずに、低発熱、低ノイズで、セトリングタイムの高速化を図ることができる。

しかし、この発明は、第一のＭＯＳＦＥＴＱ１は抵抗Ｒ１１を介して、第二のＭＯＳＦＥＴＱ２は抵抗Ｒ１２を介して接地しているため、ＭＯＳＦＥＴがオンすることにより抵抗Ｒ１１，Ｒ１２が発熱する。また、セトリングタイムを早めるには、抵抗Ｒ１１，Ｒ１２を小さくしなければならないとともに、消費電流が大きくなってしまう。さらに、電流源＋Ｖや電流源＋Ｖｓで電流が発生するとともに補助電源ノイズも発生する。この発明においては、このノイズも電流とともに電極ＯＵＴに伝わってしまうという課題を有する。

本発明は、上記問題に鑑みてなされたものであり、低ノイズ且つ低発熱でセトリングタイムの高速化を図ることができるブランキング回路を提供する。

上記課題を解決するために、本発明に係るブランキング回路は、２つの定電流ダイオードを直列に接続し、これらの両端にそれぞれＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴのドレイン端子を接続し、これらＭＯＳＦＥＴのソース端子はそれぞれ正負の電流源に接続してあり、一方の前記ＭＯＳＦＥＴの制御端子はパルス波を入力し、他方の前記ＭＯＳＦＥＴの制御端子は前記パルス波の反転波を入力するように構成してあることを特徴とする。

前記ＭＯＳＦＥＴのゲート端子にそれぞれ絶縁素子を接続して前記スイッチ素子を駆動してあることを特徴とする。
また、前記絶縁素子として磁気カプラを用いていることを特徴とする。
さらに、前記磁気カプラの二次側の電源としてツェナーダイオードを用いていることを特徴とする。

前記絶縁素子の一次側の一方にＮＯＲ回路を接続し、一方の前記ＭＯＳＦＥＴのゲート端子はパルス波を入力し、他方の前記ＭＯＳＦＥＴのゲート端子は前記パルス波の反転波を入力するように構成してあることを特徴とする。

本発明によれば、上記構成により、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、低ノイズ且つ低発熱でセトリングタイムの高速化を図ることが可能である。

さらに、フィードバック制御をしない事と定電流ダイオードを使用して負荷容量を定電流放電することにより、さらに、セトリングタイムの高速化を図ることが可能である。

発明を実施するための最良の形態に係る回路図を図１に示す。この実施形態に係るブランキング回路は、一次−二次間を２つの磁気カプラＵＰ，ＤＷで絶縁し、一次側から二次側へ電力を供給する。磁気カプラＵＰ，ＤＷで絶縁された一次側は、ＮＯＲ回路ＩＮＶとバッファＢＵＦとを備え、これらの入力端子は入力源ＩＮに接続し、これらの出力はそれぞれ第一の磁気カプラＵＰ、第二の磁気カプラＤＷの一次側の入力端子に接続してあり、第二の磁気カプラＤＷはパルス波を入力し、第一の磁気カプラＵＰはパルス波の反転波を入力するように構成してある。なお、本発明においては、一次・二次間に設けた絶縁素子として磁気カプラが最適であるが、必ずしも限定せず、例えば、フォトカプラやトランスであってもよい。

２つの磁気カプラＵＰ，ＤＷの二次側電源端子間にそれぞれツェナーダイオードＤＺ１，ＤＺ２を接続してあり、これら２つのツェナーダイオードＤＺ１，ＤＺ２を、抵抗Ｒ１を介して、直列に接続してある。これら２つのツェナーダイオードＤＺ１，ＤＺ２は２つの磁気カプラＵＰ，ＤＷの二次側の電源の役割をし、一次側から入力された信号を二次側へ出力することができる。磁気カプラＵＰ，ＤＷの二次側出力端子はそれぞれＭＯＳＦＥＴＱ１，Ｑ２のゲート端子に接続してある。

２つのＭＯＳＦＥＴＱ１，Ｑ２のうち一方のＭＯＳＦＥＴＱ１はＰチャンネルＭＯＳＦＥＴで、他方のＭＯＳＦＥＴＱ２はＮチャンネルＭＯＳＦＥＴである。ＰチャンネルＭＯＳＦＥＴＱ１のドレインとＮチャンネルＭＯＳＦＥＴＱ２のドレインとの間に、直列に接続した２つの定電流ダイオードＤ１，Ｄ２を、直列に接続してある。

ＰチャンネルＭＯＳＦＥＴＱ１のドレインは第一の定電流ダイオードＤ１のアノードに接続し、ＮチャンネルＭＯＳＦＥＴＱ２のドレインは第二の定電流ダイオードＤ２のカソードに接続してある。ＰチャンネルＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ２のソースを接地するとともにそれぞれ電流源＋Ｖｓ，−Ｖｓを接続してある。

ＰチャンネルＭＯＳＦＥＴＱ１と第一の定電流ダイオードＤ１との接続点、及び、第二の定電流ダイオードＤ２とＮチャンネルＭＯＳＦＥＴＱ２との接続点とを電極ＯＵＴに接続し、第一の定電流ダイオードＤ１のカソードと第二の定電流ダイオードＤ２のアノードの接続点を接地ＧＮＤしてある。

図２に示すように、他方の磁気カプラＤＷにパルス波を入力し、一方の磁気カプラＵＰにパルス波の反転波を入力する。但し、一方の磁気カプラＵＰの二次側の出力端子はＰチャンネルＭＯＳＦＥＴＱ１のゲート端子に接続し、他方の磁気カプラＤＷの二次側の出力端子はＮチャンネルＭＯＳＦＥＴＱ２のゲート端子に接続してあるため、ＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯＳＦＥＴＱ２は同時にオン・オフする。

本実施形態に係るブランキング回路は以上のように構成してあり、以下のように作用する。なお、図２にこの実施例における動作波形図を示してある。入力源ＩＮから一定の周波数のパルス信号が出力される。先ず、入力源ＩＮからロー信号を出力すると、第一の磁気カプラＵＰにはＮＯＲ回路ＩＮＶを介するため、ハイ信号を入力する。一方、第二の磁気カプラＤＷは入力源ＩＮからそのままロー信号を入力する。

これに対して、入力源ＩＮからハイ信号を出力すると、第一の磁気カプラＵＰにはＮＯＲ回路ＩＮＶを介するため、ロー信号を入力する。一方、第二の磁気カプラＤＷは入力源ＩＮからそのままハイ信号を入力する。

以上のように２つの磁気カプラＵＰ，ＤＷの一次側に信号が出力される。この信号は二次側にそのまま出力され、第一の磁気カプラＵＰから出力されたハイ信号はＰチャンネルＭＯＳＦＥＴＱではオフ信号になり、ロー信号はオン信号になる。一方、第二の磁気カプラＤＷから出力されたハイ信号はＮチャンネルＭＯＳＦＥＴＱ２ではオフ信号になり、ハイ信号はオン信号になる。

従って、入力源ＩＮからロー信号が入力されると、ＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯＳＦＥＴＱ２はオフとなり、電極ＯＵＴに蓄えられた電荷は定電流ダイオードＤ１，Ｄ２を介して接地部分ＧＮＤに流れる。これにより、描画ビームは曲がらずに試料を照射することとなる。

入力源ＩＮからハイ信号が入力されると、ＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯＳＦＥＴＱ２はオンとなる。このとき、正の電流源＋ＶｓからＭＯＳＦＥＴＱ１及び定電流ダイオードＤ１を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに正電位がかかる。一方、負の電流源−ＶｓからＭＯＳＦＥＴＱ２及び定電流ダイオードＤ２を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに負電位がかかる。これにより、描画ビームが曲がり、試料から外れた位置に照射することとなる。

本実施例は、以上の動作を繰り返すことにより、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、セトリングタイムの高速化を図ることができる。さらに、絶縁素子特に磁気カプラとツェナーダイオードを用いてＭＯＳＦＥＴを駆動することにより、低パワーで補助電源ノイズの影響を受けることなくなった。また、フィードバック制御をする必要がなく、さらに負荷容量を定電流ダイオードで放電することにより、さらに、セトリングタイムの高速化を図ることができる。

なお、本発明は前記実施例に限定されるものではなく、特許請求の範囲に記載されている内容が本発明の技術的範囲に属する。

本発明によれば、上記構成により、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、セトリングタイムの高速化を図ることが可能である。さらに、絶縁素子特に磁気カプラとツェナーダイオードを用いてＭＯＳＦＥＴを駆動することにより、低パワーで補助電源ノイズの影響を受けることなくなった。また、フィードバック制御をする必要がなく、さらに負荷容量を定電流ダイオードで放電することにより、さらに、セトリングタイムの高速化を図ることが可能であり、産業上利用可能である。

本発明に係るブランキング回路における発明を実施するための最良の形態の回路図である。 図１図示ブランキング回路における動作波形図である。 本発明と比較するための従来におけるブランキング回路の回路図である。

符号の説明

ＩＮ 入力源
ＵＰ，ＤＷ 磁気カプラ
ＶＣＣ 電圧源
ＩＮＶ ＮＯＲ回路
ＢＵＦ バッファ回路
ＤＺ１，ＤＺ２ ツェナーダイオード
Ｑ１ ＰチャンネルＭＯＳＦＥＴ
Ｑ２ ＮチャンネルＭＯＳＦＥＴ
＋Ｖｓ，−Ｖｓ 電流源
ＧＮＤ 接地部分
ＯＵＴ 電極

Claims (5)

1. ２つの定電流ダイオードを直列に接続し、第一の前記定電流ダイオードのアノードにＰチャンネルＭＯＳＦＥＴのドレイン端子を、第二の前記定電流ダイオードのカソードにＮチャンネルＭＯＳＦＥＴのドレイン端子をそれぞれ接続し、これらＭＯＳＦＥＴのソース端子はそれぞれ正負の電流源に接続し、前記ＰチャンネルＭＯＳＦＥＴと前記第一の定電流ダイオードとの接続点、及び、前記ＮチャンネルＭＯＳＦＥＴと前記第二の定電流ダイオードとの接続点とを電極に接続し、前記第一の定電流ダイオードのカソードと前記第二の定電流ダイオードのアノードの接続点を接地してあり、前記ＮチャンネルＭＯＳＦＥＴの制御端子はパルス波を入力し、前記ＰチャンネルＭＯＳＦＥＴの制御端子は前記パルス波の反転波を入力するように構成してあることを特徴とするブランキング回路。
2. 前記ＭＯＳＦＥＴのゲート端子にそれぞれ絶縁素子を接続して前記スイッチ素子を駆動してあることを特徴とする請求項１記載のブランキング回路。
3. 前記絶縁素子として磁気カプラを用いていることを特徴とする請求項２記載のブランキング回路。
4. 前記磁気カプラの二次側の電源としてツェナーダイオードを用いていることを特徴とする請求項３記載のブランキング回路。
5. 前記絶縁素子の一次側の一方にＮＯＲ回路を接続し、前記ＮチャンネルＭＯＳＦＥＴのゲート端子はパルス波を入力し、前記ＰチャンネルＭＯＳＦＥＴのゲート端子は前記パルス波の反転波を入力するように構成してあることを特徴とする請求項２乃至４のいずれかに記載のブランキング回路。

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