JP2009038706A - ブランキング回路 - Google Patents

Abstract

【課題】セトリングタイムの高速化を図ることができるブランキング回路を提供する。
【解決手段】２つのＰチャンネルＭＯＳＦＥＴＱ１，Ｑ３と２つのＮチャンネルＭＯＳＦＥＴＱ２，Ｑ４とをそれぞれ交互に接続し、第一のＰチャンネルＭＯＳＦＥＴと第一のＮチャンネルＭＯＳＦＥＴとの接続点、及び、第二のＰチャンネルＭＯＳＦＥＴと第二のＮチャンネルＭＯＳＦＥＴとの接続点とを電極ＯＵＴに接続し、第一のＰチャンネルＭＯＳＦＥＴと第二のＮチャンネルＭＯＳＦＥＴとがオンする場合に、第二のＰチャンネルＭＯＳＦＥＴと第一のＮチャンネルＭＯＳＦＥＴとがオフし、第一のＰチャンネルＭＯＳＦＥＴと第二のＮチャンネルＭＯＳＦＥＴとがオフした場合に、デッドタイム経過後に第二のＰチャンネルＭＯＳＦＥＴと第一のＮチャンネルＭＯＳＦＥＴとがオンして負荷容量を短絡するように構成してあることを特徴とするブランキング回路。
【選択図】図１

Description

本発明は、描画装置における試料の測定時間外、言い換えればブランキング時間において、描画ビームが試料を照射しないように描画ビームを曲げるブランキング回路に関するものである。

描画装置において、試料の測定時間外に描画ビームを試料に照射すると、試料が帯電するおそれがあることから、ブランキング回路を使用して、試料の測定時間外においては、描画ビームを曲げて試料に描画ビームを照射しないようにし、使用の測定時間と同時に描画ビームを元の位置に高速に戻す必要がある。このような作用をするために、ブランキング回路を使用していた（例えば、特許文献１参照）。
特開２００４−１８０２６８号公報

例えば、ブランキング回路の出力が±２００Ｖの場合、ＯＦＦ時のノイズは６ｍＶｐ−ｐ（１５ｐｐｍ）以下、セトリング時間は２００Ｖから３ｍＶ以下になるまで１０μｓ以下である必要があり、さらに描画装置内に実装されるため、低発熱が要求される。

しかし、従来のブランキング回路において、出力が±１００Ｖ以上の場合が多く、この場合高圧オペアンプを用いる必要があった。高速オペアンプはコストがかかる上、発熱も多い。又、フィードバック制御している為、セトリングタイムが遅い。更に入力信号のノイズも増幅してしまう為、Ｓ／Ｎ比が悪いという問題があった。

そこで、本願発明者は下記のブランキング回路を発明した。このブランキング回路を図３に示す。このブランキング回路は、入力端ＩＮをＮチャンネルＭＯＳＦＥＴＱ５のゲート端子に接続する。このＭＯＳＦＥＴＱ５のソース端子は後述する第四のＭＯＳＦＥＴＱ１４のゲート端子と接続してあるとともに、接地してある。同ドレイン端子は後述する第三のＭＯＳＦＥＴＱ１３のゲート端子と接続してあるとともに、Ｒ１６を介して電流源＋Ｖと接続してある。

前記４つのＭＯＳＦＥＴＱ１１〜Ｑ１４のうち２つはＰチャンネルＭＯＳＦＥＴで、他の２つはＮチャンネルＭＯＳＦＥＴである。本実施例においては、ＭＯＳＦＥＴＱ１１，Ｑ１４がＰチャンネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ１２，Ｑ１３がＮチャンネルＭＯＳＦＥＴである。第三のＭＯＳＦＥＴＱ１３のソース端子は抵抗Ｒ１５を介して第四のＭＯＳＦＥＴＱ１４のソース端子に接続してある。また、ドレイン端子は抵抗Ｒ１３を介して正の電流源＋Ｖｓに接続してあるとともに、第一のＭＯＳＦＥＴＱ１１のゲート端子に接続してある。第四のＭＯＳＦＥＴＱ１４のドレイン端子は第二のＭＯＳＦＥＴＱ１２のゲート端子に接続してあるとともに、抵抗Ｒ１４を介して負の電流源−Ｖｓに接続してある。

第一のＭＯＳＦＥＴＱ１１のドレイン端子は電極ＯＵＴと接続してあるとともに、抵抗Ｒ１１を介して接地ＧＮＤしてある。ソース端子は正の電流源＋Ｖｓに接続してある。第二のＭＯＳＦＥＴＱ１２のソース端子は負の電流源−Ｖｓに接続してあり、ドレイン端子は電極ＯＵＴと接続してあるともに、抵抗Ｒ１２を介して接地ＧＮＤしてある。

この発明は、第一のＰチャンネルＭＯＳＦＥＴＱ１１と第二のＮチャンネルＭＯＳＦＥＴＱ１２とが同時にオン・オフする。入力源ＩＮからハイ信号が入力されると、第一のＭＯＳＦＥＴＱ１１及び第二のＭＯＳＦＥＴＱ１２はオフとなり、電極ＯＵＴに蓄えられた電荷は抵抗Ｒ１，Ｒ２を介して接地部分ＧＮＤに流れる。これにより、描画ビームは曲がらずに試料を照射することとなる。

一方、入力源ＩＮからロー信号が入力されると、第一のＭＯＳＦＥＴＱ１１及び第二のＭＯＳＦＥＴＱ１２はオンとなる。このとき、正の電流源＋ＶｓからＭＯＳＦＥＴＱ１１及び抵抗Ｒ１１を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに正電位がかかる。一方、負の電流源−ＶｓからＭＯＳＦＥＴＱ１２及び抵抗Ｒ１２を経由して接地部分ＧＮＤへ電流が流れるとともに、電極ＯＵＴに負電位がかかる。これにより、描画ビームが曲がり、試料から外れた位置に照射することとなる。

以上のような、構成よりこの発明は高圧オペアンプを使用せずに、低発熱、低ノイズで、セトリングタイムの高速化を図ることができる。

しかし、この発明は、第一のＭＯＳＦＥＴＱ１は抵抗Ｒ１１を介して、第二のＭＯＳＦＥＴＱ２は抵抗Ｒ１２を介して接地しているため、ＦＥＴがオンすることにより抵抗Ｒ１１，Ｒ１２が発熱する。また、セトリングタイムを早めるには、抵抗Ｒ１１，Ｒ１２を小さくしなければならないとともに、消費電流が大きくなってしまう。さらに、電流源＋Ｖや電流源＋Ｖｓで電流が発生するとともに補助電源ノイズも発生する。この発明においては、このノイズも電流とともに電極ＯＵＴに伝わってしまうという課題を有する。

本発明は、上記問題に鑑みてなされたものであり、高圧オペアンプを使用せずに、低発熱、低ノイズで、セトリングタイムの高速化を図ることができるブランキング回路を提供する。

上記課題を解決するために、本発明に係るブランキング回路は、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴをそれぞれ２つ設け、これらを交互に設け、隣合う前記ＭＯＳＦＥＴのソースとドレインとを接続し、第一の前記ＰチャンネルＭＯＳＦＥＴと第一の前記ＮチャンネルＭＯＳＦＥＴとの接続点、及び、第二の前記ＰチャンネルＭＯＳＦＥＴと、前記第一のＰチャンネルＭＯＳＦＥＴと前記第二のＮチャンネルＭＯＳＦＥＴとがオンする場合に、前記第二のＰチャンネルＭＯＳＦＥＴと前記第一のＮチャンネルＭＯＳＦＥＴとがオフし、前記第一のＰチャンネルＭＯＳＦＥＴと前記第二のＮチャンネル第二の前記ＮチャンネルＭＯＳＦＥＴとの接続点とを電極に接続してありＭＯＳＦＥＴとがオフした場合に、デッドタイム経過後に前記第二のＰチャンネルＭＯＳＦＥＴと前記第一のＮチャンネルＭＯＳＦＥＴとがオンして、負荷容量を短絡するように構成してあることを特徴とする。

前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴのゲート端子に絶縁素子を接続して前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを駆動するように構成してあることを特徴とする。
また、前記絶縁素子として磁気カプラを用いていることを特徴とする。
さらに、前記磁気カプラの二次側の電源としてツェナーダイオードを用いていることを特徴とする。

前記絶縁素子の一次側にＥＯＲゲート回路を接続し、このＥＯＲゲート回路を用いて、前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴのオンのタイミングを図るように構成してあることを特徴とする。

本発明によれば、上記構成により、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、セトリングタイムの高速化を図ることが可能である。また、従来の発明と異なり、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴをそれぞれ２つ設け、これらを交互に設けたことにより、消費電流を抑えながらセトリングタイムの高速化を図ることができる。

さらに、絶縁素子特に磁気カプラとツェナーダイオードを用いてＭＯＳＦＥＴを駆動することにより、補助電源ノイズを電極に伝えることを防ぐことができる。また、フィードバック制御をする必要がなく、さらに負荷容量をＭＯＳＦＥＴで放電することにより、さらに、セトリングタイムの高速化を図ることが可能である。

発明を実施するための最良の形態に係る回路図を図１に示す。この実施形態に係るブランキング回路は、一次−二次間を４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮで絶縁し、一次側から二次側へ電力を供給する。磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮで絶縁された一次側は、４つのＥＯＲ回路ＩＣ１〜ＩＣ４で構成したＥＯＲゲート回路を設けてある。なお、本発明においては、一次・二次間に設けた絶縁素子として磁気カプラが最適であるが、必ずしも限定せず、例えば、フォトカプラやトランスであってもよい。具体的には、入力源ＩＮは２つのＥＯＲ回路ＩＣ１，ＩＣ２の入力端子に接続してある。第一のＥＯＲ回路ＩＣ１，ＩＣ２の一方の入力端子は入力源ＩＮと直接接続し、他方の入力端子はコンデンサＣ１１，Ｃ１２を介して接続してある。また、第一のＥＯＲ回路ＩＣ１の他方の入力端子は正の電圧源ＶＣＣと接続し、第二のＥＯＲ回路ＩＣ２の他方の入力端子は負の電圧源ＶＣＣと接続してある。

第一のＥＯＲ回路ＩＣ１の出力端子は第二の磁気カプラＭＮの一次側入力端子に接続してあるとともに、第四のＥＯＲ回路ＩＣ４を介して第三の磁気カプラＤＮの一次側入力端子に接続してある。また、第四のＥＯＲ回路ＩＣ４の他方の入力端子は電圧源ＶＣＣに接続してある。第二のＥＯＲ回路ＩＣ２の出力端子は第四の磁気カプラＤＮの一次側入力端子に接続してあるとともに、第三のＥＯＲ回路ＩＣ３を介して第一の磁気カプラＵＰの一次側入力端子に接続してある。また、第三のＥＯＲ回路ＩＣ３の他方の入力端子は電圧源ＶＣＣに接続してある。

４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮの二次側電源端子間にそれぞれツェナーダイオードＤＺ１〜ＤＺ４を接続してあり、これら４つのツェナーダイオードＤＺ１〜ＤＺ４を直列に接続してある。これら４つのツェナーダイオードＤＺ１〜ＤＺ４は４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮの二次側の電源の役割をし、一次側から入力された信号を二次側へ出力することができる。磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮの二次側出力端子はそれぞれＭＯＳＦＥＴＱ１〜Ｑ４のゲート端子に接続してある。

４つのＭＯＳＦＥＴＱ１〜Ｑ４のうち２つはＰチャンネルＭＯＳＦＥＴで、他の２つはＮチャンネルＭＯＳＦＥＴである。本実施例においては、ＭＯＳＦＥＴＱ１，Ｑ３がＰチャンネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ２，Ｑ４がＮチャンネルＭＯＳＦＥＴである。２つずつ設けたＰチャンネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャンネルＭＯＳＦＥＴＱ２，Ｑ４を交互に設け、隣合うＭＯＳＦＥＴＱ１〜Ｑ４のソースとドレインとを接続してある。なお、本発明においては、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとが交互に接続してあればよい。

第一のＰチャンネルＭＯＳＦＥＴＱ１と第一のＮチャンネルＭＯＳＦＥＴＱ２との接続点、及び、第二のＰチャンネルＭＯＳＦＥＴＱ３と第二のＮチャンネルＭＯＳＦＥＴＱ４との接続点とを電極ＯＵＴに接続し、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３との接続点を接地ＧＮＤしてある。

第一のＰチャンネルＭＯＳＦＥＴＱ１のソースと第一のＮチャンネルＭＯＳＦＥＴＱ２のソースとの間にコンデンサＣ１を並列に接続するとともに、これらと並列に電流源＋Ｖｓを接続してある。また、第二のＰチャンネルＭＯＳＦＥＴＱ３のソースと第二のＮチャンネルＭＯＳＦＥＴＱ４のソースとの間にも同様に、コンデンサＣ２と電流源−Ｖｓを接続してある。２つのコンデンサＣ１，Ｃ２の接続点並びに２つの電流源＋Ｖｓ，−Ｖｓの接続点を接地してある。なお、２つのコンデンサＣ１，Ｃ２は４つのＭＯＳＦＥＴＱ１〜Ｑ４の電位を安定させるために設けてある。

図２に示すように、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４とがオンする場合に、第二のＰチャンネルＭＯＳＦＥＴＱ３と第一のＮチャンネルＭＯＳＦＥＴＱ２とがオフし、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４とがオフした場合に、デッドタイム経過後に第二のＰチャンネルＭＯＳＦＥＴＱ３と第一のＮチャンネルＭＯＳＦＥＴＱ２とがオンして、負荷容量を短絡するように構成してある。

本実施形態に係るブランキング回路は以上のように構成してあり、以下のように作用する。なお、図２にこの実施例における動作波形図を示してある。入力源ＩＮから一定の周波数のパルス信号が出力される。先ず、入力源ＩＮから第一のＥＯＲ回路ＩＣ１へロー信号を入力する。また、正の電圧源ＶＣＣからのハイ信号を入力する。その結果、第一のＥＯＲ回路ＩＣ１はハイ信号を出力する。ＥＯＲ回路ＩＣ１の出力信号と第二の磁気カプラＭＮの出力信号は同じ信号であるため、第一のＥＯＲ回路ＩＣ１がハイ信号を出力すると、第二の磁気カプラＭＮの出力信号もハイ信号となる。

第一のＥＯＲ回路ＩＣ１の出力端子は第四のＥＯＲ回路ＩＣ４の一方端に接続し、第四のＥＯＲ回路ＩＣ４の他方端には常にハイ信号を出力する電圧源ＶＣＣを接続してあるため、第四のＥＯＲ回路ＩＣ４の一方端にハイ信号を入力し、ロー信号を出力する。この信号は第三の磁気カプラＭＰの出力信号と同じ信号であるため、第四のＥＯＲ回路ＩＣ４がロー信号を出力すると、第三の磁気カプラＭＰも出力信号もロー信号となる。

続いて、入力源ＩＮから第一のＥＯＲ回路ＩＣ１へハイ信号を入力する。正の電圧源ＶＣＣからはハイ信号を入力するため、第一のＥＯＲ回路ＩＣ１はロー信号を出力する。ＥＯＲ回路ＩＣ１の出力信号と第二の磁気カプラＭＮの出力信号は同じ信号であるため、第一のＥＯＲ回路ＩＣ１がロー信号を出力すると、第二の磁気カプラＭＮの出力信号もロー信号となる。

一方、第四のＥＯＲ回路ＩＣ４の一方端にロー信号を入力する。第四のＥＯＲ回路ＩＣ４にロー信号とハイ信号を入力することになるため、第四のＥＯＲ回路ＩＣ４並びに第三の磁気カプラＭＰの出力信号はハイ信号となる。

続いて、入力源ＩＮから第一のＥＯＲ回路ＩＣ１へ再びロー信号を入力する。この場合、コンデンサＣ１１が放電を始めるため、第一のＥＯＲ回路ＩＣ１の他方端からロー信号を入力する。その結果、第一のＥＯＲ回路ＩＣ１はロー信号を出力し続ける。第一のＥＯＲ回路ＩＣ１の出力信号と第二の磁気カプラＭＮの出力信号は同じ信号であるため、第一のＥＯＲ回路ＩＣ１がロー信号を出力すると、第二の磁気カプラＭＮの出力信号もロー信号となる。放電が終わると、再び、電圧源ＶＣＣからハイ信号を入力するため、第一のＥＯＲ回路ＩＣ１の出力信号並びに第二の磁気カプラＭＮの出力信号はハイ信号となる。

一方、第四のＥＯＲ回路ＩＣ４の一方端にロー信号を入力する。第四のＥＯＲ回路ＩＣ４にロー信号とハイ信号を入力することになるため、第四のＥＯＲ回路ＩＣ並びに第三の磁気カプラＭＰの出力信号はハイ信号である。放電が終わると、再び第一のＥＯＲ回路ＩＣ１の出力信号はハイ信号となり、第四のＥＯＲ回路ＩＣ４の出力信号並びに第三の磁気カプラＭＰの出力信号はロー信号となる。

一方、入力源ＩＮから第二のＥＯＲ回路ＩＣ２へロー信号を入力する。また、負の電圧源ＶＣＣからのロー信号を入力する。その結果、第二のＥＯＲ回路ＩＣ２はロー信号を出力する。ＥＯＲ回路ＩＣ２の出力信号と第四の磁気カプラＤＮの出力信号は同じ信号であるため、第二のＥＯＲ回路ＩＣ２がロー信号を出力すると、第四の磁気カプラＤＮの出力信号もロー信号となる。

第二のＥＯＲ回路ＩＣ２の出力端子は第三のＥＯＲ回路ＩＣ３の一方端に接続し、第三のＥＯＲ回路ＩＣ３の他方端には常にハイ信号を出力する電圧源ＶＣＣを接続してあるため、第三のＥＯＲ回路ＩＣ３の一方端にロー信号を入力し、ハイ信号を出力する。この信号は第一の磁気カプラＵＰの出力信号と同じ信号であるため、第三のＥＯＲ回路ＩＣ３がハイ信号を出力すると、第一の磁気カプラＵＰも出力信号もハイ信号となる。

続いて、入力源ＩＮから第二のＥＯＲ回路ＩＣ２へハイ信号を入力する。この場合、コンデンサＣ１１が放電を始めるため、第二のＥＯＲ回路ＩＣ１の他方端からハイ信号を入力する。その結果、第二のＥＯＲ回路ＩＣ２はロー信号を出力し続ける。第二のＥＯＲ回路ＩＣ２の出力信号と第四の磁気カプラＤＮの出力信号は同じ信号であるため、第二のＥＯＲ回路ＩＣ２がロー信号を出力すると、第四の磁気カプラＤＮの出力信号もロー信号となる。放電が終わると、再び電圧源ＶＣＣからロー信号を入力するため、第二のＥＯＲ回路ＩＣ２の出力信号並びに第四の磁気カプラＤＮの出力信号はハイ信号となる。

一方、第三のＥＯＲ回路ＩＣ３の一方端にロー信号を入力する。第三のＥＯＲ回路ＩＣ３にロー信号とハイ信号を入力することになるため、第三のＥＯＲ回路ＩＣ並びに第一の磁気カプラＵＰの出力信号はハイ信号である。放電が終わると、再び第二のＥＯＲ回路ＩＣ２の出力信号はハイ信号となり、第三のＥＯＲ回路ＩＣ３の出力信号並びに第一の磁気カプラＵＰの出力信号はロー信号となる。

続いて、入力源ＩＮから第二のＥＯＲ回路ＩＣ２へ再びロー信号を入力する。負の電圧源ＶＣＣからはロー信号を入力するため、第二のＥＯＲ回路ＩＣ２はロー信号を出力し続ける。第二のＥＯＲ回路ＩＣ２の出力信号と第四の磁気カプラＤＮの出力信号は同じ信号であるため、第二のＥＯＲ回路ＩＣ２がロー信号を出力すると、第四の磁気カプラＤＮの出力信号もロー信号となる。

一方、第三のＥＯＲ回路ＩＣ３の一方端にロー信号を入力する。第三のＥＯＲ回路ＩＣ３にロー信号とハイ信号を入力することになるため、第三のＥＯＲ回路ＩＣ３並びに第一の磁気カプラＵＰの出力信号はハイ信号となる。

以上のように４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮの一次側に信号が出力される。この信号は二次側にそのまま出力され、４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮから出力されたハイ信号は、２つのＰチャンネルＭＯＳＦＥＴＱ１，Ｑ３ではオフ信号に、２つのＮチャンネルＭＯＳＦＥＴＱ２，Ｑ４ではオン信号になる。また、４つの磁気カプラＵＰ，ＭＮ，ＭＰ，ＤＮから出力されたロー信号は、２つのＰチャンネルＭＯＳＦＥＴＱ１，Ｑ３ではオン信号に、２つのＮチャンネルＭＯＳＦＥＴＱ２，Ｑ４ではオフ信号になる。

従って、入力源ＩＮからロー信号が入力されると、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４はオフとなり、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３はオンとなる。これにより、電流は接地部分に流れ、負荷容量を短絡することとなる。これにより、描画ビームは曲げられずに、試料に照射する。

入力源ＩＮからハイ信号が入力されると、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３はオフとなる。一方、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４はオフの状態が一定期間続きデッドタイムが発生する。その後、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３はオフが続くが、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４はオンとなる。このとき、２つの電流源＋Ｖｓ，−Ｖｓから２つのＭＯＳＦＥＴＱ１，Ｑ４を経由して電極ＯＵＴに電力が供給され、描画ビームが曲がり、試料から外れた位置に照射することとなる。

入力源ＩＮから再びロー信号が入力されると、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４はオフとなる。一方、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３はオフの状態が一定期間続きデッドタイムが発生する。その後、第一のＰチャンネルＭＯＳＦＥＴＱ１と第二のＮチャンネルＭＯＳＦＥＴＱ４はオフが続くが、第一のＮチャンネルＭＯＳＦＥＴＱ２と第二のＰチャンネルＭＯＳＦＥＴＱ３はオンとなり、負荷容量を短絡することとなる。これにより、描画ビームは曲げられずに、試料に照射する。

本実施例は、以上の動作を繰り返すことにより、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、セトリングタイムの高速化を図ることが可能である上、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴをそれぞれ２つ設け、これらを交互に設けたことにより、消費電流を抑えながらセトリングタイムの高速化を図ることができる。さらに、絶縁素子特に磁気カプラとツェナーダイオードを用いてＭＯＳＦＥＴを駆動することにより、補助電源ノイズを電極に伝えることを防ぐことができる。また、フィードバック制御をする必要がなく、さらに負荷容量をＭＯＳＦＥＴで放電することにより、さらに、セトリングタイムの高速化を図ることができる。

なお、本発明は前記実施例に限定されるものではなく、特許請求の範囲に記載されている内容が本発明の技術的範囲に属する。

本発明によれば、上記構成により、高圧オペアンプを使用せずに、シンプルな回路構成で低コスト化が図れる上、セトリングタイムの高速化を図ることが可能である。また、従来の発明と異なり、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴをそれぞれ２つ設け、これらを交互に設けたことにより、消費電流を抑えながらセトリングタイムの高速化を図ることができる。さらに、絶縁素子特に磁気カプラとツェナーダイオードを用いてＭＯＳＦＥＴを駆動することにより、補助電源ノイズを電極に伝えることを防ぐことができる。また、フィードバック制御をする必要がなく、さらに負荷容量をＭＯＳＦＥＴで放電することにより、さらに、セトリングタイムの高速化を図ることが可能であり、産業上利用可能である。

本発明に係るブランキング回路における発明を実施するための最良の形態の回路図である。 図１図示ブランキング回路における動作波形図である。 本発明と比較するための従来におけるブランキング回路の回路図である。

符号の説明

ＩＮ 入力源
ＵＰ，ＭＮ，ＭＰ，ＤＮ 磁気カプラ
ＶＣＣ 電圧源
ＩＣ１〜ＩＣ４ ＥＯＲ回路
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２ コンデンサ
ＤＺ１〜ＤＺ４ ツェナーダイオード
Ｑ１，Ｑ３，Ｑ１１，Ｑ１３ ＰチャンネルＭＯＳＦＥＴ
Ｑ２，Ｑ４，Ｑ１２，Ｑ１４ ＮチャンネルＭＯＳＦＥＴ
＋Ｖ，＋Ｖｓ，−Ｖｓ 電流源
ＯＵＴ 電極

Claims (5)

1. ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴをそれぞれ２つ設け、これらを交互に設け、隣合う前記ＭＯＳＦＥＴのソースとドレインとを接続し、第一の前記ＰチャンネルＭＯＳＦＥＴと第一の前記ＮチャンネルＭＯＳＦＥＴとの接続点、及び、第二の前記ＰチャンネルＭＯＳＦＥＴと第二の前記ＮチャンネルＭＯＳＦＥＴとの接続点とを電極に接続してあり、前記第一のＰチャンネルＭＯＳＦＥＴと前記第二のＮチャンネルＭＯＳＦＥＴとがオンする場合に、前記第二のＰチャンネルＭＯＳＦＥＴと前記第一のＮチャンネルＭＯＳＦＥＴとがオフし、前記第一のＰチャンネルＭＯＳＦＥＴと前記第二のＮチャンネルＭＯＳＦＥＴとがオフした場合に、デッドタイム経過後に前記第二のＰチャンネルＭＯＳＦＥＴと前記第一のＮチャンネルＭＯＳＦＥＴとがオンして、負荷容量を短絡するように構成してあることを特徴とするブランキング回路。
2. 前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴのゲート端子に絶縁素子を接続して前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを駆動するように構成してあることを特徴とする請求項１記載のブランキング回路。
3. 前記絶縁素子として磁気カプラを用いていることを特徴とする請求項２記載のブランキング回路。
4. 前記磁気カプラの二次側の電源としてツェナーダイオードを用いていることを特徴とする請求項３記載のブランキング回路。
5. 前記絶縁素子の一次側にＥＯＲゲート回路を接続し、このＥＯＲゲート回路を用いて、前記ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴのオンのタイミングを図るように構成してあることを特徴とする請求項２乃至４のいずれかに記載のブランキング回路。

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