JP2010183241A

JP2010183241A - Ｂｔｌ回路

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Publication number: JP2010183241A
Application number: JP2009023586A
Authority: JP
Inventors: Satoyuki Kono; 智行河野; Takeyoshi Kuno; 剛義久野; Koji Hayashi; 浩司林; Naoki Uchino; 直樹内野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2010-08-19
Anticipated expiration: 2029-02-04
Also published as: JP5219867B2

Abstract

【課題】素子数が少なくでき、且つグランドバウンスの影響が抑えられるようにしたＢＴＬ回路を提供する。
【解決手段】トランジスタＭＰ１，ＭＰ２と、該各トランジスタＭＰ１，ＭＰ２に直列接続されたトランジスタＭＮ１，ＭＮ２とからなり、トランジスタＭＰ１とＭＮ１の共通接続点を出力端子ＯＵＴＰとし、トランジスタＭＰ２とＭＮ２の共通接続点を出力端子ＯＵＴＮとするＢＴＬ回路である。入力端子ＶＩＮの入力信号とトランジスタＭＰ１のゲート電位を反転遅延させた信号とトランジスタＭＮ２のゲート電位の信号とを入力して、出力を、トランジスタＭＮ１のゲートにそのままの位相で帰還させ、トランジスタＭＰ２のゲートに反転して帰還させるノア回路ＮＯＲ１を有する。また、入力端子ＶＩＮの入力信号とトランジスタＭＮ１のゲート電位を反転遅延させた信号とトランジスタＭＰ２のゲート電位の信号とを入力して、出力を、トランジスタＭＰ１のゲートにそのままの位相で帰還させ、トランジスタＭＮ２に反転して帰還させるナンド回路ＮＡＮＤ１を有する。
【選択図】図１

Description

本発明は、フルブリッジ出力回路によりスピーカ等の負荷をプッシュプル駆動するＢＴＬ（Bridged TransLess）回路に関するものである。

スピーカを駆動するオーディオ出力回路に使用されるパワートランジスタは、そのターンオフ時にアンダーシュート、オーバーシュート等のリンギングが発生し、オーディオ性能の雑音や歪を劣化させるばかりでなく、放射ノイズの主要因ともなる。そこで、従来から、パワートランジスタのターンオフ時に発生する逆起電力を吸収するために、スナバ回路が使用されている。

このスナバ回路としては、種々の形態があるが、実際の使用時には、コスト低減や実装面積削減のために、できるだけシンプルな構成が採用される。このため、コスト面や実装面積から不利なダイオードではなく、例えば図５に示すように、ハイサイド側のＮＭＯＳパワートランジスタＭＮ１１のソース・ドレイン間に接続した抵抗Ｒ１１とキャパシタＣ１１の直列回路からなるスナバ回路１１、ロウサイド側のＮＭＯＳパワートランジスタＭＮ１２のソース・ドレイン間に接続した抵抗Ｒ１２とキャパシタＣ１２の直列回路からなるスナバ回路１２等が使用される（例えば、非特許文献１参照）。このスナバ回路１１，１２は、キャパシタＣ１１，Ｃ１２に充電された電荷を抵抗Ｒ１１，Ｒ１２で消費させるものである。コイルＬ１１とキャパシタＣ１３はＬＰＦを構成する。

このようなスナバ回路１１，１２をパワートランジスタＭＮ１１，ＭＮ１２に付加することで、スイッチング時のオーバーシュートやアンダーシュート等のリンギングを抑制することができる。図５の右側にノードＮ１１の立上り波形を示した。Ａがオーバーシュート波形であり、これが抑制されて良好な立上り波形Ｂが得られる。以上のようにスナバ回路によって、リンギングがパワートランジスタの耐圧を超えないようにすることができるため、より大きな電力を出力させることができる。

一方、ＢＴＬ回路は、通常の電力出力回路に比べて２倍程度に高い電力を出力するので、回路を構成するパワートランジスタには、低オン抵抗の素子が求められる。そのため、スイッチング時にハイサイド側とロウサイド側のパワートランジスタが同時にオンすると、両パワートランジスタの破壊や劣化が起こる。そこで、その対策として、スイッチング時にハイサイド側とロウサイド側のパワートランジスタが同時にオンしないような対策が施される。

図６はその対策として、ハイサイド側とロウサイド側のパワートランジスタが必ずオフする期間（デッドタイム）ができるようにしたＢＴＬ回路である（例えば、特許文献１参照）。図６において、ＭＮ２１〜ＭＮ２４はフルブリッジ出力回路を構成するＮＭＯＳのパワートランジスタ、ＣＯＰ１〜ＣＯＰ４は比較器、ＤＲ１〜ＤＲ４は駆動回路である。２１はプッシュプル駆動される負荷である。パワートランジスタＭＮ２１，ＭＮ２３がハイサイド側、パワートランジスタＭＮ２２，ＭＮ２４がロウサイド側である。

ここでは、パワートランジスタＭＮ２１のゲート電圧が、比較器ＣＯＰ１の基準電圧Ｖｒ１よりも高いときそのトランジスタＭＮ２１がオンしていると判定して、駆動回路ＤＲ２が入力信号Ｓ２に応じて動作しないようにし、基準電圧Ｖｒ１よりも低くなったときそのトランジスタＭＮ２１がオフしていると判定して、駆動回路ＤＲ２が入力信号Ｓ２に応じて動作してトランジスタＭＮ２２がオンできるようにして、トランジスタＭＮ２２がトランジスタＭＮ２１のオン時に同時にオンすることが無いように動作する。他の駆動回路ＤＲ１，ＤＲ３，ＤＲ４も同様に動作する。これにより、確実に短いデッドタイムを作成することができる。

ところが、図５に示したスナバ回路１１，１２は、個々のパワートランジスタに抵抗とキャパシタを接続する構成であるので、図６に示したようなフルブリッジ出力回路を使用するＢＴＬ回路では、抵抗とキャパシタが４個ずつ必要となり、コスト増につながる。また、一方のスナバ回路１２は、片端が接地（ＶＳＳ）に直結されているので、グランドバウンス（スイッチングノイズ）の影響を受けやすいという問題がある。さらに、図６のＢＴＬ回路では、基準電圧Ｖｒ１〜Ｖｒ４が設定された４つの比較器ＣＯＰ１〜ＣＯＰ４が必要となり、回路が大がかりとなる。

本発明は以上のような点に鑑みてなされたもので、その目的は、素子数が少なくでき、且つグランドバウンスの影響が抑えられるようにしたＢＴＬ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１および第２のＰＭＯＳトランジスタと該各ＰＭＯＳトランジスタにそれぞれ直列接続された第１および第２のＮＭＯＳトランジスタとを有し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの共通接続点を第１の出力端子とし、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの共通接続点を第２の出力端子とするＢＴＬ回路において、入力信号と前記第１のＰＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＮＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＮＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＰＭＯＳトランジスタのゲートに反転して帰還させるノア回路と、前記入力信号と前記第１のＮＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＰＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＰＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＮＭＯＳトランジスタに反転して帰還させるナンド回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＢＴＬ回路において、前記ナンド回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に第１の正転バッファが接続され、前記ナンド回路の出力と前記第２のＮＭＯＳトランジスタのゲートとの間に第１の反転バッファが接続され、前記ノア回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に第２の正転バッファが接続され、前記ノア回路の出力と前記第２のＰＭＯＳトランジスタのゲートとの間に第２の反転バッファが接続されている、ことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＢＴＬ回路において、前記第１および第２のＰＭＯＳトランジスタを、前記反転遅延に比べて無視できる遅延のインバータをゲートに挿入した第３および第４のＮＭＯＳトランジスタに置換したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＢＴＬ回路において、前記第１の出力端子と前記第２の出力端子の間に、抵抗とキャパシタの直列回路からなるスナバ回路を接続したことを特徴とする。

本発明によれば、比較器等を必要としないので、回路規模が小さくなる。また、フルブリッジ回路を構成するトランジスタの内の負荷に電流を供給する２つのトランジスタのオン／オフのタイミングを一致させることができるので、出力端子間に１個のスナバ回路を接続して、オーバーシュートとアンダーシュートを相殺させることができる。また、スナバ回路は接地には接続されないので、グランドバウンスの影響を受ける恐れもない。

本発明の第１の実施例のＢＴＬ回路の回路図である。図１のＢＴＬ回路の動作波形図である。本発明の第２の実施例のＢＴＬ回路の回路図である。図３の出力端子ＯＵＴＰ，ＯＵＴＮの電圧波形図である。従来のスナバ回路の回路図である。従来のＢＴＬ回路の回路図である。

＜第１の実施例＞
図１に本発明の第１の実施例のＢＴＬ回路を示す。ＭＰ１，ＭＰ２はＰＭＯＳパワートランジスタ、ＭＮ１，ＭＮ２はＮＭＯＳパワートランジスタであり、正転出力端子ＯＵＴＰ、反転出力端子ＯＵＴＮに接続されるフルブリッジ出力回路を構成する。ＢＵＦ１，ＢＵＦ２はトランジスタＭＰ２，ＭＮ２を駆動する反転バッファ、ＢＵＦ３，ＢＵＦ４はトランジスタＭＰ１，ＭＮ１を駆動する正転バッファである。１はデッドタイム生成回路であり、ノア回路ＮＯＲ１、ナンド回路ＮＡＮＤ１、反転遅延回路ＤＬ１，ＤＬ２からなる。ノア回路ＮＯＲ１は、反転バッファＢＵＦ２，反転遅延回路ＤＬ１、および入力端子ＶＩＮの信号を入力し、その出力信号を、反転バッファＢＵＦ１と正転バッファＢＵＦ４に出力する。ナンド回路ＮＡＮＤ１は、反転バッファＢＵＦ１、反転遅延回路ＤＬ２、および入力端子ＶＩＮの信号を入力し、その出力信号を、反転バッファＢＵＦ２と正転バッファＢＵＦ３に出力する。反転遅延回路ＤＬ１はインバータサイズを調整することで遅延時間がＤＴ１に、反転遅延回路ＤＬ２もインバータサイズを調整することで遅延時間がＤＴ２（＝ＤＴ１）に設定され、それぞれ正転バッファＢＵＦ３，ＢＵＦ４の出力信号を反転遅延させる。正転出力端子ＯＵＴＰと反転出力端子ＯＵＴＮには、負荷（図示せず）が接続される。なお、バッファＢＵＦ１〜ＢＵＦ４の遅延時間は、そのインバータサイズを調整することで、同一となり、且つ反転遅延回路ＤＬ１，ＤＬ２の遅延時間ＤＴ１，ＤＴ２に比べて、無視できる程度に小さく設定されている。

さて、入力端子ＶＩＮの入力信号が“Ｈ”の状態にあるときは、各ノードＮ１〜Ｎ８、パワートランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２および出力端子ＯＵＴＰ，ＯＵＴＮは、次の状態にある。ノードＮ１は“Ｌ”、ノードＮ２は“Ｌ”、ノードＮ３は“Ｈ”、ノードＮ４は“Ｈ”、ノードＮ５は“Ｌ”、ノードＮ６は“Ｌ”、ノードＮ７は“Ｈ”、ノードＮ８は“Ｈ”である。また、トランジスタＭＰ１はオン、トランジスタＭＰ２はオフ、トランジスタＭＮ１はオフ、トランジスタＭＮ２はオンであり、出力端子ＯＵＴＰは“Ｈ”、出力端子ＯＵＴＮは“Ｌ”である。

次に、入力端子ＶＩＮの入力信号が“Ｈ”→“Ｌ”に変化すると、ノア回路ＮＯＲ１は他の入力（ノードＮ４，Ｎ８）がともに“Ｈ”であるため、その出力は“Ｌ”を維持する。しかし、ナンド回路ＮＡＮＤ１は、他の入力（ノードＮ３，Ｎ７）に依存せず、その出力が“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ１は“Ｌ”→“Ｈ”に変化、ノードＮ２は“Ｌ”を維持、ノードＮ３は“Ｈ”を維持、ノードＮ４は“Ｈ”→“Ｌ”に変化、ノードＮ５は“Ｌ”を維持、ノードＮ６は“Ｌ”→“Ｈ”に変化、ノードＮ７は“Ｈ”を維持、ノードＮ８は“Ｈ”を維持する。また、トランジスタＭＰ１、ＭＰ２，ＭＮ１，ＭＮ２はすべてオフとなり、デッドタイムが生成される。これにより、出力端子ＯＵＴＰ、ＯＵＴＮはハイインピーダンス（ＨｉＺ）となる。

その後、反転遅延回路ＤＬ１による遅延時間ＤＴ１が経過すると、ノードＮ８が“Ｈ”→“Ｌ”に変化することでノア回路ＮＯＲ１の出力（ノードＮ２）が“Ｌ”→“Ｈ”に変化し、ノードＮ５も“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ１は“Ｈ”を維持、ノードＮ３は“Ｈ”→“Ｌ”に変化、ノードＮ４は“Ｌ”を維持、ノードＮ５は“Ｌ”→“Ｈ”に変化、ノードＮ６は“Ｈ”を維持する。ノードＮ７はさらに反転遅延回路ＤＬ２の遅延時間ＤＴ２の後に“Ｈ”→“Ｌ”に変化するがナンド回路ＮＡＮＤ１に影響は与えない。また、トランジスタＭＰ１はオフ、トランジスタＭＰ２はオン、トランジスタＭＮ１はオン、トランジスタＭＮ２はオフとなる。これにより、出力端子ＯＵＴＰは“Ｌ”、出力端子ＯＵＴＮは“Ｈ”となる。

次に、入力端子ＶＩＮの入力信号が“Ｌ”→“Ｈ”に変化すると、ナンド回路ＮＡＮＤ１は他の入力（ノードＮ３，Ｎ７）がともに“Ｌ”であるため、その出力（ノードＮ１）は“Ｈ”を維持する。しかし、ノア回路ＮＯＲ１は、他の入力（ノードＮ４，Ｎ８）に依存せず、その出力（ノードＮ２）は“Ｈ”→“Ｌ”に変化する。このため、ノードＮ３は“Ｌ”→“Ｈ”に変化し、ノードＮ５は“Ｈ”→“Ｌ”に変化する。これらによって、ノードＮ１は“Ｈ”を維持、ノードＮ２は“Ｈ”→“Ｌ”に変化、ノードＮ３は“Ｌ”→“Ｈ”に変化、ノードＮ４は“Ｌ”を維持、ノードＮ５は“Ｈ”→“Ｌ”に変化、ノードＮ６は“Ｈ”を維持、ノードＮ７は“Ｌ”を維持、ノードＮ８は“Ｌ”を維持する。また、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はすべてオフとなり、デッドタイムが生成される。これにより、出力端子ＯＵＴＰ、ＯＵＴＮはハイインピーダンス（ＨｉＺ）となる。

その後、反転遅延回路ＤＬ２による遅延時間ＤＴ２が経過すると、ノードＮ７が“Ｌ”→“Ｈ”に変化することでナンド回路ＮＡＮＤ１の出力（ノードＮ１）が“Ｈ”→“Ｌ”に変化し、ノードＮ４は“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ２は“Ｌ”を維持、ノードＮ３は“Ｈ”を維持、ノードＮ４は“Ｌ”→“Ｈ”に変化、ノードＮ５は“Ｌ”を維持、ノードＮ６は“Ｈ”→“Ｌ”に変化する。ノードＮ８はさらに反転遅延回路ＤＬ１の遅延時間ＤＴ１の後に“Ｌ”→“Ｈ”に変化するが、ノア回路ＮＯＲ１に影響は与えない。また、トランジスタＭＰ１はオン、トランジスタＭＰ２はオフ、トランジスタＭＮ１はオフ、トランジスタＭＮ２はオンとなる。これにより、出力端子ＯＵＴＰは“Ｈ”、出力端子ＯＵＴＮは“Ｌ”となる。

以上のように、図１のＢＴＬ回路では、入力端子ＶＩＮの信号が“Ｈ”→“Ｌ”に変化するときは反転遅延回路ＤＬ１の遅延時間ＤＴ１による時間だけ、また、“Ｌ”→“Ｈ”に変化するときは反転遅延回路ＤＬ２の遅延時間ＤＴ２による時間だけ、それぞれ全てのトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がオフするデッドタイムを生成することができる。図２に図１のＢＴＬ回路の動作の波形図を示した。前記した図６による回路構成でも、同様なデッドタイムを生成することができるが、その場合は４個の比較器ＣＯＰ１〜ＣＯＰ４、４個の基準電圧Ｖｒ１〜Ｖｒ４を発生する回路等が必要になり、回路規模が大きくなるのに対し、本実施例では、僅かなゲート回路で小さな回路規模で同様の機能を実現することができる。

＜第２の実施例＞
図３に本発明の第２に実施例のＢＴＬ回路を示す。ここでは、図１に示したＢＴＬ回路に対して、出力端子ＯＵＴＰ，ＯＵＴＮの間に負荷（スピーカ等）２を接続するとともに、その出力端子ＯＵＴＰ，ＯＵＴＮの間に抵抗Ｒ１とキャパシタＣ１の直列回路からなるスナバ回路３を接続したものである。なお、デッドタイム生成に必要な回路は図１に示した通りであり、ここでは省略している。

出力端子ＯＵＴＰ，ＯＵＴＮの間にスナバ回路３を接続しないときは、図４に示すように、寄生のインダクタンス成分、抵抗成分、容量成分などが要因となり、スイッチング動作時に、出力端子ＯＵＴＰ，ＯＵＴＮに現れる電圧波形に、オーバーシュートＯＳ１，ＯＳ２やアンダーシュートＵＳ１，ＵＳ２が発生する。このため、このオーバーシュートＯＳ１，ＯＳ２やアンダーシュートＵＳ１，ＵＳ２に耐えるように、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の耐圧を高くする必要がある。たとえば、それらの素子耐圧が２０Ｖの場合は、使用電源電圧ＶＤＤ＝１５Ｖとすると、オーバーシュートが３Ｖであれば問題がないが、６Ｖの場合は素子耐圧を超えることになり、使用することができない。逆に言えば、オーバーシュートを抑えることができれば、より高い電源電圧で使用することができ、同じ耐圧の素子でより大きな出力を得ることができる。

図４に示すように、オーバーシュートＯＳ１とアンダーシュートＵＳ２のタイミング、アンダーシュートＵＳ１とオーバーシュートＯＳ２のタイミングが合っている場合は、図３に示したように、出力端子ＯＵＴＰ，ＯＵＴＮの間にスナバ回路３を接続すると、オーバーシュートとアンダーシュートが互いに打ち消し合って、オーバーシュートとアンダーシュートが抑制される。

この点について、図１で説明したＢＴＬ回路では、図２に示したように、トランジスタＭＰ１とＭＮ２がオン／オフするタイミング、トランジスタＭＰ２とＭＮ１がオン／オフするタイミングは合致しているので、図３に示すようにスナバ回路３を接続することで、オーバーシュートとアンダーシュートを打ち消して抑制させることができる。これによって、同じ耐圧の素子を使用する場合でも、高出力を得ることが可能となる。また、このスナバ回路３は、１つの抵抗Ｒ１と１つのキャパシタＣ１で構成できるので、部品点数が少なく、実装面積およびコストの両面で有利となる。さらに、このスナバ回路３はＢＴＬ回路の出力端子間に接続する、つまりグランド（ＧＮＤ，ＶＳＳ）には接続しないので、グランドバウンスの影響も抑制することができる。

＜その他の実施例＞
なお、以上の説明ではフルブリッジ回路として、ハイサイド側にＰＭＯＳトランジスタＭＰ１，ＭＰ２を、ロウサイド側にをＮＭＯＳのトランジスタＭＮ１，ＭＮ２を使用したが、ハイサイド側およびロウサイド側にともにＮＭＯＳトランジスタを使用することも可能である。この場合は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２をＮＭＯＳトランジスタに置き換えることになるので、例えば、トランジスタＭＰ１と置き換えたＮＭＯＳトランジスタのゲート側とノードＮ６との間、トランジスタＭＰ２と置き換えたＮＭＯＳトランジスタのゲートとノードＮ３との間に、それぞれ遅延時間が無視できる程度のインバータを挿入すればよいが、これに限られるものではない。

ＭＰ１，ＭＰ２：ＰＭＯＳトランジスタ
ＭＭ１，ＭＮ２，ＭＮ１１，ＭＮ１２，ＭＮ２１〜ＭＮ２４：ＮＭＯＳトランジスタ
ＮＯＲ１：ノア回路
ＮＡＮＤ１：ナンド回路
ＢＵＦ１，ＢＵＦ２：反転バッファ
ＢＵＦ３、ＢＵＦ４：正転バッファ
ＤＬ１，ＤＬ２：反転遅延回路
ＯＵＴＰ，ＯＵＴＮ：出力端子
ＣＯＰ１〜ＣＯＰ４：比較器
Ｖｒ１〜Ｖｒ４：基準電圧
ＤＲ１〜ＤＲ４：駆動回路
ＯＳ１，ＯＳ２：オーバーシュート
ＵＳ１，ＵＳ２：アンダーシュート
１：デッドタイム生成回路
２，２１：負荷
３，１１，１２：スナバ回路

特開２００１−８４９４号公報

トランジスタ技術編集部編著、「第８章インバータ回路におけるパワー・デバイスの使い方、第９章Ｄ級パワーアンプの動作原理と設計／製作」、パワーＭＯＳＦＥＴの実践活用法、９１〜１１７頁、ＣＱ出版社発行日２００年１２月１日。

Claims

第１および第２のＰＭＯＳトランジスタと該各ＰＭＯＳトランジスタにそれぞれ直列接続された第１および第２のＮＭＯＳトランジスタとを有し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの共通接続点を第１の出力端子とし、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの共通接続点を第２の出力端子とするＢＴＬ回路において、
入力信号と前記第１のＰＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＮＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＮＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＰＭＯＳトランジスタのゲートに反転して帰還させるノア回路と、
前記入力信号と前記第１のＮＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＰＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＰＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＮＭＯＳトランジスタに反転して帰還させるナンド回路と、
を備えることを特徴とするＢＴＬ回路。
請求項１に記載のＢＴＬ回路において、
前記ナンド回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に第１の正転バッファが接続され、
前記ナンド回路の出力と前記第２のＮＭＯＳトランジスタのゲートとの間に第１の反転バッファが接続され、
前記ノア回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に第２の正転バッファが接続され、
前記ノア回路の出力と前記第２のＰＭＯＳトランジスタのゲートとの間に第２の反転バッファが接続されている、
ことを特徴とするＢＴＬ回路。
請求項１又は２に記載のＢＴＬ回路において、
前記第１および第２のＰＭＯＳトランジスタを、前記反転遅延に比べて無視できる遅延のインバータをゲートに挿入した第３および第４のＮＭＯＳトランジスタに置換したことを特徴とするＢＴＬ回路。
請求項１、２又は３に記載のＢＴＬ回路において、
前記第１の出力端子と前記第２の出力端子の間に、抵抗とキャパシタの直列回路からなるスナバ回路を接続したことを特徴とするＢＴＬ回路。