KR20140031764A - 레벨 쉬프트 디바이스 - Google Patents

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Abstract

저 전압 레벨을 갖는 입력 신호를 고 전압 레벨을 갖는 출력 신호로 변환하는 레벨 시프트 디바이스는 래치형 레벨 시프터와 전압 생성부를 포함한다. 래치형 레벨 시프터는 래치 구조를 이루는 2개의 상측 풀업 p채널 트랜지스터와, 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 2개의 하측 p-채널 트랜지스터를 포함한다. 전압 생성부는 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 전압을 생성하여 2개의 하측 p-채널 트랜지스터의 게이트 전극에 제공하는 전압 생성부를 포함한다.

Description

레벨 쉬프트 디바이스{LEVEL SHIFT DEVICE}
본 발명은 저 전압의 입력 신호를 고 전압 레벨의 출력 신호로 변환 시켜주는 레벨 쉬프터와 이 레벨 쉬프터를 포함하는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)의 게이트 구동 디바이스에 관한 것이다.
일반적으로 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)는 게이트 전압이 13V이하로 충분히 크지 않으면 소자의 포화 전압(VCE_SAT)이 상승할 뿐 아니라, 10V 이하로 매우 낮은 경우에는 IGBT가 활성 영역에서 동작하여 소자가 과열 및 손상될 수 있다. 따라서 이를 방지하기 위하여, IGBT를 구동하기 위한 게이트 구동 회로는 저 전압 레벨(3.3V~5.5V)의 입력 신호를 고 전압 레벨(15V~20V)의 출력 신호로 변환시켜주는 레벨 쉬프터부를 구비하여, 15V 이상의 게이트 전압으로 IGBT를 구동하도록 한다.
종래 게이트 구동 회로에 보편적으로 사용되는 래치형 레벨 쉬프트 디바이스는 정적 전류(static current)와 상승 전파지연시간(rising propagation delay)의 발생에 의해 소비전력이 증가할 뿐만 아니라, 칩 사이즈가 커져서 칩 가격이 비싸지는 문제가 있었다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제는 정적 전류를 발생시키지 않음으로써 전력 소비를 절감한 레벨 쉬프트 디바이스를 제공하는 것이다.
본 발명의 또 다른 실시예가 이루고자 하는 기술적 과제는 칩 사이즈를 줄이는 레벨 쉬프트 디바이스를 제공하는 것이다.
또한 본 발명의 또 다른 실시예가 이루고자 하는 기술적 과제는 Vgs 브레이크 다운 현상을 방지하면서도 전파지연시간을 단축시켜 스위칭 속도를 향상시킨 레벨 쉬프트 디바이스를 제공하는 것이다.
본 발명의 일 실시예에 따라 제1 전압 레벨을 갖는 입력 신호를 제2 전압 레벨을 갖는 출력 신호로 변환하는 레벨 시프트 디바이스는 래치 구조를 이루는 2개의 상측 풀업 p채널 트랜지스터와, 상기 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 2개의 하측 p-채널 트랜지스터를 포함하는 래치형 레벨 시프터; 및 상기 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 전압을 생성하여 상기 2개의 하측 p-채널 트랜지스터의 게이트 전극에 제공하는 전압 생성부를 포함하고, 상기 제2 전압 레벨은 상기 제1 전압 레벨보다 높다.
본 발명의 또 다른 실시예에 따라 제1 전압 레벨을 갖는 입력 신호를 제2 전압 레벨을 갖는 출력 신호로 변환하는 레벨 시프트 디바이스는 제1 p채널 트랜지스터; 상기 제1 p채널 트랜지스터의 드레인 전극에 연결된 게이트 전극, 상기 제1 p채널 트랜지스터의 게이트 전극에 연결된 드레인 전극을 갖는 제2 p채널 트랜지스터; 제1 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극을 가지는 제3 p채널 트랜지스터; 제2 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극, 상기 제3 p채널 트랜지스터의 게이트 전극에 연결된 게이트 전극을 가지는 제4 p채널 트랜지스터; 및 상기 제3 p채널 트랜지스터의 게이트 전극에 연결된 애노드 전극을 가지는 제1 제너 다이오드를 포함하고, 상기 제2 전압 레벨은 상기 제1 전압 레벨보다 높다.
본 발명의 일 실시예에 따른 레벨 쉬프트 디바이스는 풀업피모스의 Vgs 브레이크 다운 현상을 방지하면서도, 전압 제어용 제너 다이오드를 통하여 흐르던 정적 전류(static current)를 제거하여 불필요한 전력 소비를 감소시킬 수 있다.
또한 본 발명의 실시예에 따른 레벨 쉬프트 디바이스는 레벨 쉬프트 디바이스의 전파지연시간을 단축 시키기 위해 사용되는 풀업시간 단축용 PMOS를 NMOS로 대체하여 풀업시간 단축용 스위칭 소자의 사이즈 및 부트스트랩 커패시터의 사이즈를 줄일 수 있고, 칩 사이즈에 따른 제작비용을 감소 시킬 수 있다.
또한 본 발명의 실시예에 따른 레벨 쉬프트 디바이스는 Vgs 브레이크 다운 현상을 방지하면서도 전파지연시간을 단축시켜 스위칭 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 2는 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 3은 로우 레벨의 입력 신호를 받은 도 2의 레벨 쉬프트 디바이스의 동작을 보여준다.
도 4는 하이 레벨의 입력 신호를 받은 도 2의 레벨 쉬프트 디바이스의 동작을 보여준다.
도 5는 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 6은 도 5의 하이 레벨의 입력 신호를 받은 레벨 쉬프트 디바이스의 동작을 보여준다.
도 7은 도 5의 로우 레벨의 입력 신호를 받은 레벨 쉬프트 디바이스의 동작을 보여준다.
도 8은 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
이하, 본 발명과 관련된 이동 단말기에 대하여 도면을 참조하여 보다 상세하게 설명한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 레벨 쉬프트 디바이스(100)는 NOT 게이트(U1), NOT 게이트(U2), 래치형 레벨 쉬프터부(10)를 포함한다. 래치형 레벨 쉬프터부(10)는 하측 스위치 기능을 하는 제1 NMOS(NM1)와 제2 NMOS(NM2), 상측 스위치 기능을 하는 제1 PMOS(PM1)와 제2 PMOS(PM2)를 포함한다.
도 1의 레벨 쉬프트 디바이스(100)는 CPU(Central Processing Unit) 등의 제어부(도면에 도시되지 않음)로부터 저전압의 입력신호를 받아 IGBT의 게이트를 구동하기에 적합한 고전압 스위칭 신호를 출력한다.
NOT 게이트(U1)의 입력 단자에는 저전압의 입력 신호가 인가된다. NOT 게이트(U1)에는 낮은 구동 전압(VDDL)이 인가된다.
NOT 게이트(U2)의 입력 단자는 NOT 게이트(U1)의 출력 단자와 연결된다. NOT 게이트(U1)에는 낮은 구동 전압(VDDL)이 인가된다.
제1 NMOS(NM1)는 제1 PMOS(PM1)의 드레인 전극에 연결된 드레인 전극, NOT 게이트(U2)의 출력 단자에 연결된 게이트 전극, 그라운드에 연결된 소스 전극을 포함한다.
제2 NMOS(NM2)는 제2 PMOS(PM2)의 드레인 전극에 연결된 드레인 전극, NOT 게이트(U1)의 출력 단자에 연결된 게이트 전극, 그라운드에 연결된 소스 전극을 포함한다.
제1 PMOS(PM1)는 높은 구동 전압(VDDH)가 인가되는 소스 전극, 제2 NMOS(NM2)의 드레인 전극에 연결된 게이트 전극, 드레인 전극을 포함한다.
제2 PMOS(PM2)는 높은 구동 전압(VDDH)가 인가되는 소스 전극, 제1 NMOS(NM1)의 드레인 전극에 연결된 게이트 전극, 드레인 전극을 포함한다.
도 1의 레벨 쉬프트 회로(100)의 동작은 다음과 같다.
NOT 게이트(U1)는 저전압의 입력 신호를 반전하여 저전압의 반전된 입력 신호를 생성한다. NOT 게이트(U2)는 NOT 게이트(U1)에 의해 생성된 저전압의 반전된 입력 신호를 재반전하여 저전압의 재반전된 입력 신호를 생성한다.
'High'상태의 입력 신호(VIN)가 레벨 쉬프트 디바이스(100)에 입력된 경우, 하측의 제1 NMOS(NM1)가 턴 온 되고, 제2 NMOS(NM2)는 턴 오프 되어, 제1 NMOS(NM1)에 의해 OUT 노드의 상태가 'High'에서'Low'로 천이가 발생하며, 이로 인해 상측의 제2 PMOS(PM2)가 턴 온 되어, OUTB 노드의 상태 또한 'Low'에서 'High'로 천이가 발생하여, 상측의 제1 PMOS(PM1)는 턴 오프 된다. 이때 OUT 노드와 OUTB 노드의 상태가 천이 되는 동안 제1 NMOS(NM1)와 제1 PMOS(PM1) 사이에 단락 회로 전류(short-circuit current)가 발생하게 된다.
반대로 'Low'상태의 입력 신호(VIN)가 레벨 쉬프트 디바이스(100)에 입력되면, 하측의 제2 NMOS(NM2)가 턴 온 되고, 제1 NMOS(NM1)는 턴 오프 되어, 제2 NMOS(NM2)에 의해 OUTB 노드의 상태가 'High'에서 'Low'로 천이가 발생하며, 이로 인해 상측의 제1 PMOS(PM1)가 턴 온 되어, OUT 노드의 상태 또한 'High' 에서 'Low'로 천이가 발생하여, 상측의 제2 PMOS(PM2)는 턴 오프 되며, 상기와 마찬가지로 OUT 노드와 OUTB 노드의 상태가 천이 되는 동안 제2 NMOS(NM2)와 제2 PMOS(PM2) 사이에 단락 회로 전류(shorticircuit current)가 발생하게 된다.
다음은 도 2 내지 도 4를 참고하여 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스(200)를 설명한다.
도 2는 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스(200)는 회로의 입력 전압을 구동 전압인 고전압 레벨로 바꾸어주는 레벨 쉬프터부(20)와, 레벨 쉬프터부(20)의 풀업피모스의 Vgs를 일정한 전압값으로 제한하여 풀업피모스의 Vgs 브레이크 다운을 방지하는 전압 제어부(21-1)(21-2)와, 레벨 쉬프터부(20)의 풀업피모스의 풀업시, 풀업 시간을 단축 시켜 주는 풀업시간 단축부(22-1)(22-2)와, 레벨 쉬프터부(20)의 출력 전압 및 회로의 입력 전압을 입력 받아 버퍼링하여 출력하는 전압 출력부(23)를 포함한다.
도 2의 레벨 쉬프트 디바이스(200)는 도 1의 래치형 레벨 쉬프트 회로에 레벨 쉬프터부(20)의 풀업피모스의 Vgs를 일정한 전압값으로 제한하여 풀업피모스의 Vgs 브레이크 다운을 방지하는 전압 제어부(21-1)(21-2)와, 레벨 쉬프터부(20)의 풀업피모스의 풀업시, 풀업 시간을 단축 시켜 주는 풀업시간 단축부(22-1)(22-2)를 추가하여, 도 1의 래치형 레벨 쉬프트 회로의 단점을 일부 개선한 형태이다.
다음은 도 3과 도 4를 참고하여 도 2의 레벨 쉬프트 디바이스(200)의 동작을 설명한다.
도 3은 로우 레벨의 입력 신호를 받은 도 2의 레벨 쉬프트 디바이스의 동작을 보여준다.
'Low'상태의 입력 신호(VIN)가 입력된 경우, 하측의 제1 NMOS(NM1)가 턴 온 되고, 제2 NMOS(NM2)는 턴 오프 되어, 제1 NMOS(NM1)에 의해 OUT 노드의 상태가 'High'에서'Low'로 천이가 발생하며, 이로 인해 상측의 제2 PMOS(PM2)가 턴 온 되어, OUTB 노드의 상태 또한 'Low'에서 'High'로 천이가 발생하여, 상측의 제1 PMOS(PM1)는 턴 오프 된다. 이때 풀업시간 단축부(22-2)는 OUTB 노드의 전압이 VDDH로 충전되는 시간을 단축하여 주며, 전압 제어부(21-1)는 OUT 노드 전압을 일정한 전압(VDDH-Vz)으로 제한한다. 그러나 전압 제어부(21-1)의 제1 제너 다이오드(ZD1)와 하측의 제1 NMOS(NM1)를 통하여 정적 전류(static current)가 흐름으로 인하여, 불필요한 전력 소비가 발생한다.
전압 출력부(20)의 상측 제5 PMOS(PM5)는 턴 오프 되고, 하측 제5 NMOS(NM5)는 턴 온 되어, VOUT은 GND 전압을 출력하게 된다.
도 4는 하이 레벨의 입력 신호를 받은 도 2의 레벨 쉬프트 디바이스의 동작을 보여준다.
'High'상태의 입력 신호(VIN)가 입력된 경우, 하측의 제2 NMOS(NM2)가 턴 온 되고, 제1 NMOS(NM1)는 턴 오프 되어, 제2 NMOS(NM2)에 의해 OUT 노드의 상태가 'High'에서'Low'로 천이가 발생하며, 이로 인해 상측의 제1 PMOS(PM1)가 턴 온 되어, OUT 노드의 상태 또한 'Low'에서 'High'로 천이가 발생하여, 상측의 제2 PMOS(PM2)는 턴 오프 된다. 이때 풀업시간 단축부(22-1)는 OUT 노드의 전압이 VDDH로 충전되는 시간을 단축하여 주며, 전압 제어부(22-2)는 OUTB노드의 전압을 일정한 전압(VDDH-Vz)으로 제한한다. 그러나 전압 제어부(21-2)의 제2 제너 다이오드(ZD2)와 하측의 제2 NMOS(NM2)를 통하여 정적 전류(static current)가 흐름으로 인하여, 불필요한 전력 소비가 발생한다.
전압 출력부(20)의 상측 제5 PMOS(PM5)는 턴 온 되고, 하측 제5 NMOS(NM5)는 턴 오프 되어, VOUT은 VDDH 전압을 출력하게 된다.
그러나, 도 1 내지 도 4의 실시예에 따른 레벨 쉬프트 디바이스는 여전히 아래와 같은 문제를 안고 있다.
즉, 도 1의 래치형 레벨 쉬프트 회로는 노드 OUT 또는 노드 OUTB의 상태 천이 시간 동안 단락 회로 전류(short-circuit current)가 발생한다. 따라서, 노드 OUT 또는 노드 OUTB의 상태 천이 시간이 클수록 소비 전력 또한 증가하게 된다. 그러나 상기와 같이 트랜지스터가 래치 구조로 이루어진 경우에는 노드 OUTB(혹은 노드 OUT)가 반대편 노드 OUT(혹은 노드 OUTB)이 'High' 상태에서 'Low' 상태로 천이가 발생한 후에야 'Low' 상태에서 'High' 상태로 천이가 발생하기 때문에, 노드 OUT 또는 노드 OUTB가 'Low' 상태에서 'High' 상태로 천이하는데 소요되는 전파지연시간(Propagation delay)이 크다는 단점을 갖고 있다. 따라서 이로 인해 레벨 쉬프터의 스위칭 속도가 감소되고, 전력 소비 또한 증가하는 문제점이 있다. 또한 제조업체에서 제공하는 고전압용 트랜지스터의 Vgs 브레이크다운 전압은 제조업체마다 다르긴 하지만, 일반적으로, 작게는 12V 내외에서, 크게는 20V 내외이기 때문에, VDDH 전압이 수볼트 내외의 작은 전압일 경우에는 문제가 되지 않을 수 있으나, 수십볼트 이상의 고전압일 경우에는 상측 풀업 피모스인 제1 PMOS(PM1), 제2 PMOS(PM2)의 Vgs(게이트-소스 전압) 브레이크다운(Breakdown) 현상이 발생하여 소자가 파괴될 수 있다.
도 2의 레벨 쉬프트 디바이스(200)는 제너 다이오드(Zener Diode)를 이용하여, 제1 NMOS(NM1) 및 제2 NMOS(NM2)의 드레인의 전압을 일정한 값으로 제한하여, 제2 PMOS(PM2) 및 제1 PMOS(PM1)의 Vgs를 Vgs 브레이크 다운 전압보다 작게하여 Vgs 브레이크 다운 현상을 방지하였으며, 풀업시간 단축부(22-1)(22-2)의 제1 PMOS(PM1) 및 제2 PMOS(PM2)를 이용하여, 전파지연시간을 단축 시켜 도 1의 래치형 레벨 쉬프트에 회로에 비해 단락 회로 전류(short-circuit current)에 의한 전력 소비를 감소시켰다. 그러나 도 2에서와 같이 제너 다이오드를 사용하여, 전압을 제한하는 경우에는, 도 3과 도 4에 도시된 바와 같이 OUT 노드 또는 OUTB 노드의 상태 천이가 끝난 후, 즉 스위칭 동작이 끝난 후에도 제너 다이오드(Zener Diode)를 통하여, 정적 전류(static current)가 계속적으로 흐르게 됨으로 불필요한 전력 소비가 발생하게 된다. 이때 발생한 정적 전류는 전원 전압(VDDH)에 비례하여 증가하기 때문에, 전원 전압(VDDH)이 상승함에 따라, 전력 소비는 더욱 커지게 된다. 또한 풀업시간 단축부(22-1)(22-2)에 사용되어진 제1 PMOS(PM1) 및 제2 PMOS(PM2)의 경우 온(on) 저항 값이 크기 때문에, 큰 전류 용량을 구동하기 위해서는 제1 PMOS(PM1) 및 제2 PMOS(PM2)의 사이즈를 크게 해야하고, 이로 인해, 제1 PMOS(PM1) 및 제2 PMOS(PM2)를 구동하기 위한 게이트 충전(charge)용량이 증가하게 되어 제1 PMOS(PM1) 및 제2 PMOS(PM2)를 구동하기 위한 부트스트랩(bootstrap) 커패시터(Cb1)(Cb2)의 용량 또한 함께 증가하게 되어, 칩 사이즈가 커지게 되며, 이에 따른 칩 제작 비용이 증가한다는 단점을 갖고 있다.
요컨데, 게이트 구동 회로의 레벨 쉬프트 회로로서 도 1에 도시된 것과 같은 래치형 레벨 쉬프트 디바이스가 사용될 수 있다. 이와 같은 구조에서는 큰 전파지연시간(propagation delay) 및 단락 전류(short-circuit current)로 인한 전력 소비가 발생한다. 또한, VDDH 전압이 수볼트 내외의 작은 전압일 경우에는 문제가 되지 않을 수 있으나, 수십볼트의 고전압일 경우에는 상측 제1 PMOS(PM1), 제2 PMOS(PM2), 제3 PMOS(PM3)의 Vgs(게이트-소스 전압) 브레이크다운(breakdown) 현상이 발생하여 소자가 파괴되는 문제점이 있다. 이를 개선하기 위하여, 도 2에 도시된 것과 같이 제너 다이오드(zener Diode)를 이용하여, 제1 NMOS(NM1) 및 제2 NMOS(NM2)의 드레인의 전압을 일정한 값으로 제한하여, 제2 PMOS(PM2) 및 제1 PMOS(PM1)의 Vgs 브레이크 다운 현상을 방지하거나, 풀업시간 단축부(22-1)(22-2)의 제1 PMOS(PM1) 및 제2 PMOS(PM2)를 이용하여, 전파지연시간을 단축 시켜, 단락 전류(short-circuit current)로 인한 전력 소비를 감소시켰으나, 이러한 경우 제너 다이오드(Zener Diode)를 통한 정적 전류(Static current)의 발생으로 불필요한 소비 전력이 발생하고, 풀업시간 단축부(22-1)(22-2)의 제1 PMOS(PM1) 및 제2 PMOS(PM2)로 인해 칩 사이즈가 커져, 칩 제작비용이 높아진다는 단점을 갖고 있다.
다음은 도 5 내지 도 7을 참고하여 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스(300)를 설명한다.
도 5는 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 5에서 도시된 바와 같이 본 발명의 실시예에 따른 레벨 쉬프트 디바이스(300)는 NOT 게이트(U1), NOT 게이트(U2), NOT 게이트(U3), NOT 게이트(U4), 래치형 레벨 쉬프터부(30), 전압 생성부(31), 풀업시간 단축부(32-1), 풀업시간 단축부(32-2), 및 전압 출력부(33)를 포함한다.
래치형 레벨 쉬프터부(30)는 레벨 쉬프트 디바이스(300)의 입력 신호를 구동 전압인 고전압 레벨로 바꾸어준다.
전압 생성부(31)는 래치형 레벨 쉬프터부(30))의 풀업피모스의 Vgs를 일정한 전압값으로 제한하여 풀업피모스의 Vgs 브레이크 다운을 방지한다.
풀업시간 단축부(32-1)는 래치형 레벨 쉬프터부(30)의 풀업피모스(PM1)의 풀업시, 풀업 시간을 단축 시켜 주고, 풀업시간 단축부(32-2)는 래치형 레벨 쉬프터부(30)의 풀업피모스(PM2)의 풀업시, 풀업 시간을 단축 시켜 준다.
전압 출력부(33)는 래치형 레벨 쉬프터부(30)의 출력 전압 및 레벨 쉬프트 디바이스(300)의 입력 신호를 입력 받아 버퍼링하여 출력한다.
래치형 레벨 쉬프터부(30)는 제1 PMOS(PM1), 제2 PMOS(PM2), 제1 NMOS(NM1), 제2 NMOS(NM2), 제3 PMOS(PM3) 및 제4 PMOS(PM4)를 포함한다. 래치형 레벨 쉬프터부(30)의 상측에 위치한 제1 PMOS(PM1) 및 제2 PMOS(PM2)과, 하측의 제1 NMOS(NM1) 및 제2 NMOS(NM2)는 래치 구조를 이룬다. 제3 PMOS(PM3) 및 제4 PMOS(PM4)는 풀업 피모스인 제1 PMOS(PM1)와 제2 PMOS(PM2)의 Vgs 브레이크 다운을 방지하기 위한 트랜지스터이다.
전압 생성부(31)는 제너 다이오드(ZD3), 정전류원(Icc), 커패시터(Cc)를 포함한다.
풀업시간 단축부(32-1)는 제너 다이오드(ZD1), 제3 NMOS(NM3), 부트스트랩 커패시터(Cb1)를 포함한다.
풀업시간 단축부(32-2)는 제너 다이오드(ZD2), 제4 NMOS(NM4), 및 부트스트랩 커패시터(Cb2)를 포함한다.
전압 출력부(33)는 상측의 제5 PMOS(PM5)와 하측의 제5 NMOS(NM5)를 포함한다.
NOT 게이트(U1)는 입력 단자와 출력 단자를 가진다. NOT 게이트(U1)의 입력 단자에는 저 전압 레벨의 입력 신호가 인가된다.
NOT 게이트(U2)는 입력 단자와 출력 단자를 가진다. NOT 게이트(U2)의 입력 단자는 NOT 게이트(U1)의 출력 단자와 연결된다.
NOT 게이트(U3)는 입력 단자와 출력 단자를 가진다. NOT 게이트(U3)의 입력 단자는 NOT 게이트(U2)의 출력 단자와 연결된다.
NOT 게이트(U4)는 입력 단자와 출력 단자를 가진다. NOT 게이트(U4)의 입력 단자는 NOT 게이트(U3)의 출력 단자와 연결된다.
제1 PMOS(PM1)는 소스 전극, 게이트 전극, 드레인 전극을 가진다. 제1 PMOS(PM1)의 소스 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다.
제2 PMOS(PM2)는 소스 전극, 게이트 전극, 드레인 전극을 가진다. 제2 PMOS(PM2)의 소스 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제2 PMOS(PM2)의 게이트 전극은 제1 PMOS(PM1)의 드레인 전극에 연결된다. 제2 PMOS(PM2)의 드레인 전극은 제1 PMOS(PM1)의 게이트 전극에 연결된다.
제3 PMOS(PM3)는 소스 전극, 게이트 전극, 드레인 전극을 가진다. 제3 PMOS(PM3)의 소스 전극은 제1 PMOS(PM1)의 드레인 전극에 연결된다.
제4 PMOS(PM4)는 소스 전극, 게이트 전극, 드레인 전극을 가진다. 제4 PMOS(PM4)의 소스 전극은 제2 PMOS(PM2)의 드레인 전극에 연결된다. 제4 PMOS(PM4)의 게이트 전극은 제3 PMOS(PM3)의 게이트 전극에 연결된다.
제1 NMOS(NM1)는 드레인 전극, 게이트 전극, 소스 전극을 가진다. 제1 NMOS(NM1)의 드레인 전극은 제3 PMOS(PM3)의 드레인 전극에 연결된다. 제1 NMOS(NM1)의 게이트 전극은 NOT 게이트(U2)의 출력 단자에 연결된다. 제1 NMOS(NM1)의 소스 전극은 그라운드에 연결된다.
제2 NMOS(NM2)는 드레인 전극, 게이트 전극, 소스 전극을 가진다. 제2 NMOS(NM2)의 드레인 전극은 제4 PMOS(PM4)의 드레인 전극에 연결된다. 제2 NMOS(NM2)의 게이트 전극은 NOT 게이트(U1)의 출력 단자에 연결된다. 제2 NMOS(NM2)의 소스 전극은 그라운드에 연결된다.
제3 NMOS(NM3)는 드레인 전극, 게이트 전극, 소스 전극을 가진다. 제3 NMOS(NM3)의 드레인 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제3 NMOS(NM3)의 소스 전극은 제1 PMOS(PM1)의 드레인 전극에 연결된다.
제너 다이오드(ZD1)는 애노드 전극과 캐소드 전극을 가진다. 제너 다이오드(ZD1)의 캐소드 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제너 다이오드(ZD1)의 애노드 전극은 제3 NMOS(NM3)의 게이트 전극에 연결된다.
부트스트랩 커패시터(Cb1)는 제너 다이오드(ZD1)의 애노드 전극에 연결된 일단과 제3 NMOS(NM3)의 게이트 전극에 연결된 타단을 가진다.
제4 NMOS(NM4)는 드레인 전극, 게이트 전극, 소스 전극을 가진다. 제4 NMOS(NM4)의 드레인 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제4 NMOS(NM4)의 소스 전극은 제2 PMOS(PM2)의 드레인 전극에 연결된다.
제너 다이오드(ZD2)는 애노드 전극과 캐소드 전극을 가진다. 제너 다이오드(ZD2)의 캐소드 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제너 다이오드(ZD2)의 애노드 전극은 제4 NMOS(NM4)의 게이트 전극에 연결된다.
부트스트랩 커패시터(Cb2)는 제너 다이오드(ZD2)의 애노드 전극에 연결된 일단과 제4 NMOS(NM4)의 게이트 전극에 연결된 타단을 가진다.
제5 PMOS(PM5)는 소스 전극, 게이트 전극, 드레인 전극을 가진다. 제5 PMOS(PM5)의 소스 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다. 제5 PMOS(PM5)의 게이트 전극은 제2 PMOS(PM2)의 드레인 전극에 연결된다. 제5 PMOS(PM5)의 드레인 전극은 고 전압 레벨의 버퍼링된 출력 신호를 출력한다.
제5 NMOS(NM5)는 드레인 전극, 게이트 전극, 소스 전극을 가진다. 제5 NMOS(NM5)의 드레인 전극은 제5 PMOS(PM5)의 드레인 전극에 연결된다. 제5 NMOS(NM5)의 게이트 전극은 NOT 게이트(U4)의 출력 단자에 연결된다. 제5 NMOS(NM5)의 소스 전극은 그라운드에 연결된다.
제너 다이오드(ZD3)는 애노드 전극과 캐소드 전극을 가진다. 제너 다이오드(ZD3)의 캐소드 전극에는 고 전압 레벨의 구동 전압(VDDH)이 인가된다.
정전류원(Icc)은 제너 다이오드(ZD3)의 애노드 전극에 연결된 전류 입력 단자와 그라운드에 연결된 전류 출력 단자를 가진다.
커패시터(Cc)는 제너 다이오드(ZD3)의 애노드 전극에 연결된 일단과 그라운드에 연결된 타단을 가진다.
제3 PMOS(PM3)와 제4 PMOS(PM4)의 게이트 전극에는 전압 생성부(31)에서 생성된 바이어스 전압(VDDH-Vz)이 인가된다.
래치형 레벨 쉬프터부(30)의 제3 PMOS(PM3)와 제4 PMOS(PM4)의 게이트에 바이어스 전압(VDDH-Vz)을 인가한다.
다음은 도 6과 도 7을 참고하여 도 5의 레벨 쉬프트 디바이스(300)의 동작을 설명한다.
도 6은 도 5의 하이 레벨의 입력 신호를 받은 레벨 쉬프트 디바이스의 동작을 보여준다.
'High'상태의 입력 신호(VIN)가 입력된 경우, 하측의 제1 NMOS(NM1)가 턴 온 되고, 제2 NMOS(NM2)는 턴 오프 되어, 제1 NMOS(NM1)에 의해 OUT 노드의 상태가 'High'에서'Low'로 천이가 발생하며, 이로 인해 상 측의 제2 PMOS(PM2)가 턴 온 되어, OUTB 노드의 상태 또한 'Low'에서 'High'로 천이가 발생하여, 상 측의 제1 PMOS(PM1)는 턴 오프 된다. 이때 C 노드의 전압은 제1 부트스트랩 커패시터(Cb1)에 의해 (VDD-Vz+VDDL) 전압에서 (VDD-Vz) 전압으로 감소하며, 풀업시간 단축부(32-1)의 제3 NMOS(NM3)는 턴 오프되고, D 노드의 전압은 제2 부트스트랩 커패시터(Cb2)에 의해 (VDD-Vz) 전압에서 (VDD-Vz+VDDL) 전압으로 상승하여, 풀업시간 단축부(32-2)의 제4 NMOS(NM4)가 턴 온 되어, OUTB 노드의 전압이 VDDH로 충전되는 시간을 단축하여 준다. 여기서 E 노드의 전압은 전압 생성부(31)에 의해 공급되는 바이어스전압(VDDH-Vz)으로 일정하게 유지되어, OUT 노드의 전압이 일정 전압(VDDH-Vz+Vth) 이하로 감소되는 경우, 제3 PMOS(PM3)가 턴 오프 되어 OUT 노드의 전압이 다시 상승하게 되고, 일정 전압(VDDH-Vz+Vth) 이상으로 올라가게 되면, 제3 PMOS(PM3)가 턴 온 되어, 제1 PMOS(PM1)의 드레인 전압을 다시 낮추는 피드백 동작이 발생하여 OUT 노드의 전압은 일정 전압(VDDH-Vz+Vth)으로 제한된다. 따라서, 전원 전압(VDDH)이 상승하더라도, 래치형 레벨 쉬프터부(30)의 상측 풀업 피모스 제1 PMOS(PM1) 및 제2 PMOS(PM2)의 Vgs는 일정 전압(Vz-Vth)으로 유지되어, 전원 전압(VDDH) 상승에 따른 풀업 피모스의 Vgs 브레이크 다운을 방지하며, 종래의 기술과 달리 제너다이오드를 사용하지 않음으로 인하여, 불필요한 정적 전류(static current)가 발생하지 않는다.
전압 출력부(33)의 상측 제5 PMOS(PM5)는 래치형 레벨 쉬프터부(30)에 의해 턴 오프 되고, 하측의 제5 NMOS(NM5)는 턴 온 되어, VOUT은 GND 전압을 출력으로 내보내게 된다.
도 7은 도 5의 로우 레벨의 입력 신호를 받은 레벨 쉬프트 디바이스의 동작을 보여준다.
'Low'상태의 입력 신호(VIN)가 입력된 경우, 하측의 제2 NMOS(NM2)가 턴 온 되고, 제1 NMOS(NM1)는 턴 오프 되어, 제2 NMOS(NM2)에 의해 OUTB 노드의 상태가 'High'에서'Low'로 천이가 발생하며, 이로 인해 상 측의 제1 PMOS(PM1)가 턴 온 되어, OUT 노드의 상태 또한 'Low'에서 'High'로 천이가 발생하여, 상 측의 제2 PMOS(PM2)는 턴 오프 된다. 이때 D 노드의 전압은 제2 부트스트랩 커패시터(Cb2)에 의해 (VDD-Vz+VDDL) 전압에서 (VDD-Vz) 전압으로 감소하며, 풀업시간 단축부(32-2)의 제4 NMOS(NM4)는 턴 오프되고, C 노드의 전압은 제1 부트스트랩 커패시터(Cb1)에 의해 (VDD-Vz) 전압에서 (VDD-Vz+VDDL) 전압으로 상승하여, 풀업시간 단축부(32-1)의 제3 NMOS(NM3)가 턴 온 되어, OUT 노드의 전압이 VDDH로 충전되는 시간을 단축하여 준다. 여기서 OUTB 노드의 전압은 상기에 기술한 바와 같은 원리로 일정 전압(VDD-Vz+Vth)으로 제한 되어, 상 측 제1 PMOS(PM1)의 Vgs는 일정 전압(Vz-Vth)으로 유지된다. 따라서 전원 전압(VDDH) 상승에 따른 풀업 피모스의 Vgs 브레이크 다운이 발생하지 않으며, 종래의 기술과 달리 제너다이오드를 사용하지 않음으로 인하여, 불필요한 정적 전류(static current)가 발생하지 않는다.
전압 출력부(33)의 상측 제5 PMOS(PM5)는 래치형 레벨 쉬프터부(30)에 의해 턴 온 되고, 하측의 제5 NMOS(NM5)는 턴 오프 되어, VOUT은 VDDH 전압을 출력으로 내보내게 된다.
다음은 도 8을 참고하여 본 발명의 또 다른 실시예를 설명한다.
도 8은 본 발명의 또 다른 실시예에 따른 레벨 쉬프트 디바이스의 회로도이다.
도 8에서 도시된 바와 같이, 본 발명의 실시예에 따른 레벨 쉬프트 디바이스(400)는 NOT 게이트(U1), NOT 게이트(U2), NOT 게이트(U3), NOT 게이트(U4), 래치형 레벨 쉬프터부(40), 전압 생성부(41), 풀업시간 단축부(42-1), 풀업시간 단축부(42-2), 및 전압 출력부(43)를 포함한다.
도 8에 도시된 바와 같이, 도 5의 전압 생성부(31)의 제너다이오드는 직렬로 연결된 n개의 다이오드로 대체될 수 있다. 이때 E 노드의 전압은 (VDDH-n*VD)로 일정하게 유지되어, 상측 풀업 피모스 제1 PMOS(PM1) 및 제2 PMOS(PM2)의 Vgs는 일정 전압(n*VD-Vth)으로 유지된다.
도 8에 도시된 바와 같이, 도 5의 풀업시간 단축부(32-1)(32-2)의 제너다이오드는 직렬로 연결된 n개의 다이오드로 대체될 수 있다. 직렬로 연결된 n개의 다이오드의 애노드(Anode)에는 고 전압 레벨의 구동 전압이 인가되고, 캐소드는 C 노드와 연결될 수 있다.
풀업시간 단축부(42-1)(42-2)의 다이오드의 개수(n)는 전압 생성부(41)의 다이오드의 개수(n)와 동일해야 하며, 많거나 부족할 경우에는 풀업시간 단축부(42-1)(42-2)의 제3 NMOS(NM3) 및 제4 NMOS(NM4)가 정상적으로 턴 온 되거나, 턴 오프 되지 않을 수 있으며, 이로 인해 전파 지연 시간이 감소 되지 않거나, 정적 전류(Static current)가 발생할 수 있다.
또한 OUT 노드 및 OUTB 노드가 (VDDH+VD)전압 이상으로 올라가지 않도록, 제1 다이오드(D1) 및 제2 다이오드(D2)를 n개의 다이오드와 역방향으로 병렬로 배치한다.
본 발명의 일실시예에 의하면, 전술한 방법은, 프로그램이 기록된 매체에 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.
상기와 같이 설명된 이동 단말기는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (10)

  1. 제1 전압 레벨을 갖는 입력 신호를 제2 전압 레벨을 갖는 출력 신호로 변환하는 레벨 시프트 디바이스에 있어서,
    래치 구조를 이루는 2개의 상측 풀업 p채널 트랜지스터와, 상기 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 2개의 하측 p-채널 트랜지스터를 포함하는 래치형 레벨 시프터; 및
    상기 2개의 상측 풀업 p채널 트랜지스터의 게이트-소스 전압 브레이크 다운을 방지하기 위한 전압을 생성하여 상기 2개의 하측 p-채널 트랜지스터의 게이트 전극에 제공하는 전압 생성부를 포함하고,
    상기 제2 전압 레벨은 상기 제1 전압 레벨보다 높은
    레벨 시프트 디바이스.
  2. 제1항에 있어서,
    풀업 n채널 트랜지스터를 통해 상기 2개의 상측 풀업 p채널 트랜지스터의 풀업 시간을 단축시키는 풀업 시간 단축부를 더 포함하는
    레벨 시프트 디바이스.
  3. 제2항에 있어서,
    상기 2개의 상측 풀업 p채널 트랜지스터의 하나의 드레인 전극의 신호를 버퍼링하여 상기 출력 신호를 출력하는 전압 출력부를 더 포함하는
    레벨 시프트 디바이스.
  4. 제1 전압 레벨을 갖는 입력 신호를 제2 전압 레벨을 갖는 출력 신호로 변환하는 레벨 시프트 디바이스에 있어서,
    제1 p채널 트랜지스터;
    상기 제1 p채널 트랜지스터의 드레인 전극에 연결된 게이트 전극, 상기 제1 p채널 트랜지스터의 게이트 전극에 연결된 드레인 전극을 갖는 제2 p채널 트랜지스터;
    제1 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극을 가지는 제3 p채널 트랜지스터;
    제2 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극, 상기 제3 p채널 트랜지스터의 게이트 전극에 연결된 게이트 전극을 가지는 제4 p채널 트랜지스터; 및
    상기 제3 p채널 트랜지스터의 게이트 전극에 연결된 애노드 전극을 가지는 제1 제너 다이오드를 포함하고,
    상기 제2 전압 레벨은 상기 제1 전압 레벨보다 높은
    레벨 시프트 디바이스.
  5. 제4항에 있어서,
    상기 제1 p채널 트랜지스터의 소스 전극에 상기 제2 전압 레벨의 제1 구동 전압이 인가되고,
    상기 제2 p채널 트랜지스터의 소스 전극에 상기 제1 구동 전압이 인가되고,
    상기 제1 제너 다이오드의 캐소드 전극에 상기 제1 구동 전압이 인가되는
    레벨 시프트 디바이스.
  6. 제5항에 있어서,
    상기 제3 p채널 트랜지스터의 드레인 전극이 연결된 드레인 전극, 상기 입력 신호의 비반전 신호가 인가되는 게이트 전극, 그라운드에 연결된 소스 전극을 가지는 제1 n채널 트랜지스터;
    상기 제4 p채널 트랜지스터의 드레인 전극이 연결된 드레인 전극, 상기 입력 신호의 반전 신호가 인가되는 게이트 전극, 그라운드에 연결된 소스 전극을 가지는 제2 n채널 트랜지스터를 더 포함하는
    레벨 시프트 디바이스.
  7. 제6항에 있어서,
    상기 제1 구동 전압이 인가되는 드레인 전극과 상기 제1 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극을 가지는 제3 n채널 트랜지스터;
    상기 제3 n채널 트랜지스터의 게이트 전극에 연결된 애노드 전극과 상기 제1 구동 전압이 인가되는 캐소드 전극을 가지는 제2 제너 다이오드; 및
    상기 제2 제너 다이오드의 애노드 전극에 연결된 일단과 상기 입력 신호의 반전 신호가 인가되는 타단을 가지는 제1 커패시터를 더 포함하는
    레벨 시프트 디바이스.
  8. 제7항에 있어서,
    상기 제1 구동 전압이 인가되는 드레인 전극과 상기 제2 p채널 트랜지스터의 드레인 전극에 연결된 소스 전극을 가지는 제4 n채널 트랜지스터;
    상기 제4 n채널 트랜지스터의 게이트 전극에 연결된 애노드 전극과 상기 제1 구동 전압이 인가되는 캐소드 전극을 가지는 제3 제너 다이오드; 및
    상기 제3 제너 다이오드의 애노드 전극에 연결된 일단과 상기 입력 신호의 비반전 신호가 인가되는 타단을 가지는 제2 커패시터를 더 포함하는
    레벨 시프트 디바이스.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 구동 전압이 인가되는 소스 전극, 상기 제2 p채널 트랜지스터의 드레인 전극에 연결된 게이트 전극, 상기 출력 신호를 출력하는 드레인 전극을 가지는 제5 p채널 트랜지스터; 및
    상기 제5 p채널 트랜지스터의 드레인 전극에 연결된 드레인 전극, 상기 입력 신호의 비반전 신호가 인가되는 게이트 전극, 그라운드에 연결된 소스 전극을 가지는 제5 n채널 트랜지스터를 더 포함하는
    레벨 시프트 디바이스.
  10. 제9항에 있어서,
    상기 제1 제너 다이오드의 애노드 전극이 연결된 전류 입력단과 그라운드에 연결된 전류 출력단을 가지는 정전류원; 및
    제3 커패시터를 더 포함하는
    레벨 시프트 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170104164A (ko) * 2015-01-13 2017-09-15 주식회사 실리콘웍스 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법
US10749527B2 (en) 2015-10-26 2020-08-18 Samsung Electronics Co., Ltd. Level shifting circuit

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6088936B2 (ja) * 2013-08-07 2017-03-01 ルネサスエレクトロニクス株式会社 レベルシフタ
KR20160009115A (ko) * 2014-07-14 2016-01-26 삼성전자주식회사 교류 전압을 정류된 전압으로 변환하기 위한 정류 회로
US9331679B1 (en) * 2015-05-17 2016-05-03 Freescale Semiconductor, Inc. High-speed flying-cap level shifter
US9621032B2 (en) * 2015-07-30 2017-04-11 Micron Technology, Inc. Generation of voltages
WO2017168346A1 (en) * 2016-04-01 2017-10-05 Hau King Kuen Power control by direct drive
US10396795B1 (en) 2018-03-20 2019-08-27 Micron Technology, Inc. Boosted high-speed level shifter
CN109245535A (zh) * 2018-11-20 2019-01-18 广州市力驰微电子科技有限公司 适用于电源管理的电平转换模块
CN109818607A (zh) * 2019-01-15 2019-05-28 中国科学院微电子研究所 电平移位电路
JP7282599B2 (ja) * 2019-05-30 2023-05-29 ローム株式会社 ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ
US10707871B1 (en) * 2019-07-05 2020-07-07 Silicon Laboratories Inc. Capacitive level shifter
CN112865778A (zh) * 2019-11-28 2021-05-28 硅存储技术股份有限公司 用于集成电路的低电压电平移位器
US11018653B1 (en) 2020-05-04 2021-05-25 Apple Inc. Low voltage clock swing tolerant sequential circuits for dynamic power savings
CN112688541B (zh) * 2020-12-23 2024-05-10 拓尔微电子股份有限公司 一种high side高压NMOS控制方法及驱动电路
JP7179395B1 (ja) 2022-09-09 2022-11-29 株式会社小林貴金属 装身具
CN116366051B (zh) * 2023-03-21 2024-02-13 辰芯半导体（深圳）有限公司 电平移位电路及电平移位器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308274A (ja) 1992-04-30 1993-11-19 Matsushita Electric Ind Co Ltd Ｃｍｏｓレベルシフト回路
JP3070373B2 (ja) 1993-12-27 2000-07-31 松下電器産業株式会社 レベルシフタ回路
JP2803624B2 (ja) 1996-03-29 1998-09-24 日本電気株式会社 レベルシフト回路
JP2993462B2 (ja) 1997-04-18 1999-12-20 日本電気株式会社 出力バッファ回路
JP3731322B2 (ja) 1997-11-04 2006-01-05 ソニー株式会社 レベルシフト回路
US6002290A (en) 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
JPH11205123A (ja) 1998-01-20 1999-07-30 Toshiba Corp 高耐圧パワー集積回路
JP2001177388A (ja) 1999-12-16 2001-06-29 Hitachi Ltd ドライブ回路
KR20040061267A (ko) * 2002-12-30 2004-07-07 주식회사 하이닉스반도체 레벨 쉬프트 장치
KR100500516B1 (ko) * 2003-07-14 2005-07-12 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법
DE10357495B4 (de) * 2003-12-09 2005-11-10 Infineon Technologies Ag Pegelumsetzer mit zwei Umsetzerstufen
KR100593070B1 (ko) * 2004-01-20 2006-06-26 엘지전자 주식회사 지능형 전력 반도체 집적회로의 레벨 쉬프트 회로
US7224202B2 (en) * 2004-11-03 2007-05-29 Texas Instruments Incorporated Self-biased high voltage level shifter
KR100774893B1 (ko) * 2006-07-28 2007-11-08 전자부품연구원 레벨 쉬프터 회로
EP1976124B1 (en) * 2007-03-28 2012-04-25 Infineon Technologies AG High speed level shifter
US7808294B1 (en) * 2007-10-15 2010-10-05 Netlogic Microsystems, Inc. Level shifter with balanced rise and fall times
CN101686047B (zh) * 2008-09-24 2012-03-14 奕力科技股份有限公司 电平转换电路
DE102009019124B4 (de) * 2009-04-29 2011-11-17 Micronas Gmbh Pegelschieber mit kapazitiver Signalübertragung
US8004339B2 (en) * 2009-11-19 2011-08-23 Integrated Device Technology, Inc. Apparatuses and methods for a level shifter with reduced shoot-through current
JP5665641B2 (ja) * 2010-06-08 2015-02-04 ルネサスエレクトロニクス株式会社 出力回路及びデータドライバ及び表示装置
US8207775B2 (en) * 2010-08-30 2012-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. VOL up-shifting level shifters
JP2012070333A (ja) 2010-09-27 2012-04-05 Rohm Co Ltd レベルシフト回路及びそれを用いたスイッチングレギュレータ
JP5744700B2 (ja) * 2011-10-21 2015-07-08 新電元工業株式会社 バッテリ充電回路、バッテリ充電システム及びバッテリ充電回路の制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170104164A (ko) * 2015-01-13 2017-09-15 주식회사 실리콘웍스 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법
US10749527B2 (en) 2015-10-26 2020-08-18 Samsung Electronics Co., Ltd. Level shifting circuit

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