JP3568068B2

JP3568068B2 - 駆動装置

Info

Publication number: JP3568068B2
Application number: JP07405096A
Authority: JP
Inventors: 晴男西浦
Original assignee: 関西日本電気株式会社
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 2004-09-22
Anticipated expiration: 2016-03-28
Also published as: JPH09266692A

Description

【０００１】
【発明の属する技術分野】
本発明は駆動装置に関し、特にモータの駆動電流を微細に制御するリニア制御型の駆動装置に関する。
【０００２】
【従来の技術】
従来のモータ駆動装置は、図３に示すように４個のＭＯＳＦＥＴ１１〜１４とセンス抵抗１５とを有する出力バッファＨブリッジ回路１０と、演算増幅器２１，２２と第１基準電圧源２３と抵抗２４〜２９とを有する駆動電流制御回路２０と、演算増幅器３１，３２と利得切替スイッチ３３と第２基準電圧源３４と位相調整回路３５と抵抗３６〜４１とを有する利得制御回路３０とで構成されている。
出力バッファＨブリッジ回路１０のＰチャネル型の第１及び第２ＭＯＳＦＥＴ１１，１２はソースが共通接続されて電源端子１に接続されている。Ｎチャネル型の第３及び第４ＭＯＳＦＥＴ１３，１４はソースが共通接続されて接地端子２に接続されている。ＭＯＳＦＥＴ１１，１３のドレインは共通接続され出力端子３に接続されている。ＭＯＳＦＥＴ１２，１４のドレインは共通接続されセンス抵抗１５を介して出力端子４に接続されている。出力端子３と４との間に外部のモータＭが負荷５として接続される。
【０００３】
駆動電流制御回路２０の第１演算増幅器２１にＭＯＳＦＥＴ１１，１３が出力バッファとして接続され、第２演算増幅器２２にＭＯＳＦＥＴ１２，１４が出力バッファとして接続されている。演算増幅器２１の逆相入力及び演算増幅器２２の正相入力と接地端子２との間に帰還抵抗２５，２９をそれぞれ介して第１基準電圧源２３が共通に接続されている。演算増幅器２１の逆相入力と出力間との間と演算増幅器２２の正相入力と出力との間とに帰還抵抗２６，２８がそれぞれ接続されている。演算増幅器２１の正相入力及び演算増幅器２２の逆相入力にインピーダンス整合用抵抗２４，２７の一端がそれぞれ接続されている。
利得制御回路３０の第２基準電圧源３４及び利得調整用抵抗３６，３７，３８は直列接続され、その直列回路の一端（利得調整用抵抗３８側）がセンス抵抗１５の一端に接続され、その直列回路の他端（第２基準電圧源３４側）が接地端子２に接続されている。利得調整用抵抗３９，４０，４１は直列接続され、その直列回路の一端（利得調整用抵抗４１側）がセンス抵抗１５の他端に接続され、その直列回路の他端（利得調整用抵抗３９側）が駆動制御用端子６に接続されている。演算増幅器３１の正相入力が利得調整用抵抗３９，４０の接続点に、その逆相入力が利得調整用抵抗３６，３７の接続点に接続され、演算増幅器３２の正相入力が利得調整用抵抗４０，４１の接続点に，その逆相入力が利得調整用抵抗３７，３８の接続点に接続されている。演算増幅器３１，３２の出力は利得切替スイッチ３３の２入力側に接続され、この利得切替スイッチ３３の出力側は抵抗２４を介して演算増幅器２１の正相入力と抵抗２７を介して演算増幅器２２の逆相入力に接続されている。利得切替スイッチ３３の制御入力側は利得切替信号が入力される利得制御用端子７へ接続されている。演算増幅器３２の正相及び逆相入力と切替スイッチ７の出力側との間に位相調整回路３５が接続されている。
【０００４】
次に、上記のモータ駆動装置の動作を説明する。負荷５を流れる駆動電流を制御する動作は、センス抵抗１５の両端に発生する電圧を駆動制御用端子６への駆動制御信号の電圧と第２基準電圧源３４の電圧との差に比例するように決定することにより行なう。負荷５を流れる駆動電流の倍率調整である利得制御は、抵抗３６〜４１の抵抗値と、切替スイッチ３３により演算増幅器３１，３２のどちらを選択するかとにより倍率が決定されて行なわれる。以上説明したように負荷５を流れる駆動電流の制御はセンス抵抗１５の両端に発生する電圧を演算増幅器３１，３２に帰還し、その結果に基づき演算増幅器２１，２２を駆動することにより行なわれる
【０００５】
【発明が解決しようとする課題】
ところで、上記の従来のモータ駆動装置は、負荷５を流れる駆動電流の制御がセンス抵抗１５の両端に発生する電圧を演算増幅器３１，３２に帰還し、その結果に基づき演算増幅器２１，２２を駆動することにより行なわれるので、駆動制御信号による負荷の制御は、演算増幅器を２段経由した帰還系で行なわれるためこれらの演算増幅器の周波数特性より発振しやすい制御系となっている。そのため、周波数特性設計を十分に行なう必要があり、特に演算増幅器２１，２２の演算増幅器３１，３２に対する周波数特性に注意する必要があり、位相調整回路３５を設けて発振防止を行なっており、素子数が増加し複雑な制御系となり高コスト化が問題とされていた。また、２段の演算増幅器や多数の抵抗で構成されているため、演算増幅器の駆動電流オフセットや抵抗の精度等の影響を受けやすく、駆動電流の制御精度を上げることが困難であった。本発明は上記問題点に鑑みてなされたものであり、出力バッファＨブリッジ回路の制御系に各駆動相に対して１段のみの演算増幅器を使用して素子数を増加することなく発振しにくい制御系とすることにより低コスト化を実現すると共に、制御の高精度化を図ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するために提案されたもので、電源端子に接続された第１及び第２ＭＯＳＦＥＴと接地端子にセンス抵抗を介して接続された第３及び第４ＭＯＳＦＥＴとを有し、第１及び第４ＭＯＳＦＥＴで第１駆動相と第２及び第３ＭＯＳＦＥＴで第２駆動相とを形成し、第１又は第２駆動相を駆動して負荷に駆動電流を流す出力バッファＨブリッジ回路と、駆動電流を制御する駆動電流制御回路とを含む駆動装置において、駆動電流制御回路は第３及び第４ＭＯＳＦＥＴの各ゲートに出力がそれぞれ接続される第１及び第２演算増幅器を有し、この第１及び第２演算増幅器の各逆相入力に前記センス抵抗に発生する電圧を帰還し、その各正相入力に駆動電流制御信号を入力し、その駆動電流制御信号の電圧に基づいて駆動電流を制御する駆動装置を提供する。
上記の駆動装置は、駆動電流の倍率調整を第１及び第２演算増幅器の各逆相入力と接地端子との間に直列接続したスイッチ手段及び第１利得調整用抵抗と、第３及び第４ＭＯＳＦＥＴとセンス抵抗との接続点と逆相入力との間に接続した第２利得調整用抵抗とを有する利得制御回路を含むことにより可能としている。上記においてスイッチ手段として具体的にはＭＯＳＦＥＴを用いる。
また、上記の駆動装置は、第１又は第２ＭＯＳＦＥＴをオン状態にすると共にオン状態にしない第１又は第２ＭＯＳＦＥＴと同一駆動相の第３又は第４ＭＯＳＦＥＴをオフ状態にする駆動相判定信号と駆動電流制御信号とを出力する駆動相判定回路を含む。
上記駆動装置は、駆動相の設定を第１及び第２ＭＯＳＦＥＴのゲートに駆動相判定信号を入力して第１又は第２ＭＯＳＦＥＴをオン状態にすると共に、第１及び第２演算増幅器の各イネーブル端子に駆動相判定信号を入力してオン状態にしない第１又は第２ＭＯＳＦＥＴと同一駆動相の第３又は第４ＭＯＳＦＥＴをオフ状態にすることにより可能としている。
具体的には、駆動相判定信号を第２ＭＯＳＦＥＴのゲート及び第２演算増幅器のイネーブル端子に直接入力すると共に、第１ＭＯＳＦＥＴのゲート及び第１演算増幅器のイネーブル端子にインバータを介して入力することにより可能としている。
上記駆動装置は、第１及び第２ＭＯＳＦＥＴが二重拡散型のＰチャネル型ＭＯＳＦＥＴで構成され、第３及び第４ＭＯＳＦＥＴが二重拡散型のＮチャネル型ＭＯＳＦＥＴで構成されている。
また、上記駆動装置は、第１〜第４ＭＯＳＦＥＴが二重拡散型のＮチャネルＭＯＳＦＥＴで構成され、第１及び第２ＭＯＳＦＥＴのゲートが昇圧回路により昇圧された駆動相判定信号により駆動するものであってもよい。
上記の駆動装置の駆動相判定回路は具体的には、正相入力に入力される駆動制御信号と逆相入力に印加される基準電源電圧とで比較処理され駆動相判定信号が出力される比較器と、入力される駆動制御信号に基づき駆動電流制御信号が出力される全波整流回路とを含む。
また、本発明は、電源端子に接続された第１及び第２ＭＯＳＦＥＴと接地端子にセンス抵抗を介して接続された第３及び第４ＭＯＳＦＥＴとを有し、第１及び第４ＭＯＳＦＥＴで第１駆動相と第２及び第３ＭＯＳＦＥＴで第２駆動相とを形成し、第１又は第２駆動相を駆動して負荷に駆動電流を流す出力バッファＨブリッジ回路と、駆動電流を制御する駆動電流制御回路と、駆動電流の利得を制御する利得制御回路とを含む駆動装置において、駆動電流制御回路は、駆動制御用端子からの駆動制御信号に基づき、第１又は第２ＭＯＳＦＥＴをオン状態にすると共にオン状態にしない第１又は第２ＭＯＳＦＥＴと同一駆動相の第３又は第４ＭＯＳＦＥＴをオフ状態にする駆動相判定信号と駆動電流を制御する駆動電流制御信号とを出力する駆動相判定回路と、センス抵抗の両端に発生する電圧を検出して駆動電流制御信号と比較し前記第３及び第４ＭＯＳＦＥＴのゲートをそれぞれ制御する第１及び第２演算増幅器とを有し、利得制御回路は第１及び第２演算増幅器の逆相入力と接地との間に接続した第１利得調整用抵抗及び第５ＭＯＳＦＥＴの直列回路と、第３及び第４ＭＯＳＦＥＴとセンス抵抗との接続点と第１及び第２演算増幅器の逆相入力との間に接続した第２利得調整用抵抗とを有している駆動装置を提供する。
【０００７】
【発明の実施の形態】
以下、本発明のモータ駆動装置の第１の実施例について図１及び図４を参照して説明する。
図１に示すように、本発明のモータ駆動装置は、第１〜第４ＭＯＳＦＥＴ５１〜５４とセンス抵抗５５とを有する出力バッファＨブリッジ回路５０と、駆動相判定回路６１と演算増幅器６２，６３とインバータ６４とを有する駆動電流制御回路６０と、スイッチ手段である第５ＭＯＳＦＥＴ７１と第１及び第２利得調整用抵抗７２，７３とを有する利得制御回路７０とで構成されている。
出力バッファＨブリッジ回路５０において、Ｐチャネル型の第１及び第２ＭＯＳＦＥＴ５１，５２は、ソースが共通接続されて電源端子１に接続されている。Ｎチャンネル型の第３及び第４ＭＯＳＦＥＴ５３，５４は、ソースが共通接続されてセンス抵抗５５を介して接地端子２に接続されている。ＭＯＳＦＥＴ５１，５３のドレインが共通接続され出力端子３に接続され、ＭＯＳＦＥＴ５２，５４のドレインが共通接続され出力端子４に接続されている。出力端子３と４との間に外部のモータＭが負荷５として接続される。
【０００８】
駆動電流制御回路６０において、駆動相判定回路６１の入力は駆動制御用端子６に接続されている。この駆動相判定回路６１は、例えば図４に示すように、基準電圧源６５と比較器６６と全波整流回路６７とを含み、比較器６６の正相入力に駆動制御信号が入力され、逆相入力に基準電圧源６５が接続され、比較器６６から駆動相判定信号が出力されると共に、全波整流回路６７にも駆動制御信号が入力され、全波整流回路６７から駆動電流制御信号が出力される。駆動相判定回路６１の駆動電流制御信号出力は演算増幅器６２，６３の正相入力に接続されている。演算増幅器６２，６３の出力はＭＯＳＦＥＴ５３，５４のゲートにそれぞれ接続されている。駆動相判定回路６１の駆動相判定信号出力はＭＯＳＦＥＴ５２のゲート及び演算増幅器６３の第２イネーブル端子６３ａに直接接続されると共に、ＭＯＳＦＥＴ５１のゲート及び演算増幅器６２の第１イネーブル端子６２ａにインバータ６４を介して接続されている。
利得制御回路７０において、Ｎチャネル型のＭＯＳＦＥＴ７１と利得調整用抵抗７２が直列接続され、演算増幅器６２，６３の逆相入力と接地端子２との間に接続されている。ＭＯＳＦＥＴ７１のゲートには利得切替信号が入力される利得制御用端子７が接続されている。演算増幅器６２，６３の逆相入力とＭＯＳＦＥＴ５３，５４のソースの共通接続点との間には利得調整用抵抗７３が接続されている。
上述の駆動装置は半導体集積回路で構成され、４個のＭＯＳＦＥＴ５１〜５４は二重拡散型で構成されている。
【０００９】
次に、上記モータ駆動装置の動作を説明する。
駆動相の設定は次のように行なわれる。駆動相判定回路６１の比較器６６の正相に入力された駆動制御信号は比較器６６の逆相に接続された基準電圧源６５の電圧と比較処理され駆動相判定信号としてインバータ６４を介してＭＯＳＦＥＴ５１のゲート及び直接にＭＯＳＦＥＴ５２のゲートに出力され、ＭＯＳＦＥＴ５１又は５２のいずれかがオン状態となる。そのとき同時に駆動相判定信号はインバータ６４を介して演算増幅器６２のイネーブル端子６２ａ及び直接に演算増幅器６３のイネーブル端子６３ａに出力され、例えばＭＯＳＦＥＴ５１がオン状態となる場合は、演算増幅器６２の出力がロウレベルに固定されＭＯＳＦＥＴ５３がオフ状態となり、ＭＯＳＦＥＴ５１，５４が負荷５を駆動する第１駆動相として設定される。また、逆にＭＯＳＦＥＴ５２がオン状態となる場合は、演算増幅器６３の出力がロウレベルに固定されＭＯＳＦＥＴ５４がオフ状態となり、ＭＯＳＦＥＴ５２，５３が負荷５を駆動する第２駆動相として設定される。
【００１０】
駆動電流の設定は次のように行なわれる。駆動相判定回路６１の全波整流回路６７に入力された駆動制御信号は全波整流され駆動電流制御信号として演算増幅器６２，６３の正相入力へ電圧Ｖ１で出力される。そのときＭＯＳＦＥＴ７１のゲートに利得制御用端子７から利得切替信号がロウレベルで入力されＭＯＳＦＥＴ７１がオフ状態のとき、演算増幅器６２，６３の逆相入力の電位Ｖ２はＭＯＳＦＥＴ５３，５４とセンス抵抗５５との接続点Ｐ１の電位Ｖ３と等しくなる。演算増幅器６２，６３の正相入力と逆相入力は同電位であるので、Ｖ３＝Ｖ１となる。従って、負荷５に流れる電流ＩＭは、センス抵抗５５（抵抗値をＲｓとする）に流れる電流と等しく、ＩＭ＝Ｖ３／Ｒｓ＝Ｖ１／Ｒｓとなる。また、ＭＯＳＦＥＴ７１のゲートに利得切替信号がハイレベルで入力されＭＯＳＦＥＴ７１がオン状態のとき、ＭＯＳＦＥＴ７１のオン抵抗が利得調整用抵抗７２，７３（抵抗値をＲ１，Ｒ２とする）に対して無視できれば、演算増幅器６２，６３の逆相入力の電位Ｖ２はＭＯＳＦＥＴ５３，５４とセンス抵抗５５との接続点Ｐ１の電位Ｖ３のＲ１／（Ｒ１＋Ｒ２）倍となる。演算増幅器６２，６３の正相入力と逆相入力は同電位であるので、Ｖ３×Ｒ１／（Ｒ１＋Ｒ２）＝Ｖ１となる。従って、負荷５に流れる電流ＩＭは、
Ｒ１＋Ｒ２≫Ｒｓとすると、センス抵抗５５に流れる電流と等しく、

となり、ＭＯＳＦＥＴ７１がオフ状態のときに対して（Ｒ１＋Ｒ２）／Ｒ１倍に倍率調整して駆動電流を制御することができる。このとき上記の電流ＩＭが流れるようにＭＯＳＦＥＴ５３及び５４のゲートは演算増幅器６２，６３の出力により制御されるが、結果的には上記の式で示されるように演算増幅器６２，６３の増幅度に関係なく、駆動電流制御信号の電圧Ｖ１とセンス抵抗５５又はセンス抵抗５５及び利得調整用抵抗７２，７３とにより決まり、リニアな電流制御が可能である。
【００１１】
以上説明したように、駆動制御信号の電圧を変化させることにより負荷に流れる駆動電流をリニアに制御できる。また利得制御も演算増幅器６２，６３の入力の制御により簡単に行なうことができる。このように制御系は各駆動相において演算増幅器を１段のみ使用することにより実現でき、多段演算増幅器構造の発振しやすい制御系のように、発振対策を外部的に行なう必要がなく、素子数が削減でき、コスト削減と共に回路の簡素化により制御精度が向上する。
【００１２】
続いて、本発明のモータ駆動装置の第２の実施例について図２を参照して説明する。尚、図１に示す回路と同一部分は同一符号を付したのでその説明を省略する。図２に示すように、本発明のモータ駆動装置は、図１とは一部異なる出力バッファＨブリッジ回路８０及び駆動電流制御回路９０と、図１と同一の利得制御回路７０とで構成されている。
出力バッファＨブリッジ回路８０は、図１の出力バッファＨブリッジ回路５０において一対のＰチャネルＭＯＳＦＥＴ５１，５２が一対のＮチャネルＭＯＳＦＥＴ８１，８２である点以外は同一である。即ち、４個のＭＯＳＦＥＴがすべてＮチャネル型で二重拡散型のＭＯＳＦＥＴで構成されている。
駆動電流制御回路９０は、上記のＭＯＳＦＥＴ８１，８２のゲートに入力される信号レベルが出力抵抗を低減させるために出力バッファＨブリッジ回路８０の電源端子１からの電圧より十分昇圧された電圧レベルを必要とするため、図１の駆動電流制御回路６０において駆動相判定回路６１とインバータ６４との間にレベルシフタ９１を設け、このレベルシフタ９１とインバータ６４とに電源端子１に接続された昇圧回路９２を接続している点以外は同一である。
尚、動作については、駆動相判定回路６１からの駆動相判定信号をレベルシフタ９１により電源端子１からの電圧より十分昇圧された電圧レベルにする以外は第１の実施例と同様であるので説明を省略する。
以上説明したように、第１の実施例と同様に、駆動電流を制御でき、素子数が削減でき、コスト削減と共に回路の簡素化により制御精度が向上する。
【００１３】
【発明の効果】
本発明によれば、出力バッファＨブリッジ回路を流れる駆動電流の制御を各駆動相において１個の演算増幅器とセンス抵抗のみで行なうことができるため、発振対策用位相調整を外部的に行なう必要がなく、素子数が削減でき、コストが削減できると共に制御精度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図
【図２】本発明の第２の実施例を示す回路図
【図３】従来のモータ駆動装置の回路図
【図４】図１及び図２の回路に使用される駆動相判定回路の回路図
【符号の説明】
５０出力バッファＨブリッジ回路
５１第１ＭＯＳＦＥＴ
５２第２ＭＯＳＦＥＴ
５３第３ＭＯＳＦＥＴ
５４第４ＭＯＳＦＥＴ
５５センス抵抗
６０駆動電流制御回路
６１駆動相判定回路
６２第１演算増幅器
６３第２演算増幅器
６４インバータ
６５基準電圧源
６６比較器
６７全波整流回路
７０利得制御回路
７１第５ＭＯＳＦＥＴ
７２第１利得調整用抵抗
７３第２利得調整用抵抗
８０出力バッファＨ回路
８１第１ＭＯＳＦＥＴ
８２第２ＭＯＳＦＥＴ
９０駆動電流制御回路
９２昇圧回路

Claims

第１及び第２ＭＯＳＦＥＴと接地端子にセンス抵抗を介して接続された第３及び第４ＭＯＳＦＥＴとを有し、前記第１及び第４ＭＯＳＦＥＴで第１駆動相と前記第２及び第３ＭＯＳＦＥＴで第２駆動相とを形成し、前記第１又は第２駆動相を駆動して負荷に駆動電流を流す出力バッファＨブリッジ回路と、前記駆動電流を制御する駆動電流制御回路とを含む駆動装置であって、前記駆動電流制御回路は前記第３及び第４ＭＯＳＦＥＴの各ゲートに出力がそれぞれ接続される第１及び第２演算増幅器を有し、この第１及び第２演算増幅器の各逆相入力に前記センス抵抗に発生する電圧を帰還し、それらの各正相入力に駆動電流制御信号を入力し、その駆動電流制御信号の電圧に基づいて駆動電流を制御する駆動装置。
前記第１及び第２演算増幅器の各逆相入力と接地端子との間に直列接続したスイッチ手段及び第１利得調整用抵抗と、前記第３及び第４ＭＯＳＦＥＴとセンス抵抗との接続点と前記逆相入力との間に接続した第２利得調整用抵抗とを有する利得制御回路を含む請求項１記載の駆動装置。
前記スイッチ手段が第５ＭＯＳＦＥＴであることを特徴とする請求項２記載の駆動装置。
前記駆動電流制御回路が、駆動制御用端子からの駆動制御信号に基づき、前記第１又は第２ＭＯＳＦＥＴをオン状態にすると共にオン状態にしない前記第１又は第２ＭＯＳＦＥＴと同一駆動相の前記第３又は第４ＭＯＳＦＥＴをオフ状態にする駆動相判定信号と前記駆動電流制御信号とを出力する駆動相判定回路を含む請求項１記載の駆動装置。
前記第１及び第２ＭＯＳＦＥＴのゲートに前記駆動相判定信号を入力して第１又は第２ＭＯＳＦＥＴをオン状態にすると共に、前記第１及び第２演算増幅器の各イネーブル端子に前記駆動相判定信号を入力してオン状態にしない前記第１又は第２ＭＯＳＦＥＴと同一駆動相の前記第３又は第４ＭＯＳＦＥＴをオフ状態にする請求項４記載の駆動装置。
前記駆動相判定信号が前記第２ＭＯＳＦＥＴのゲート及び第２演算増幅器のイネーブル端子に直接入力されると共に、前記第１ＭＯＳＦＥＴのゲート及び第１演算増幅器のイネーブル端子にインバータを介して入力される請求項５記載の駆動装置。
前記第１及び第２ＭＯＳＦＥＴが二重拡散型のＰチャネル型ＭＯＳＦＥＴで構成され、前記第３及び第４ＭＯＳＦＥＴが二重拡散型のＮチャネル型ＭＯＳＦＥＴで構成されている請求項１記載の駆動装置。
前記第１〜第４ＭＯＳＦＥＴが二重拡散型のＮチャネルＭＯＳＦＥＴで構成され、前記第１及び第２ＭＯＳＦＥＴのゲートが昇圧回路により昇圧された駆動相判定信号により駆動する請求項４記載の駆動装置。
前記駆動相判定回路が、正相入力に入力される前記駆動制御信号と逆相入力に印加される基準電源電圧とで比較処理され前記駆動相判定信号が出力される比較器と、入力される前記駆動制御信号に基づき前記駆動電流制御信号が出力される全波整流回路とを含む請求項４記載の駆動装置。
電源端子に接続された第１及び第２ＭＯＳＦＥＴと接地端子にセンス抵抗を介して接続された第３及び第４ＭＯＳＦＥＴとを有し、前記第１及び第４ＭＯＳＦＥＴで第１駆動相と前記第２及び第３ＭＯＳＦＥＴで第２駆動相とを形成し、前記第１又は第２駆動相を駆動して負荷に駆動電流を流す出力バッファＨブリッジ回路と、前記駆動電流を制御する駆動電流制御回路と、前記駆動電流の利得を制御する利得制御回路とを含む駆動装置であって、
前記駆動電流制御回路は、駆動制御用端子からの駆動制御信号に基づき、前記第１又は第２ＭＯＳＦＥＴをオン状態にすると共にオン状態にしない前記第１又は第２ＭＯＳＦＥＴと同一駆動相の前記第３又は第４ＭＯＳＦＥＴをオフ状態にする駆動相判定信号と前記駆動電流を制御する駆動電流制御信号とを出力する駆動相判定回路と、前記センス抵抗の両端に発生する電圧を検出して前記駆動電流制御信号と比較し前記第３及び第４ＭＯＳＦＥＴのゲートをそれぞれ制御する第１及び第２演算増幅器とを有し、
前記利得制御回路は前記第１及び第２演算増幅器の逆相入力と接地との間に接続した第１利得調整用抵抗及び第５ＭＯＳＦＥＴの直列回路と、前記第３及び第４ＭＯＳＦＥＴとセンス抵抗との接続点と前記第１及び第２演算増幅器の逆相入力との間に接続した第２利得調整用抵抗とを有している駆動装置。