JPH04286408A - 増幅回路 - Google Patents
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- JPH04286408A JPH04286408A JP3050927A JP5092791A JPH04286408A JP H04286408 A JPH04286408 A JP H04286408A JP 3050927 A JP3050927 A JP 3050927A JP 5092791 A JP5092791 A JP 5092791A JP H04286408 A JPH04286408 A JP H04286408A
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- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
- H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/27—A biasing circuit node being switched in an amplifier circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30063—A differential amplifier being used in the bias circuit or in the control circuit of the SEPP-amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、特に低
インピーダンス負荷の駆動に用いられる増幅回路に関す
る。
インピーダンス負荷の駆動に用いられる増幅回路に関す
る。
【０００２】
【従来の技術】従来よりよく用いられている低インピー
ダンス負荷を駆動する増幅回路には、図５に示す回路が
ある（例えば、“ＭＯＳ Ｏｐｅｒａｔｉｏｎａｌ
Ａｍｐｌｉｆｉｅｒ Ｄｅｓｉｇｎ−Ａ Ｔｕｔ
ｏｒｉａｌ Ｏｖｅｒｖｉｅｗ”，ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ−１７，ＮＯ．６，ＤＥ
Ｃ．，１９８２）。 この増幅回路はソース接地の出力段トランジスタＱ１，
Ｑ２を差動増幅回路Ａ１，Ａ２が駆動する形式となって
いる。出力段にソースフォロワ回路を用いた増幅回路と
比較すると出力電圧範囲を広くとることができるという
長所があるので、比較的よく用いられている。
ダンス負荷を駆動する増幅回路には、図５に示す回路が
ある（例えば、“ＭＯＳ Ｏｐｅｒａｔｉｏｎａｌ
Ａｍｐｌｉｆｉｅｒ Ｄｅｓｉｇｎ−Ａ Ｔｕｔ
ｏｒｉａｌ Ｏｖｅｒｖｉｅｗ”，ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ−１７，ＮＯ．６，ＤＥ
Ｃ．，１９８２）。 この増幅回路はソース接地の出力段トランジスタＱ１，
Ｑ２を差動増幅回路Ａ１，Ａ２が駆動する形式となって
いる。出力段にソースフォロワ回路を用いた増幅回路と
比較すると出力電圧範囲を広くとることができるという
長所があるので、比較的よく用いられている。
【０００３】しかしながら、図５に示す増幅回路では差
動増幅回路Ａ１，Ａ２が入力オフセット電圧を持った時
に、出力段トランジスタＱ１，Ｑ２を縦に流れるアイド
リング電流が大きくばらつくという問題点が生じる。入
力オフセット電圧の極性を非反転入力を基準として考え
ると、たとえば差動増幅回路Ａ１が正、差動増幅回路Ａ
２が負の入力オフセット電圧を持った場合、差動増幅回
路Ａ１の出力は接地側に、差動増幅回路Ａ２の出力は電
源側に振れようとするので、アイドリング電流は大きく
増加し、消費電流は無意味に増大する。また差動増幅回
路Ａ１が負、差動増幅回路Ａ２が正の入力オフセット電
圧を持った場合、差動増幅回路Ａ１の出力は電源側に、
差動増幅回路Ａ２の出力は接地側に振れようとするので
、アイドリング電流は大きく減少し、極端な場合にはト
ランジスタＱ１，Ｑ２が共々にカットオフする。
動増幅回路Ａ１，Ａ２が入力オフセット電圧を持った時
に、出力段トランジスタＱ１，Ｑ２を縦に流れるアイド
リング電流が大きくばらつくという問題点が生じる。入
力オフセット電圧の極性を非反転入力を基準として考え
ると、たとえば差動増幅回路Ａ１が正、差動増幅回路Ａ
２が負の入力オフセット電圧を持った場合、差動増幅回
路Ａ１の出力は接地側に、差動増幅回路Ａ２の出力は電
源側に振れようとするので、アイドリング電流は大きく
増加し、消費電流は無意味に増大する。また差動増幅回
路Ａ１が負、差動増幅回路Ａ２が正の入力オフセット電
圧を持った場合、差動増幅回路Ａ１の出力は電源側に、
差動増幅回路Ａ２の出力は接地側に振れようとするので
、アイドリング電流は大きく減少し、極端な場合にはト
ランジスタＱ１，Ｑ２が共々にカットオフする。
【０００４】このような問題点を解決する為の手段とし
て従来より用いられている回路として図６に示す回路が
ある（“Ａ １．５４４−Ｍｂ／ｓ ＣＭＯＳ
ＬｉｎｅＤｒｉｖｅｒ ｆｏｒ ａ ２２．８−
Ω Ｌｏａｄ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
ＶＯＬ．ＳＣ−２５．ＮＯ．３，ＪＵＮ．，１９９０）
。この図６に示す回路は、図５の差動増幅回路Ａ１と出
力段トランジスタＱ１に相当する部分のみを抜き出して
いる。トランジスタＱ８〜Ｑ１５で差動増幅器Ａ１１を
構成し、その出力に出力段トランジスタＱ１が接続され
ている。一方、トランジスタＱ３〜Ｑ６は、それぞれ出
力段トランジスタＱ１のゲート・ソース間電圧と、トラ
ンジスタＱ８に流れる電流に等しい電流が流れるトラン
ジスタＱ１２のゲート・ソース間電圧とを比較する差動
増幅器を構成している。その出力ＸがスイッチＳＷ１を
介してトランジスタＱ７によって更に増幅されて、トラ
ンジスタＱ３のゲートに負帰還される。すなわち、差動
増幅回路Ａ１１の入力オフセット電圧によって生じた出
力段トランジスタＱ１のアイドリング電流の増減を、ト
ランジスタＱ３〜Ｑ７で構成される負帰還増幅器で補償
するのである。尚、トランジスタＱ７のゲートにスイッ
チＳＷ１が接続されているが、このスイッチＳＷ１は無
信号時すなわち無負荷時にはオンし、トランジスタＱ１
のアイドリング電流の制御を行う。また負荷駆動時には
オフとなり、アイドリング電流の制御は行わない。これ
は、負荷駆動時には負荷へ供給する電流が出力段トラン
ジスタＱ１を流れる為にこの出力段トランジスタＱ１の
ゲート・ソース間電圧が非常に大きくなる。ところが、
トランジスタＱ３〜Ｑ７による負帰還増幅器が形成され
ていると、これがこの出力段トランジスタＱ１の負荷駆
動を阻止する方向に働いてしまう為である。
て従来より用いられている回路として図６に示す回路が
ある（“Ａ １．５４４−Ｍｂ／ｓ ＣＭＯＳ
ＬｉｎｅＤｒｉｖｅｒ ｆｏｒ ａ ２２．８−
Ω Ｌｏａｄ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
ＶＯＬ．ＳＣ−２５．ＮＯ．３，ＪＵＮ．，１９９０）
。この図６に示す回路は、図５の差動増幅回路Ａ１と出
力段トランジスタＱ１に相当する部分のみを抜き出して
いる。トランジスタＱ８〜Ｑ１５で差動増幅器Ａ１１を
構成し、その出力に出力段トランジスタＱ１が接続され
ている。一方、トランジスタＱ３〜Ｑ６は、それぞれ出
力段トランジスタＱ１のゲート・ソース間電圧と、トラ
ンジスタＱ８に流れる電流に等しい電流が流れるトラン
ジスタＱ１２のゲート・ソース間電圧とを比較する差動
増幅器を構成している。その出力ＸがスイッチＳＷ１を
介してトランジスタＱ７によって更に増幅されて、トラ
ンジスタＱ３のゲートに負帰還される。すなわち、差動
増幅回路Ａ１１の入力オフセット電圧によって生じた出
力段トランジスタＱ１のアイドリング電流の増減を、ト
ランジスタＱ３〜Ｑ７で構成される負帰還増幅器で補償
するのである。尚、トランジスタＱ７のゲートにスイッ
チＳＷ１が接続されているが、このスイッチＳＷ１は無
信号時すなわち無負荷時にはオンし、トランジスタＱ１
のアイドリング電流の制御を行う。また負荷駆動時には
オフとなり、アイドリング電流の制御は行わない。これ
は、負荷駆動時には負荷へ供給する電流が出力段トラン
ジスタＱ１を流れる為にこの出力段トランジスタＱ１の
ゲート・ソース間電圧が非常に大きくなる。ところが、
トランジスタＱ３〜Ｑ７による負帰還増幅器が形成され
ていると、これがこの出力段トランジスタＱ１の負荷駆
動を阻止する方向に働いてしまう為である。
【０００５】しかしながら、かかる構成ではトランジス
タＱ８〜Ｑ１５の差動増幅器Ａ１１とトランジスタＱ３
〜Ｑ７の負帰還増幅器との増幅率と差動増幅器Ａ１１の
入力オフセット電圧によって無負荷時のアイドリング電
流が決まる為、この電流を精度良く制御することは難し
い。また、この構成は出力段トランジスタＱ１から差動
増幅器Ａ１１への負帰還とトランジスタＱ７から出力段
トランジスタＱ１への局所的な負帰還との２つの負帰還
を有している為、それぞれの増幅器の増幅率の配分や、
位相補償の仕方、システマティックな入力オフセット電
圧の発生など、困難な設計上の問題がある。
タＱ８〜Ｑ１５の差動増幅器Ａ１１とトランジスタＱ３
〜Ｑ７の負帰還増幅器との増幅率と差動増幅器Ａ１１の
入力オフセット電圧によって無負荷時のアイドリング電
流が決まる為、この電流を精度良く制御することは難し
い。また、この構成は出力段トランジスタＱ１から差動
増幅器Ａ１１への負帰還とトランジスタＱ７から出力段
トランジスタＱ１への局所的な負帰還との２つの負帰還
を有している為、それぞれの増幅器の増幅率の配分や、
位相補償の仕方、システマティックな入力オフセット電
圧の発生など、困難な設計上の問題がある。
【０００６】
【発明が解決しようとする課題】以上述べたように従来
の増幅回路には次のような問題点がある。第１には、無
負荷時のアイドリング電流の制御が困難である為に、無
意味な消費電流の増大や出力段トランジスタのカットオ
フなどの問題が生じることである。第２には、無負荷時
のアイドリング電流の制御をある程度行えたとしても、
増幅回路の増幅率の配分や、位相補償の仕方、システマ
ティックな入力オフセット電圧の発生など、困難な設計
上の問題が残るということである。
の増幅回路には次のような問題点がある。第１には、無
負荷時のアイドリング電流の制御が困難である為に、無
意味な消費電流の増大や出力段トランジスタのカットオ
フなどの問題が生じることである。第２には、無負荷時
のアイドリング電流の制御をある程度行えたとしても、
増幅回路の増幅率の配分や、位相補償の仕方、システマ
ティックな入力オフセット電圧の発生など、困難な設計
上の問題が残るということである。
【０００７】
【課題を解決するための手段】本発明によれば、反転入
力端を入力端子に、非反転入力端を出力端子に接続する
第１の差動増幅回路と、この第１の差動増幅回路の出力
端をゲートに、ソースを電源に、ドレインを出力端子に
接続する第１の出力段トランジスタと、反転入力端を入
力端子に、非反転入力端を出力端子に接続する第２の差
動増幅回路と、この第２の差動増幅回路の出力端をゲー
トに、ソースを接地に、ドレインを出力端子に接続する
第２の出力段トランジスタとを含んで構成され、さらに
第１もしくは第２の差動増幅回路の非反転入力端への接
続を出力端子から基準電圧に切り換える第１の手段と、
第１もしくは第２の差動増幅回路の反転入力端への接続
を入力端子から第１もしくは第２の差動増幅回路の出力
端へ切り換える第２の手段とを備えた増幅回路を得る。
力端を入力端子に、非反転入力端を出力端子に接続する
第１の差動増幅回路と、この第１の差動増幅回路の出力
端をゲートに、ソースを電源に、ドレインを出力端子に
接続する第１の出力段トランジスタと、反転入力端を入
力端子に、非反転入力端を出力端子に接続する第２の差
動増幅回路と、この第２の差動増幅回路の出力端をゲー
トに、ソースを接地に、ドレインを出力端子に接続する
第２の出力段トランジスタとを含んで構成され、さらに
第１もしくは第２の差動増幅回路の非反転入力端への接
続を出力端子から基準電圧に切り換える第１の手段と、
第１もしくは第２の差動増幅回路の反転入力端への接続
を入力端子から第１もしくは第２の差動増幅回路の出力
端へ切り換える第２の手段とを備えた増幅回路を得る。
【０００８】
【実施例】次に、本発明について図面を用いて説明する
。
。
【０００９】図１は本発明の増幅回路の原理を示すブロ
ック図である。図５と同一の部位には同一の番号を付し
ている。差動増幅回路Ａ１の入力にはスイッチＳＷ１が
接続されている。負荷駆動時には図５に示す回路と全く
同じ構成、すなわち差動増幅回路Ａ１の反転入力端−は
入力端子ＩＮへ、非反転入力端＋は出力端子ＯＵＴへ接
続する。従ってこの時の動作は従来の回路と全く同一で
ある。また、無負荷時には非反転入力端＋は基準電圧Ｖ
Ｒへ、反転入力端−は差動増幅回路Ａ１自身の出力端に
接続する。この時差動増幅回路Ａ１を含む帰還回路は基
準電圧ＶＲを入力とするボルテージフォロワとなるので
、出力段トランジスタＱ１のゲートには基準電圧ＶＲが
印加され、出力段トランジスタＱ１は定電流源となる。 従って、出力段トランジスタＱ１，Ｑ２を縦に流れるア
イドリング電流を、この基準電圧ＶＲの値によって任意
にかつ精度良く制御することができる。
ック図である。図５と同一の部位には同一の番号を付し
ている。差動増幅回路Ａ１の入力にはスイッチＳＷ１が
接続されている。負荷駆動時には図５に示す回路と全く
同じ構成、すなわち差動増幅回路Ａ１の反転入力端−は
入力端子ＩＮへ、非反転入力端＋は出力端子ＯＵＴへ接
続する。従ってこの時の動作は従来の回路と全く同一で
ある。また、無負荷時には非反転入力端＋は基準電圧Ｖ
Ｒへ、反転入力端−は差動増幅回路Ａ１自身の出力端に
接続する。この時差動増幅回路Ａ１を含む帰還回路は基
準電圧ＶＲを入力とするボルテージフォロワとなるので
、出力段トランジスタＱ１のゲートには基準電圧ＶＲが
印加され、出力段トランジスタＱ１は定電流源となる。 従って、出力段トランジスタＱ１，Ｑ２を縦に流れるア
イドリング電流を、この基準電圧ＶＲの値によって任意
にかつ精度良く制御することができる。
【００１０】図１に示したブロック図の具体的回路構成
の一例を図２に示す。この図２の回路は図１における差
動増幅回路Ａ１，スイッチＳＷ１，出力段トランジスタ
Ｑ１および基準電圧ＶＲの部分のみを抜き出した回路で
ある。負荷駆動時にはスイッチＳＷ２がオンし、スイッ
チＳＷ１がオフする。従って、トランジスタＱ５〜Ｑ１
６で構成される差動増幅器と出力段トランジスタＱ１と
のみが動作し、出力段トランジスタＱ１は負荷を駆動す
るパワートランジスタとして動作する。一方、無負荷時
にはスイッチＳＷ１がオンし、スイッチＳＷ２がオフす
る。この時にはトランジスタＱ１〜Ｑ４とＱ７〜Ｑ１７
で構成される回路が動作し、基準電圧ＶＲを出力段トラ
ンジスタＱ１のゲートに出力するボルテージフォロワと
して動作するので、出力段トランジスタＱ１は定電流源
となる。トランジスタＱ１７と出力段トランジスタＱ１
とのトランジスタサイズの比をｎとすると、基準電流Ｉ
Ｒに対してｎ×ＩＲの電流が出力段トランジスタＱ１に
流れる。この時の出力端子ＯＵＴの電圧は、図１の差動
増幅回路Ａ２と出力段トランジスタＱ２との働きにより
、入力端子ＩＮに印加されている電圧と同じになる。
の一例を図２に示す。この図２の回路は図１における差
動増幅回路Ａ１，スイッチＳＷ１，出力段トランジスタ
Ｑ１および基準電圧ＶＲの部分のみを抜き出した回路で
ある。負荷駆動時にはスイッチＳＷ２がオンし、スイッ
チＳＷ１がオフする。従って、トランジスタＱ５〜Ｑ１
６で構成される差動増幅器と出力段トランジスタＱ１と
のみが動作し、出力段トランジスタＱ１は負荷を駆動す
るパワートランジスタとして動作する。一方、無負荷時
にはスイッチＳＷ１がオンし、スイッチＳＷ２がオフす
る。この時にはトランジスタＱ１〜Ｑ４とＱ７〜Ｑ１７
で構成される回路が動作し、基準電圧ＶＲを出力段トラ
ンジスタＱ１のゲートに出力するボルテージフォロワと
して動作するので、出力段トランジスタＱ１は定電流源
となる。トランジスタＱ１７と出力段トランジスタＱ１
とのトランジスタサイズの比をｎとすると、基準電流Ｉ
Ｒに対してｎ×ＩＲの電流が出力段トランジスタＱ１に
流れる。この時の出力端子ＯＵＴの電圧は、図１の差動
増幅回路Ａ２と出力段トランジスタＱ２との働きにより
、入力端子ＩＮに印加されている電圧と同じになる。
【００１１】図２に示す回路では、無負荷時に出力段ト
ランジスタＱ１，Ｑ２を縦に流れる電流を正確に制御す
ることができるので、消費電流の増大や出力段トランジ
スタのカットオフを防止することができる。また、従来
例を示す図６の回路にあるような局所的な負帰還は存在
しない。従って、スイッチＳＷ１がオンする場合とスイ
ッチＳＷ２がオンする場合とで独立に回路の設計を行う
ことができるので、増幅率の決定や位相補償の仕方など
の設計を容易に行う事ができる。
ランジスタＱ１，Ｑ２を縦に流れる電流を正確に制御す
ることができるので、消費電流の増大や出力段トランジ
スタのカットオフを防止することができる。また、従来
例を示す図６の回路にあるような局所的な負帰還は存在
しない。従って、スイッチＳＷ１がオンする場合とスイ
ッチＳＷ２がオンする場合とで独立に回路の設計を行う
ことができるので、増幅率の決定や位相補償の仕方など
の設計を容易に行う事ができる。
【００１２】本発明においては、図１における出力段ト
ランジスタＱ１をＰチャネルトランジスタからＮチャネ
ルトランジスタとし、他の出力段トランジスタＱ２をＮ
チャネルトランジスタからＰチャネルトランジスタとし
ても同様の効果が得られることは自明である。この場合
のブロック図を図３に、具体的回路構成の一例を図４に
示す。それぞれ図１，図２と同一の部位には同一の番号
を付してある。また、図１における差動増幅回路Ａ１，
Ａ２の回路構成については、上に示した実施例のものに
限られるものではない。図２，図４に示す回路構成以外
の差動増幅回路であっても同様の効果が得られる事は自
明である。
ランジスタＱ１をＰチャネルトランジスタからＮチャネ
ルトランジスタとし、他の出力段トランジスタＱ２をＮ
チャネルトランジスタからＰチャネルトランジスタとし
ても同様の効果が得られることは自明である。この場合
のブロック図を図３に、具体的回路構成の一例を図４に
示す。それぞれ図１，図２と同一の部位には同一の番号
を付してある。また、図１における差動増幅回路Ａ１，
Ａ２の回路構成については、上に示した実施例のものに
限られるものではない。図２，図４に示す回路構成以外
の差動増幅回路であっても同様の効果が得られる事は自
明である。
【００１３】
【発明の効果】以上説明したように、本発明は、反転入
力端を入力端子に、非反転入力端を出力端子に接続する
第１の差動増幅回路と、この第１の差動増幅回路の出力
端をゲートに、ソースを電源に、ドレインを出力端子に
接続する第１の出力段トランジスタと、反転入力端を入
力端子に、非反転入力端を出力端子に接続する第２の差
動増幅回路と、この第２の差動増幅回路の出力端をゲー
トに、ソースを接地に、ドレインを出力端子に接続する
第２の出力段トランジスタとを含んで構成される増幅回
路において、第１もしくは第２の差動増幅回路の非反転
入力端への接続を出力端子から基準電圧に切り換える第
１の手段と、第１もしくは第２の差動増幅回路の反転入
力端への接続を入力端子から第１もしくは第２の差動増
幅回路の出力端へ切り換える第２の手段とを備えたこと
により、従来の同種の増幅回路と比較して、消費電流の
増大や出力段トランジスタのカットオフを防止すること
ができ、また増幅率の決定や位相補償の仕方などの設計
の事項を格段の容易さで行う事ができるという効果を有
する。
力端を入力端子に、非反転入力端を出力端子に接続する
第１の差動増幅回路と、この第１の差動増幅回路の出力
端をゲートに、ソースを電源に、ドレインを出力端子に
接続する第１の出力段トランジスタと、反転入力端を入
力端子に、非反転入力端を出力端子に接続する第２の差
動増幅回路と、この第２の差動増幅回路の出力端をゲー
トに、ソースを接地に、ドレインを出力端子に接続する
第２の出力段トランジスタとを含んで構成される増幅回
路において、第１もしくは第２の差動増幅回路の非反転
入力端への接続を出力端子から基準電圧に切り換える第
１の手段と、第１もしくは第２の差動増幅回路の反転入
力端への接続を入力端子から第１もしくは第２の差動増
幅回路の出力端へ切り換える第２の手段とを備えたこと
により、従来の同種の増幅回路と比較して、消費電流の
増大や出力段トランジスタのカットオフを防止すること
ができ、また増幅率の決定や位相補償の仕方などの設計
の事項を格段の容易さで行う事ができるという効果を有
する。
【図１】本発明の一実施例の原理を示すブロック図
【図
２】本発明の一実施例の主要部を示す回路図
２】本発明の一実施例の主要部を示す回路図
【図３】本
発明の他の実施例の原理を示すブロック図
発明の他の実施例の原理を示すブロック図
【図４】本発
明の他の実施例の主要部を示す回路図
明の他の実施例の主要部を示す回路図
【図５】従来例を
示すブロック図
示すブロック図
【図６】従来例の主要部を示す回路図
Ａ１，Ａ２ 差動増幅回路
Claims (1)
- 【請求項１】 反転入力端を入力端子に、非反転入力
端を出力端子に接続する第１の差動増幅回路と、前記第
１の差動増幅回路の出力端をゲートに、ソースを電源に
、ドレインを前記出力端子に接続する第１の出力段トラ
ンジスタと、反転入力端を前記入力端子に、非反転入力
端を前記出力端子に接続する第２の差動増幅回路と、前
記第２の差動増幅回路の出力端をゲートに、ソースを接
地に、ドレインを前記出力端子に接続する第２の出力段
トランジスタとを含み、さらに前記第１もしくは第２の
差動増幅回路の非反転入力端への接続を前記出力端子か
ら基準電圧に切り換える第１の手段と、前記第１もしく
は第２の差動増幅回路の反転入力端への接続を前記入力
端子から前記第１もしくは第２の差動増幅回路の出力端
へ切り換える第２の手段とを備えたことを特徴とする増
幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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