以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“TrH”によって参照されるハイサイドトランジスタは(図1参照)、ハイサイドトランジスタTrHと表記されることもあるし、トランジスタTrHと略記されることもあり得るが、それらは全て同じものを指す。
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ICとは集積回路(Integrated Circuit)の略称である。グランドとは、基準となる0V(ゼロボルト)の電位を有する導電部を指す又は0Vの電位そのものを指す。0Vの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
MOSFETを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解して良い。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。オン状態又はオフ状態はドレイン-ソース間の状態を表す用語であると解しても良い。つまり、FETとして構成された任意のトランジスタについて、トランジスタのオン状態は当該トランジスタのドレイン及びソース間のオン状態と同義であり、トランジスタのオフ状態は当該トランジスタのドレイン及びソース間のオフ状態と同義である。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
<<第1実施形態>>
本発明の第1実施形態を説明する。図1に本発明の第1実施形態に係るハーブブリッジ回路HBの構成を示す。ハーブブリッジ回路HBは、互いに直列接続された2つのスイッチング素子の例であるトランジスタTrH及びTrLから成る。トランジスタTrH及びTrLの夫々はNチャネル型のMOSFETとして構成されている。トランジスタTrHのソースとトランジスタTrLのドレインは互いに共通接続される。ハーブブリッジ回路HBを含む半導体装置では、トランジスタTrLのソースを低電位側にしてトランジスタTrLのソースとトランジスタTrHのドレインとの間に所定の直流電圧が印加される。このため、トランジスタTrHはハイサイドトランジスタとして機能し、トランジスタTrLはローサイドトランジスタとして機能する。電圧VDS_HはトランジスタTrHのドレイン-ソース間電圧(ソースの電位から見たドレインの電位)を表し、電圧VDS_LはトランジスタTrLのドレイン-ソース間電圧(ソースの電位から見たドレインの電位)を表す。
ハーブブリッジ回路HBにおいて、トランジスタTrHのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタTrHに並列接続されていても良く、同様に、トランジスタTrLのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタTrLに並列接続されていても良い。
トランジスタTrH及びTrLはワイドギャップ半導体にて構成される。ワイドギャップ半導体は、例えば、SiC(炭化ケイ素)、GaN(窒化ガリウム)、Ga2O3(酸化ガリウム)、ダイヤモンドである。但し、トランジスタTrH及びTrLは、Si(シリコン)やGaAs(ヒ化ガリウム)にて構成されていても良い。
図2に示す如くトランジスタTrH及びTrLには寄生容量及び内部ゲート抵抗(ゲートにおける内部抵抗)が存在する。図2において、容量CGD_HはトランジスタTrHのゲート-ドレイン間容量であり、容量CGS_HはトランジスタTrHのゲート-ソース間容量であり、容量CDS_HはトランジスタTrHのドレイン-ソース間容量である。容量CGD_H、CGS_H及びCDS_HはトランジスタTrHの内部に存在する寄生容量である。特に、容量CGD_HはトランジスタTrHの帰還容量と称され、容量CGD_H及びCGS_Hの和はトランジスタTrHの入力容量と称される。抵抗RGIN_HはトランジスタTrHの内部に存在する寄生抵抗であって、トランジスタTrHのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗RGIN_Hを介して流れる電流は、容量CGD_H又はCGS_Hを通じて流れる。
図2において、電圧VGS_HはトランジスタTrHのゲート-ソース間電圧を表す。トランジスタTrHの外部から観測される又は印加される電圧であって、トランジスタTrHのソース電位を基準にトランジスタTrHのゲートに生じる電圧が電圧VGS_Hに相当する。一方、電圧VGSIN_HはトランジスタTrHの内部ゲート-ソース間電圧を表し、容量CGS_Hの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタTrHは、内部ゲート-ソース間電圧VGSIN_Hが正の所定の閾値電圧VTH_H以上であるときにオン状態となり、内部ゲート-ソース間電圧VGSIN_Hが所定の閾値電圧VTH_H未満であるときにオフ状態となる。過渡状態を除けば(即ち抵抗RGIN_Hに流れる電流がゼロである状態では)、トランジスタTrHは、ゲート-ソース間電圧VGS_Hが正の所定の閾値電圧VTH_H以上であるときにオン状態となり、ゲート-ソース間電圧VGS_Hが所定の閾値電圧VTH_H未満であるときにオフ状態となる。
同様に、容量CGD_LはトランジスタTrLのゲート-ドレイン間容量であり、容量CGS_LはトランジスタTrLのゲート-ソース間容量であり、容量CDS_LはトランジスタTrLのドレイン-ソース間容量である。容量CGD_L、CGS_L及びCDS_LはトランジスタTrLの内部に存在する寄生容量である。特に、容量CGD_LはトランジスタTrLの帰還容量と称され、容量CGD_L及びCGS_Lの和はトランジスタTrLの入力容量と称される。抵抗RGIN_LはトランジスタTrLの内部に存在する寄生抵抗であって、トランジスタTrLのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗RGIN_Lを介して流れる電流は、容量CGD_L又はCGS_Lを通じて流れる。
図2において、電圧VGS_LはトランジスタTrLのゲート-ソース間電圧を表す。トランジスタTrLの外部から観測される又は印加される電圧であって、トランジスタTrLのソース電位を基準にトランジスタTrLのゲートに生じる電圧が電圧VGS_Lに相当する。一方、電圧VGSIN_LはトランジスタTrLの内部ゲート-ソース間電圧を表し、容量CGS_Lの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタTrLは、内部ゲート-ソース間電圧VGSIN_Lが正の所定の閾値電圧VTH_L以上であるときにオン状態となり、内部ゲート-ソース間電圧VGSIN_Lが所定の閾値電圧VTH_L未満であるときにオフ状態となる。過渡状態を除けば(即ち抵抗RGIN_Lに流れる電流がゼロである状態では)、トランジスタTrLは、ゲート-ソース間電圧VGS_Lが正の所定の閾値電圧VTH_L以上であるときにオン状態となり、ゲート-ソース間電圧VGS_Lが所定の閾値電圧VTH_L未満であるときにオフ状態となる。尚、閾値電圧VTH_H及びVTH_Lは互いに一致していても良いし、互いに不一致でも良い。
図2には示されていないが、トランジスタTrHのソースとトランジスタTrLのドレインとの接続ノードは、コイル等の負荷に接続される。今、ハーフブリッジ回路HBを含む半導体装置において、トランジスタTrHがオフに維持されるよう制御された状態でトランジスタTrLがターンオンされる状況を考える。このとき、トランジスタTrLのターンオンがトランジスタTrHのドレイン-ソース間電圧VDS_Hに変化を与えることで、図3に示す如く容量CGD_Hを介して容量CGS_Hに電流が流れ、これにより容量CGS_Hの両極間電圧が閾値電圧VTH_H以上となることでトランジスタTrHが誤ってオンとなる現象が発生しうる。この現象は、誤点弧(誤オン)と呼ばれる。
トランジスタTrHの誤点弧は、サージ状の正の電圧VGSIN_H(以下、正のゲートサージと称する)に起因して生じる。正のゲートサージは、トランジスタTrLがターンオンする際にトランジスタTrHのゲートからソースに向かう電流が容量CGS_Hに流れることで生じる。
このような誤点弧(正のゲートサージ)を抑制すべく、トランジスタTrHのゲート-ソース間を短絡可能なミラークランプ回路をトランジスタTrHの外部に設けておき、トランジスタTrLをターンオンさせる際に、トランジスタTrHのゲート-ソース間を短絡するという方法も検討される。しかしながら、内部ゲート抵抗RGIN_Hが大きいとミラークランプ回路の効果が薄れることが懸念される。特に、内部ゲート抵抗RGIN_Hが大きくなりがちなSiCを用いてトランジスタTrHを形成する場合には当該懸念が大きくなる。
[サージ対策機能]
これを考慮し、本実施形態に係る半導体装置では、トランジスタTrLのターンオンに伴うトランジスタTrHのドレイン-ソース間電圧VDS_Hの変化を検出し、その変化に応じた電圧をトランジスタTrHの外部からトランジスタTrHのゲートに印加する。これにより、内部ゲート-ソース間電圧VGSIN_Hをゼロ又はゼロ付近に保つことでトランジスタTrHの誤点弧(正のゲートサージ)を抑制する。
トランジスタTrHの誤点弧(正のゲートサージ)を抑制するための構成を検討する。図4は、トランジスタTrLがスイッチングされるときのトランジスタTrHに関わるモデル回路を表している。図4のモデル回路では、矩形波状の電圧をドレイン-ソース間電圧VDS_Hとして印加することで、ハーフブリッジ回路HBにおけるトランジスタTrLのスイッチングを模擬している。図4のモデル回路において、VSAは可変電圧源を表している。可変電圧源VSAは、トランジスタTrHの外部からトランジスタTrHのソース電位を基準とした可変電圧VOAをトランジスタTrHのゲートに供給する。モデル回路ではトランジスタTrHのソース電位をゼロと仮定している。
今、ハーフブリッジ回路HBのトランジスタTrLがターンオンすることを模擬し、ドレイン-ソース間電圧VDS_Hが瞬間的に増加する状況を考え、この状況において容量CGD_Hに流れる電流をIAにて表す。そうすると、回路方程式より下記式(A1)が成り立つ。
IA×RGIN_H+VOA-VGSIN_H=0 ・・・(A1)
この状況において容量CGS_Hに電流が流れないと仮定すると、容量CGS_Hの両極間電圧を表す内部ゲート-ソース間電圧VGSIN_Hはゼロとなるので、式(A1)は下記式(A2)と等価である。
VOA=-IA×RGIN_H ・・・(A2)
そして、“VGSIN_H=0”であるならば、電流IAは、容量CGD_Hと電圧VDS_Hの時間微分(dVDS_H/dt)との積で表されるため、下記式(A3)が成り立つ。これは、可変電圧VOAが式(A3)の右辺の値をとれば、容量CGS_Hに電流が流れないことを表している。
VOA=-RGIN_H×CGD_H×(dVDS_H/dt) ・・・(A3)
微分回路を用いれば式(A3)に対応する可変電圧VOAを生成可能である。図5に、可変電圧源VSAの例となる微分回路DIFAを含んだモデル回路を示す。微分回路DIFAは、抵抗RDIFA、コンデンサCDIFA及びオペアンプADIFAから成る。オペアンプADIFAの反転入力端子は、コンデンサCDIFAを介してトランジスタTrHのドレインに接続される。オペアンプADIFAの非反転入力端子はトランジスタTrHのソースに接続される。オペアンプADIFAの反転入力端子とオペアンプADIFAの出力端子は抵抗RDIFAを介して接続される。そして、オペアンプADIFAの出力端子がトランジスタTrHのゲートに接続される。オペアンプADIFAの出力端子での電圧が可変電圧VOAに相当する。上述したように、抵抗RGIN_HはトランジスタTrHの内部に存在する内部ゲート抵抗であるため、トランジスタTrHにおける電圧VGSIN_Hが加わるべき部位に内部ゲート抵抗RGIN_Hを介してオペアンプADIFAの出力端子が接続されることになる。
ドレイン-ソース間電圧VDS_Hが瞬間的に増加する状況においてコンデンサCDIFA及び抵抗RDIFAを介して流れる電流を、IA’にて表す。オペアンプADIFAは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプADIFAによる仮想短絡の機能により、VOA=-RDIFA×IA’であり、一方で電流IA’は、コンデンサCDIFAの静電容量値と電圧VDS_Hの時間微分(dVDS_H/dt)との積で表されるので、下記式(A4)が成り立つ。尚、図5のモデル回路において、オペアンプADIFAの反転入力端子から出力端子に向かう向きの電流IA’の極性を正としている。
VOA=-RDIFA×IA’
=-RDIFA×CDIFA×(dVDS_H/dt) ・・・(A4)
故に、上記式(A3)及び(A4)の比較より、下記式(A5)が満たされるように抵抗RDIFAの抵抗値とコンデンサCDIFAの静電容量値を定めたならば、図5のモデル回路において容量CGS_Hに電流は流れないことになる。
RDIFA×CDIFA=RGIN_H×CGD_H ・・・(A5)
尚、上記式(A1)~(A5)では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式(A1)~(A5)において、
記号VOAは、可変電圧源VSA及び微分回路DIFAの出力電圧VOAの電圧値を表し、
記号VGSIN_Hは、内部ゲート-ソース間電圧VGSIN_Hの電圧値を表し、
記号IA、IA’は、夫々、電流IA、IA’の電流値を表し、
記号RGIN_Hは、内部ゲート抵抗RGIN_Hの抵抗値を表し、
記号CGD_Hは、ゲート-ドレイン間容量CGD_Hの静電容量値を表し、
記号RDIFAは、抵抗RDIFAの抵抗値を表し、
記号CDIFAは、コンデンサCDIFAの静電容量値を表し、
記号(dVDS_H/dt)は、電圧VDS_Hの時間微分の値を表している。
ハーフブリッジ回路HBにおいて、式(A5)を満たすように定数設計された微分回路DIFAを用いれば、トランジスタTrLがターンオンする際におけるトランジスタTrHの誤点弧(正のゲートサージ)を効果的に抑制できる。
また、ハーフブリッジ回路HBにおいて、微分回路DIFAが用いられない場合、トランジスタTrLがターンオフする際にトランジスタTrHのソースからゲートに向かう電流が容量CGS_Hに流れ、これによってサージ状の負の電圧VGSIN_H(以下、負のゲートサージと称する)が発生する。トランジスタTrHに生じた負のゲートサージはトランジスタTrHの破壊を招きうる。但し、ハーフブリッジ回路HBにおいて、式(A5)を満たすように定数設計された微分回路DIFAを用いるようにすれば、トランジスタTrLがターンオフする際に、トランジスタTrHにおいて負のゲートサージは生じなくなる。式(A5)を満たすように定数設計された微分回路DIFAを用いれば、電圧VDS_Hの変化発生時において、電圧VDS_Hの変化の極性に関係なく容量CGS_Hに流れる電流がゼロに保たれるからである。
トランジスタTrH及びTrLの内、トランジスタTrHで生じうる正及び負のゲートサージについて考えたが、トランジスタTrLで生じうる正及び負のゲートサージについても同様の対策が可能である。
まとめると、本実施形態に係る半導体装置は以下のサージ対策機能を備える。サージ対策機能では、トランジスタTrH及びTrLの夫々に対し微分回路DIFAを適用することで、トランジスタTrHでの正及び負のゲートサージの発生、並びに、トランジスタTrLでの正及び負のゲートサージの発生を抑制する。
[高速駆動機能]
他方、トランジスタTrH又はTrLのスイッチングに注目した場合、スイッチングを高速に行わせることも重要である。説明の具体化のため、トランジスタTrH及びTrLの内、トランジスタTrHに注目してトランジスタTrHのスイッチングについて考える。トランジスタTrHのゲート-ソース間に矩形波状の電圧を供給することでトランジスタTrHを交互にオン、オフすることができる。矩形波状の電圧を遅延なく内部ゲート-ソース間電圧VGSIN_Hに与えることができたならば、高速にスイッチングが行われる。しかしながら(図6参照)、何ら工夫を施さなければ、矩形波状の電圧の供給源とトランジスタTrHのゲートとの間に位置する抵抗成分(内部ゲート抵抗RGIN_Hを含む)で電圧降下が発生する分、スイッチング(オン/オフ間の切り替え)に時間がかかる。
トランジスTrHのスイッチングを高速に行うための構成を検討する。図7は、トランジスタTrHをスイッチングさせるときのトランジスタTrHに関わるモデル回路を表している。図7のモデル回路において、VSBは可変電圧源を表している。可変電圧源VSBは、トランジスタTrHの外部からトランジスタTrHのソース電位を基準とした可変電圧VOBをトランジスタTrHのゲートに供給する。図7のモデル回路では、トランジスタTrHのゲート-ソース間に直流電圧が印加され、トランジスタTrHのソース電位をゼロと仮定している。また、図7のモデル回路では、説明の簡略化上、容量CGD_H及びCDS_Hを無視している。図8に示す如く、可変電圧VOBは矩形波状の電圧VOB1と可変電圧VOB2との和に相当する。矩形波状の電圧VOB1を出力する電圧発生部VSB1と、可変電圧VOB2を出力する電圧源VSB2との直列回路にて、可変電圧源VSBを形成することができる。
今、図7のモデル回路において、可変電圧源VSBからトランジスタTrHのゲートに向けて電流IBを供給することによりトランジスタTrHをターンオンさせることを考える。図7のモデル回路において、まず、式(B1)による回路方程式が成り立つ。
VGSIN_H=VOB-IB×RGIN_H ・・・(B1)
このとき、“VGSIN_H=VOB1”となるためには、“VOB=VOB1+VOB2”なのであるから、下記式(B2)が成立しておれば良い。
VOB2=IB×RGIN_H ・・・(B2)
図7のモデル回路において、電流IBは、容量CGS_Hと電圧VGSIN_Hの時間微分(dVGSIN_H/dt)との積で表される。故に、可変電圧VOBが下記式(B3)を満たせば、高速スイッチングに最適な“VGSIN_H=VOB1”が達成される。
VOB=VOB1+VOB2
=VOB1+IB×RGIN_H
=VOB1+RGIN_H×CGS_H×(dVGSIN_H/dt) ・・・(B3)
微分回路を用いれば式(B3)に対応する可変電圧VOBを生成可能である。図9に、可変電圧源VSBの例となる微分回路DIFBを含んだモデル回路を示す。微分回路DIFBは、抵抗RDIFB、コンデンサCDIFB及びオペアンプADIFBから成る。オペアンプADIFBの反転入力端子は、コンデンサCDIFBを介してトランジスタTrHのソースに接続される。オペアンプADIFBの非反転入力端子は電圧発生部VSB1に接続され、トランジスタTrHのソース電位を基準にして矩形波状の電圧VOB1がオペアンプADIFBの非反転入力端子に入力される。オペアンプADIFBの反転入力端子とオペアンプADIFBの出力端子は抵抗RDIFBを介して接続される。そして、オペアンプADIFBの出力端子がトランジスタTrHのゲートに接続される。オペアンプADIFBの出力端子での電圧が可変電圧VOBに相当する。上述したように、抵抗RGIN_HはトランジスタTrHの内部に存在する内部ゲート抵抗であるため、トランジスタTrHにおける電圧VGSIN_Hが加わるべき部位に内部ゲート抵抗RGIN_Hを介してオペアンプADIFBの出力端子が接続されることになる。
図9のモデル回路において抵抗RDIFBに流れる電流をIB’にて表す。オペアンプADIFBは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプADIFBによる仮想短絡の機能により、VOB=VOB1+IB’×RDIFB、であり、一方で電流IB’はコンデンサCDIFBの静電容量値と電圧VOB1の時間微分(dVOB1/dt)との積で表されるので、下記式(B4)が成り立つ。尚、図9のモデル回路において、オペアンプADIFBの出力端子から反転入力端子に向かう向きの電流IB’の極性を正としている。
VOB=VOB1+IB’×RDIFB
=VOB1+RDIFB×CDIFB×(dVOB1/dt) ・・・(B4)
故に、上記式(B3)及び(B4)の比較より、下記式(B5)が満たされるように抵抗RDIFBの抵抗値とコンデンサCDIFBの静電容量値を定めたならば、図9のモデル回路において、高速スイッチングに最適な“VGSIN_H=VOB1”が達成されることになる。
RDIFB×CDIFB=RGIN_H×CGS_H ・・・(B5)
図7及び図9のモデル回路では、トランジスタTrHのゲート-ドレイン間容量CGD_Hの存在を無視しているが、内部ゲート-ソース間電圧VGSIN_Hを実際に変動させるためには、容量CGS_Hだけでなく容量CGD_Hの充放電も必要である。故に、上記式(B5)に代えて下記式(B5’)が満たされるように抵抗RDIFB及びコンデンサCDIFBの各値を定めるようにしても良い。上述したように、“(CGS_H+CGD_H)”はトランジスタTrHの入力容量に相当する。
RDIFB×CDIFB=RGIN_H×(CGS_H+CGD_H) ・・・(B5’)
尚、上記式(B1)~(B5)及び(B5’)では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式(B1)~(B5)及び(B5’)において、
記号VOBは、可変電圧源VSB及び微分回路DIFBの出力電圧VOBの電圧値を表し、
記号VOB1、VOB2は、夫々、電圧VOB1、VOB2の電圧値を表し、
記号VGSIN_Hは、内部ゲート-ソース間電圧VGSIN_Hの電圧値を表し、
記号IB、IB’は、夫々、電流IB、IB’の電流値を表し、
記号RGIN_Hは、内部ゲート抵抗RGIN_Hの抵抗値を表し、
記号CGS_Hは、ゲート-ソース間容量CGS_Hの静電容量値を表し、
記号CGD_Hは、ゲート-ドレイン間容量CGD_Hの静電容量値を表し、
記号RDIFBは、抵抗RDIFBの抵抗値を表し、
記号CDIFBは、コンデンサCDIFBの静電容量値を表し、
記号(dVGSIN_H/dt)は、電圧VGSIN_Hの時間微分の値を表し、
記号(dVOB1/dt)は、電圧VOB1の時間微分の値を表している。
ハーフブリッジ回路HBにおいて、式(B5)又は式(B5’)を満たすように定数設計された微分回路DIFBを用いれば、トランジスタTrHを高速駆動する(即ち高速にスイッチングさせる)ことが可能となる。
トランジスタTrH及びTrLの内、トランジスタTrHに注目してトランジスタを高速駆動するための回路構成を説明したが、トランジスタTrLに対しても同様の回路構成を採用できる。
まとめると、本実施形態に係る半導体装置は以下の高速駆動機能を備える。高速駆動機能では、トランジスタTrH及びTrLの夫々に対し微分回路DIFBを適用することで、トランジスタTrH及びTrLを夫々に高速駆動する。
第1実施形態は以下の実施例EX1_1~EX1_4を含む。実施例EX1_1~EX1_4の中で第1実施形態に係る半導体装置の詳細回路等を説明する。第1実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例EX1_1~EX1_4に適用され、各実施例において、第1実施形態にて上述した事項と矛盾する事項については各実施例での記載が優先されて良い。尚、矛盾無き限り、実施例EX1_1~EX1_4の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
[実施例EX1_1]
実施例EX1_1を説明する。図10に実施例EX1_1に係る半導体装置1の全体構成を示す。半導体装置1に対し直流電圧源2及び外部電源3が接続される。半導体装置1は、パワーモジュールPM及び制御モジュールCMを備える。パワーモジュールPMは上述のトランジスタTrH及びTrLの直列回路から成るハーフブリッジ回路HBを備える。
半導体装置1には、端子PTM、O1TM、O2TM、NTM、DHTM、GHTM、SHTM、GLTM及びSLTMが設けられている。端子O1TM及びO2TMはパワーモジュールPMの出力端子に相当する。トランジスタTrHのドレインは端子PTM及びDHTMに接続される。トランジスタTrLのソースは端子NTM及びSLTMに接続される。トランジスタTrHのソース及びトランジスタTrLのドレインは、互いに接続されると共に端子O1TM、O2TM及びSHTMにも共通接続される。トランジスタTrHのゲートは端子GHTMに接続され、トランジスタTrLのゲートは端子GLTMに接続される。
直流電圧源2からの所定の直流電圧が、端子NTMを低電位側にして端子NTM及びPTM間に印加される。端子NTMは接地される。パワーモジュールPMは制御モジュールCMによって制御され、例えば直流電圧源2より供給される直流電力を交流電力に変換し、得られた交流電力を出力端子O1TM及びO2TMから出力端子O1TM及びO2TMに接続されたコイル等の負荷に供給する。ここでは、パワーモジュールPMの出力端子の個数が2つとなっているが、パワーモジュールPMの出力端子の個数は1又は3以上でも良い。
制御モジュールCMは外部電源3から供給される電力に基づき動作する。ここでは、外部電源3から直流電圧VINが制御モジュールCMに供給されているものとする。尚、外部電源3と直流電圧源2は共通の電圧源であり得る。
制御モジュールCMは、ハイサイド駆動制御部である駆動制御部10Hと、ローサイド駆動制御部である駆動制御部10Lと、制御信号生成部20と、電源回路30と、を備える。
駆動制御部10Hは、端子DHTM、GHTM及びSHTMに接続され、制御信号生成部20から供給される制御信号に従ってトランジスタTrHのオン、オフを制御することでトランジスタTrHをスイッチング駆動する。駆動制御部10Lは、端子SHTM、GLTM及びSLTMに接続され、制御信号生成部20から供給される制御信号に従ってトランジスタTrLのオン、オフを制御することでトランジスタTrLをスイッチング駆動する。制御信号生成部20は、半導体装置1の外部装置から供給される信号に基づき、トランジスタTrH及びTrLをスイッチング駆動するための制御信号を生成する。電源回路30は、外部電源3からの直流電圧VINに基づき、駆動制御部10H、駆動制御部10L及び制御信号生成部20の駆動に必要な電源電圧(駆動電圧)を生成して駆動制御部10H、駆動制御部10L及び制御信号生成部20に供給する。尚、電源回路30は絶縁型の電源回路であると良い。
図11に半導体装置1の具体的な回路構成例を示す。図11の半導体装置1において、ハイサイド用の駆動制御部10Hはハイサイド用の可変電圧源110Hを備え、ローサイド用の駆動制御部10Lはローサイド用の可変電圧源110Lを備える。
ハイサイド用の可変電圧源110Hは、トランジスタTrHのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ111H、電圧発生部112H、抵抗113H、コンデンサ114H、コンデンサ115H及び出力部116Hを備える。抵抗113Hは帰還抵抗として機能する。オペアンプ111Hは、2つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ111Hは、反転入力端子及び非反転入力端子間の電圧(電位差)を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗113Hと協働して反転入力端子及び非反転入力端子間の電圧(電位差)をゼロに近づける。オペアンプ111H、抵抗113H及びコンデンサ114Hにより図5の微分回路DIFAに相当するハイサイド用の第1微分回路が形成され、オペアンプ111H、抵抗113H及びコンデンサ115Hにより図9の微分回路DIFBに相当するハイサイド用の第2微分回路が形成される。
オペアンプ111Hの反転入力端子は、抵抗113Hの一端、コンデンサ114Hの一端及びコンデンサ115Hの一端に共通接続される。抵抗113Hの他端はオペアンプ111Hの出力端子に接続される。コンデンサ114Hの他端は端子DHTMに接続される(即ち端子DHTMを介してトランジスタTrHのドレインに接続される)。コンデンサ115Hの他端は端子SHTMに接続される(即ち端子SHTMを介してトランジスタTrHのソースに接続される)。
オペアンプ111Hの非反転入力端子と端子SHTMとの間に電圧発生部112Hが挿入される。電圧発生部112Hは、制御信号CNT_Hに基づき電圧VPLS_Hを生成し、端子SHTMの電位(即ちトランジスタTrHのソース電位)を基準に電圧VPLS_Hをオペアンプ111Hの非反転入力端子に供給する。
電圧VPLS_Hは、トランジスタTrHを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧VPLS_Hのレベルは交互に第1所定レベルであるローレベル、第2所定レベルであるハイレベルとなる。ローレベルの電圧VPLS_Hの値はトランジスタTrHのソース電位から見てゼロである。故に、電圧VPLS_Hがローレベルにあるとき、オペアンプ111Hの非反転入力端子での電位はトランジスタTrHのソース電位と一致する。電圧VPLS_Hがハイレベルにあるとき、オペアンプ111Hの非反転入力端子での電位は、電圧VPLS_Hの振幅分だけ、トランジスタTrHのソース電位より高くなる。電圧VPLS_Hの振幅はトランジスタTrHの閾値電圧VTH_Hよりも大きい。故に、トランジスタTrHにおいて、ソース電位から見てゲート電位が電圧VPLS_Hの振幅分高いとき、トランジスタTrHはオン状態となる。例えば、閾値電圧VTH_Hは2.7Vであって、電圧VPLS_Hの振幅は18Vである。尚、トランジスタTrHのソース電位から見て、ローレベルの電圧VPLS_Hが正又は負の微小電圧値を持つことがあり得て良い。
オペアンプ111Hの出力端子における電圧を記号“VO_H”にて表す。また、可変電圧源110Hの出力部を符号“116H”にて表す。図11の構成では、出力部116Hは可変電圧源110Hを構成する微分回路の出力部でもあり、オペアンプ111Hの出力端子に等しい。出力部116Hは端子GHTMに接続される。
ローサイド用の可変電圧源110Lは、トランジスタTrLのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ111L、電圧発生部112L、抵抗113L、コンデンサ114L、コンデンサ115L及び出力部116Lを備える。抵抗113Lは帰還抵抗として機能する。オペアンプ111Lは、2つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ111Lは、反転入力端子及び非反転入力端子間の電圧(電位差)を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗113Lと協働して反転入力端子及び非反転入力端子間の電圧(電位差)をゼロに近づける。オペアンプ111L、抵抗113L及びコンデンサ114Lにより図5の微分回路DIFAに相当するローサイド用の第1微分回路が形成され、オペアンプ111L、抵抗113L及びコンデンサ115Lにより図9の微分回路DIFBに相当するローサイド用の第2微分回路が形成される。
オペアンプ111Lの反転入力端子は、抵抗113Lの一端、コンデンサ114Lの一端及びコンデンサ115Lの一端に共通接続される。抵抗113Lの他端はオペアンプ111Lの出力端子に接続される。コンデンサ114Lの他端は端子SHTMに接続される(即ち端子SHTMを介してトランジスタTrLのドレインに接続される)。コンデンサ115Lの他端は端子SLTMに接続される(即ち端子SLTMを介してトランジスタTrLのソースに接続される)。
オペアンプ111Lの非反転入力端子と端子SLTMとの間に電圧発生部112Lが挿入される。電圧発生部112Lは、制御信号CNT_Lに基づき電圧VPLS_Lを生成し、端子SLTMの電位(即ちトランジスタTrLのソース電位)を基準に電圧VPLS_Lをオペアンプ111Lの非反転入力端子に供給する。
電圧VPLS_Lは、トランジスタTrLを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧VPLS_Lのレベルは交互に第3所定レベルであるローレベル、第2所定レベルであるハイレベルとなる。ローレベルの電圧VPLS_Lの値はトランジスタTrLのソース電位から見てゼロである。故に、電圧VPLS_Lがローレベルにあるとき、オペアンプ111Lの非反転入力端子での電位はトランジスタTrLのソース電位と一致する。電圧VPLS_Lがハイレベルにあるとき、オペアンプ111Lの非反転入力端子での電位は、電圧VPLS_Lの振幅分だけ、トランジスタTrLのソース電位より高くなる。電圧VPLS_Lの振幅はトランジスタTrLの閾値電圧VTH_Lよりも大きい。故に、トランジスタTrLにおいて、ソース電位から見てゲート電位が電圧VPLS_Lの振幅分高いとき、トランジスタTrLはオン状態となる。例えば、閾値電圧VTH_Lは2.7Vであって、電圧VPLS_Lの振幅は18Vである。尚、トランジスタTrLのソース電位から見て、ローレベルの電圧VPLS_Lが正又は負の微小電圧値を持つことがあり得て良い。
オペアンプ111Lの出力端子における電圧を記号“VO_L”にて表す。また、可変電圧源110Lの出力部を符号“116L”にて表す。図11の構成では、出力部116Lは可変電圧源110Lを構成する微分回路の出力部でもあり、オペアンプ111Lの出力端子に等しい。出力部116Lは端子GLTMに接続される。
制御信号生成部20は、半導体装置1の外部装置から供給される信号SINに基づき制御信号CNT_H及びCNT_Lを生成し、制御信号CNT_H及びCNT_Lを、夫々、電圧発生部112H及び112Lに出力する。制御信号CNT_H及びCNT_Lの夫々は、ハイレベル又はローレベルの信号レベルをとる二値化信号である。制御信号CNT_Hがハイレベル、ローレベルであるとき、電圧VPLS_Hも、夫々、ハイレベル、ローレベルとなる。制御信号CNT_Lがハイレベル、ローレベルであるとき、電圧VPLS_Lも、夫々、ハイレベル、ローレベルとなる。
電源回路30は、外部電源3から供給される直流電圧VINに基づき、電源電圧VCC1_H、VCC2_H、VCC1_L及びVCC2_Lを生成する。
電源電圧VCC1_H及びVCC2_Hはオペアンプ111Hの正側及び負側の電源電圧であり、オペアンプ111Hは電源電圧VCC1_H及びVCC2_Hに基づいて駆動する(VCC1_H>VCC2_H)。故に、オペアンプ111Hの出力電圧VO_Hは負側の電源電圧VCC2_H以上且つ正側の電源電圧VCC1_H以下の電位を有する。トランジスタTrHに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタTrHのソース電位から見て電圧VO_Hが正の電位も負の電位も持ちうるように、電源電圧VCC1_H及びVCC2_Hの電圧値が設定される。
電源電圧VCC1_L及びVCC2_Lはオペアンプ111Lの正側及び負側の電源電圧であり、オペアンプ111Lは電源電圧VCC1_L及びVCC2_Lに基づいて駆動する(VCC1_L>VCC2_L)。故に、オペアンプ111Lの出力電圧VO_Lは負側の電源電圧VCC2_L以上且つ正側の電源電圧VCC1_L以下の電位を有する。トランジスタTrLに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタTrLのソース電位から見て電圧VO_Lが正の電位も負の電位も持ちうるように、電源電圧VCC1_L及びVCC2_Lの電圧値が設定される。
尚、特に図示されていないが、電圧発生部112H及び112Lに対する電源電圧も直流電圧VINに基づき電源回路30にて生成される。
――ローサイドオフ制御区間(図12)――
図12を参照し、電圧VPLS_Lをローレベルに維持することでトランジスタTrLをオフ状態に維持するローサイドオフ制御区間を考える。ローサイドオフ制御区間において、電圧VPLS_Hをローレベル及びハイレベル間で変動させることでトランジスタTrHがスイッチングされる。
オペアンプ111H、抵抗113H及びコンデンサ115Hから成る微分回路の機能により、出力電圧VO_Hは、矩形波状の電圧VPLS_Hに対し該電圧VPLS_Hの変化に応じた電圧成分を重畳したものとなる。電圧VPLS_Hの変化に応じた電圧成分は、電圧VPLS_Hの変動直後の過渡状態において正又は負の電圧値を有し、電圧VPLS_Hの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧VO_Hは電圧VPLS_Hと一致する。安定状態において、電圧VPLS_HがローレベルであればトランジスタTrHはオフであり、電圧VPLS_HがハイレベルであればトランジスタTrHはオンである。
つまり、可変電圧源110Hは、矩形波状の電圧VPLS_HをトランジスタTrHのゲート及びソース間に供給することでトランジスタTrHをスイッチングする際、矩形波状の電圧VPLS_Hに対し該電圧VPLS_Hの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧VO_HとしてトランジスタTrHのゲート及びソース間に印加する(換言すればトランジスタTrHのソース電位を基準にトランジスタTrHのゲートに印加する)。重畳された電圧成分により、過渡状態を含めて、内部ゲート-ソース間電圧VGSIN_Hの波形が電圧VPLS_Hの波形と一致又は近似することになり、トランジスタTrHの高速駆動が実現される。
他方、ローサイドオフ制御区間において、トランジスタTrHのスイッチングによりトランジスタTrLのドレイン-ソース間に電圧変化が生じることになる。但し、この際、可変電圧源110Lは、オペアンプ111L、抵抗113L及びコンデンサ114Lから成る微分回路の機能により、トランジスタTrLのドレイン-ソース間の電圧変化に応じた電圧を出力電圧VO_Lとして生成し、該出力電圧VO_LをトランジスタTrLのゲート及びソース間に印加する(換言すればトランジスタTrLのソース電位を基準にトランジスタTrLのゲートに印加する)。これにより、トランジスタTrHのスイッチングに伴う、トランジスタTrLに対する正及び負のゲートサージが抑制される。
――ハイサイドオフ制御区間(図13)――
図13を参照し、電圧VPLS_Hをローレベルに維持することでトランジスタTrHをオフ状態に維持するハイサイドオフ制御区間を考える。ハイサイドオフ制御区間において、電圧VPLS_Lをローレベル及びハイレベル間で変動させることでトランジスタTrLがスイッチングされる。
オペアンプ111L、抵抗113L及びコンデンサ115Lから成る微分回路の機能により、出力電圧VO_Lは、矩形波状の電圧VPLS_Lに対し該電圧VPLS_Lの変化に応じた電圧成分を重畳したものとなる。電圧VPLS_Lの変化に応じた電圧成分は、電圧VPLS_Lの変動直後の過渡状態において正又は負の電圧値を有し、電圧VPLS_Lの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧VO_Lは電圧VPLS_Lと一致する。安定状態において、電圧VPLS_LがローレベルであればトランジスタTrLはオフであり、電圧VPLS_LがハイレベルであればトランジスタTrLはオンである。
つまり、可変電圧源110Lは、矩形波状の電圧VPLS_LをトランジスタTrLのゲート及びソース間に供給することでトランジスタTrLをスイッチングする際、矩形波状の電圧VPLS_Lに対し該電圧VPLS_Lの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧VO_LとしてトランジスタTrLのゲート及びソース間に印加する(換言すればトランジスタTrLのソース電位を基準にトランジスタTrLのゲートに印加する)。重畳された電圧成分により、過渡状態を含めて、内部ゲート-ソース間電圧VGSIN_Lの波形が電圧VPLS_Lの波形と一致又は近似することになり、トランジスタTrLの高速駆動が実現される。
他方、ハイサイドオフ制御区間において、トランジスタTrLのスイッチングによりトランジスタTrHのドレイン-ソース間に電圧変化が生じることになる。但し、この際、可変電圧源110Hは、オペアンプ111H、抵抗113H及びコンデンサ114Hから成る微分回路の機能により、トランジスタTrHのドレイン-ソース間の電圧変化に応じた電圧を出力電圧VO_Hとして生成し、該出力電圧VO_HをトランジスタTrHのゲート及びソース間に印加する(換言すればトランジスタTrHのソース電位を基準にトランジスタTrHのゲートに印加する)。これにより、トランジスタTrLのスイッチングに伴う、トランジスタTrHに対する正及び負のゲートサージが抑制される。
オペアンプ111H及び111Lは、夫々に、スイッチングに伴う過渡的な変化に対し高速に応答する必要がある。このため、オペアンプ111H及び111Lの夫々を、高速動作を実現可能な電流帰還型オペアンプにて構成することが望ましい。但し、オペアンプ111H及び111Lの夫々を、電流帰還型オペアンプに分類されないオペアンプにて構成することも可能である。
――定数設計――
可変電圧源110Hの定数設計を説明する。コンデンサ114H、115Hの静電容量値を夫々“C114H”、“C115H”で表し、且つ、抵抗113Hの抵抗値を“R113H”で表す。また、トランジスタTrHにおいて、ゲート-ドレイン間容量CGD_H、ゲート-ソース間容量CGS_Hの静電容量値を、夫々、“CGD_H” “CGS_H”で表す(図2参照)。更に、トランジスタTrHのゲート抵抗の抵抗値を“RG_H”で表す。
抵抗値RG_Hを持つトランジスタTrHのゲート抵抗(制御電極抵抗)とは、典型的には、トランジスタTrHの内部ゲート抵抗RGIN_Hそのものを指す(図15参照)。内部ゲート抵抗RGIN_Hは、例えば1Ω程度である。但し、図14に示すように、トランジスタTrHのゲートに対して別途抵抗REX_Hが外付け接続されることもある。この場合においては、トランジスタTrHのゲートに対して外付け接続される抵抗REX_Hと、内部ゲート抵抗RGIN_Hとの直列合成抵抗がトランジスタTrHのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値RG_Hと解される(図15参照)。尚、図14では、端子GHTMとトランジスタTrHのゲートとの間に抵抗REX_Hが設けられているが、端子GHTMと出力部116Hとの間に抵抗REX_Hが設けられることもある。
積(C114H×R113H)と積(CGD_H×RG_H)とが一致するように、トランジスタTrHの特性に基づき値C114H及びR113Hを設計すると良い。これにより、トランジスタTrHに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C114H×R113H)と積(CGD_H×RG_H)とが完全に一致している必要は必ずしもなく、積(C114H×R113H)は、積(CGD_H×RG_H)に基づく、積(CGD_H×RG_H)に近い値を有していても良い。この場合でも、トランジスタTrHに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図15に示す如く“(C114H×R113H)=kH1(CGD_H×RG_H)”であると良い。係数kH1は例えば0.5以上1.5以下の範囲内の所定値を持つ。
トランジスタTrHのゲート-ソース間容量CGS_Hの静電容量値、又は、トランジスタTrHの入力容量(即ち容量CGS_H及びCGD_Hの和)の静電容量値を、便宜上、“CG_H”で表す。この場合、積(C115H×R113H)と積(CG_H×RG_H)とが一致するように、トランジスタTrHの特性に基づき値C115H及びR113Hを設計すると良い。これにより、トランジスタTrHのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C115H×R113H)と積(CG_H×RG_H)とが完全に一致している必要は必ずしもなく、積(C115H×R113H)は、積(CG_H×RG_H)に基づく、積(CG_H×RG_H)に近い値を有していても良い。この場合でも、トランジスタTrHの高速駆動が実現される。まとめると例えば、図15に示す如く“(C115H×R113H)=kH2(CG_H×RG_H)”であると良い。係数kH2は例えば0.5以上1.5以下の範囲内の所定値を持つ。
ローサイドの可変電圧源110Lについても同様の定数設計が施される。コンデンサ114L、115Lの静電容量値を夫々“C114L”、“C115L”で表し、且つ、抵抗113Lの抵抗値を“R113L”で表す。また、トランジスタTrLにおいて、ゲート-ドレイン間容量CGD_L、ゲート-ソース間容量CGS_Lの静電容量値を、夫々、“CGD_L” “CGS_L”で表す(図2参照)。更に、トランジスタTrLのゲート抵抗の抵抗値を“RG_L”で表す。
抵抗値RG_Lを持つトランジスタTrLのゲート抵抗(制御電極抵抗)とは、典型的には、トランジスタTrLの内部ゲート抵抗RGIN_Lそのものを指す(図15参照)。内部ゲート抵抗RGIN_Lは、例えば1Ω程度である。但し、図14に示すように、トランジスタTrLのゲートに対して別途抵抗REX_Lが外付け接続されることもある。この場合においては、トランジスタTrLのゲートに対して外付け接続される抵抗REX_Lと、内部ゲート抵抗RGIN_Lとの直列合成抵抗がトランジスタTrLのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値RG_Lと解される(図15参照)。尚、図14では、端子GLTMとトランジスタTrLのゲートとの間に抵抗REX_Lが設けられているが、端子GLTMと出力部116Lとの間に抵抗REX_Lが設けられることもある。
積(C114L×R113L)と積(CGD_L×RG_L)とが一致するように、トランジスタTrLの特性に基づき値C114L及びR113Lを設計すると良い。これにより、トランジスタTrLに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C114L×R113L)と積(CGD_L×RG_L)とが完全に一致している必要は必ずしもなく、積(C114L×R113L)は、積(CGD_L×RG_L)に基づく、積(CGD_L×RG_L)に近い値を有していても良い。この場合でも、トランジスタTrLに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図15に示す如く“(C114L×R113L)=kL1(CGD_L×RG_L)”であると良い。係数kL1は例えば0.5以上1.5以下の範囲内の所定値を持つ。
トランジスタTrLのゲート-ソース間容量CGS_Lの静電容量値、又は、トランジスタTrLの入力容量(即ち容量CGS_L及びCGD_Lの和)の静電容量値を、便宜上、“CG_L”で表す。この場合、積(C115L×R113L)と積(CG_L×RG_L)とが一致するように、トランジスタTrLの特性に基づき値C115L及びR113Lを設計すると良い。これにより、トランジスタTrLのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C115L×R113L)と積(CG_L×RG_L)とが完全に一致している必要は必ずしもなく、積(C115L×R113L)は、積(CG_L×RG_L)に基づく、積(CG_L×RG_L)に近い値を有していても良い。この場合でも、トランジスタTrLの高速駆動が実現される。まとめると例えば、図15に示す如く“(C115L×R113L)=kL2(CG_L×RG_L)”であると良い。係数kL2は例えば0.5以上1.5以下の範囲内の所定値を持つ。
[実施例EX1_2]
実施例EX1_2を説明する。半導体装置1に設けられる特定のコンデンサを、便宜上、対象コンデンサと称する。
対象コンデンサは、セラミックコンデンサ等にて構成される容量素子であっても良いが、ダイオードの寄生容量を用いて対象コンデンサを形成するようにしても良い。図11の構成においては、コンデンサ114H及び114Lの夫々を対象コンデンサとすることができる。コンデンサ114Hは、トランジスタTrHの寄生容量である容量CGD_Hの挙動を模擬するために設けられるものであり、セラミックコンデンサ等にてコンデンサ114Hを形成するよりも、ダイオードの寄生容量にてコンデンサ114Hを形成した方が、トランジスタTrHのゲートサージをより効果的に抑制できる可能性がある。コンデンサ114Lについても同様である。
ダイオードの寄生容量を用いて対象コンデンサを形成する構成例を挙げる。今、図16(a)に示す如く、対象コンデンサCXの一端がノードND1に接続されると共に対象コンデンサCXの他端がノードND2に接続される場合を考える。コンデンサ114Hが対象コンデンサCXである場合においては、ノードND1はオペアンプ111Hの反転入力端子に相当し、ノードND2は端子DHTMに相当する。コンデンサ114Lが対象コンデンサCXである場合においては、ノードND1はオペアンプ111Lの反転入力端子に相当し、ノードND2は端子SHTMに相当する。
例えば、図16(b)に示す如く、ダイオードDXを半導体装置1に設け、ダイオードDXの寄生容量PCXを対象コンデンサCXとして用いるようにしても良い。図16(b)において、ダイオードDXのアノード、カソードは、夫々、ノードND1、ND2に接続される。図16(c)又は(d)に示す如く、寄生容量PCXを対象コンデンサCXの例であるコンデンサ114H又は114Lとして用いて良い。
ノードND1からノードND2への直流電流成分の遮断が必要となる場合には、図16(e)に示す如く、ダイオードDXとコンデンサCYの直列回路をノードND1及びND2間に設け、当該直列回路にて対象コンデンサCXを形成しても良い。図16(e)の構成では、ダイオードDXのカソードがノードND2に接続され、ダイオードDXのアノードがコンデンサCYを介してノードND1に接続される。これに代えて、ダイオードDXのアノードをノードND1に接続し、ダイオードDXのカソードをコンデンサCYを介してノードND2に接続するようにしても良い。何れにせよ、ダイオードDXの寄生容量PCXとコンデンサCY(他の容量)との直列合成容量にて対象コンデンサCXを形成することができ、図16(f)又は(g)に示す如く、ダイオードDXの寄生容量PCXとコンデンサCY(他の容量)との直列合成容量を、対象コンデンサCXの例であるコンデンサ114H又は114Lとして用いるようにしても良い。
コンデンサCYはセラミックコンデンサ等にて構成される容量素子であって良く、この場合、コンデンサCYの静電容量値は寄生容量PCXの静電容量値よりも十分に大きいと良い。これにより、直列合成容量は殆ど寄生容量PCXのみに依存して生成されることになり、ダイオードDXの寄生容量PCXのみにて対象コンデンサCXが形成された状態に近づけることができる。但し、コンデンサCY自体もダイオードDXとは別のダイオードの寄生容量であっても良い(この場合、ダイオードDXの順方向と別のダイオードの順方向を逆とする)。
半導体装置1に設けられる、コンデンサ114H及び114Lとは異なる任意のコンデンサ(例えばコンデンサ115H、115L)が、対象コンデンサCXであっても良い。
[実施例EX1_3]
実施例EX1_3を説明する。
オペアンプ111Hは高速動作が必要な観点から電流能力が高くない場合がある。そこで、図11に示した可変電圧源110Hの構成を基準に、可変電圧源110Hに対し、図17(a)に示す如く、可変電圧源110Hの電流能力を高めるためのバッファ回路117Hを追加しても良い。
図17(a)のバッファ回路117Hは、NPNバイポーラトランジスタとして構成されたトランジスタ117HaとPNPバイポーラトランジスタとして構成されたトランジスタ117Hbとを備え、更に抵抗117Hcを有する。尚、抵抗117Hcを省略することも可能である。トランジスタ117Haのコレクタは電源電圧VCC1_Hが加わる端子に接続され、トランジスタ117Hbのコレクタは電源電圧VCC2_Hが加わる端子に接続される。トランジスタ117Ha及び117Hbの各ベースは抵抗117Hcを介してオペアンプ111Hの出力端子に接続され、トランジスタ117Ha及び117Hbの各エミッタは可変電圧源110Hの出力部116Hに接続される。つまり、図17(a)の可変電圧源110Hを用いる場合、オペアンプ111Hの出力端子からの出力電圧VO_Hが、バッファ回路117Hを通じて、トランジスタTrHのゲート-ソース間に印加されることになる。
トランジスタ117Ha及び117HbをMOSFET等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路117Hをトランジスタ117Hbのみにて構成しても良い。この場合、図17(a)の構成を基準にして単にトランジスタ117Haを削除すれば良い。
可変電圧源110Lについても同様であって良い。即ち、図11に示した可変電圧源110Lの構成を基準に、可変電圧源110Lに対し、図17(b)に示す如く、可変電圧源110Lの電流能力を高めるためのバッファ回路117Lを追加しても良い。
図17(b)のバッファ回路117Lは、NPNバイポーラトランジスタとして構成されたトランジスタ117LaとPNPバイポーラトランジスタとして構成されたトランジスタ117Lbとを備え、更に抵抗117Lcを有する。尚、抵抗117Lcを省略することも可能である。トランジスタ117Laのコレクタは電源電圧VCC1_Lが加わる端子に接続され、トランジスタ117Lbのコレクタは電源電圧VCC2_Lが加わる端子に接続される。トランジスタ117La及び117Lbの各ベースは抵抗117Lcを介してオペアンプ111Lの出力端子に接続され、トランジスタ117La及び117Lbの各エミッタは可変電圧源110Lの出力部116Lに接続される。つまり、図17(b)の可変電圧源110Lを用いる場合、オペアンプ111Lの出力端子からの出力電圧VO_Lが、バッファ回路117Lを通じて、トランジスタTrLのゲート-ソース間に印加されることになる。
トランジスタ117La及び117LbをMOSFET等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路117Lをトランジスタ117Lbのみにて構成しても良い。この場合、図17(b)の構成を基準にして単にトランジスタ117Laを削除すれば良い。
また、図17(a)の構成を図18(a)の構成に変形しても良い。即ち、図17(a)の構成を基準として、抵抗113Hの一端をオペアンプ111Hの反転入力端子に接続しつつ、抵抗113Hの他端をオペアンプ111Hの出力端子ではなく可変電圧源110Hの出力部116Hに接続するようにしても良い。
同様に、図17(b)の構成を図18(b)の構成に変形しても良い。即ち、図17(b)の構成を基準として、抵抗113Lの一端をオペアンプ111Lの反転入力端子に接続しつつ、抵抗113Lの他端をオペアンプ111Lの出力端子ではなく可変電圧源110Lの出力部116Lに接続するようにしても良い。
[実施例EX1_4]
実施例EX1_4を説明する。
可変電圧源110Hにおいて、位相補償用素子や、オペアンプ111Hに対する保護回路を追加しても良い。具体的には例えば、実施例EX1_1~EX1_3の内、任意の何れかの実施例にて示した可変電圧源110Hを基準に、可変電圧源110Hに対し、図19(a)に示す如く、コンデンサ113H_C、抵抗114H_R及び115H_Rを追加すると共に保護回路111H_Dを追加するようにしても良い。図19(a)の可変電圧源110Hにおいて、コンデンサ113H_C及び抵抗114H_Rは、第1微分回路(111H、113H、114H)における信号位相を補償するための第1位相補償用素子として機能し、コンデンサ113H_C及び抵抗115H_Rは、第2微分回路(111H、113H、115H)における信号位相を補償するための第2位相補償用素子として機能する。
コンデンサ113H_Cは抵抗113Hに並列接続される。抵抗114H_Rはコンデンサ114Hに直列接続され、抵抗114H_R及びコンデンサ114Hの直列回路がオペアンプ111Hの反転入力端子と端子DHTMとの間に設けられる。抵抗114H_R及びコンデンサ114Hの内、何れが端子DHTM側に配置されても構わない。抵抗115H_Rはコンデンサ115Hに直列接続され、抵抗115H_R及びコンデンサ115Hの直列回路がオペアンプ111Hの反転入力端子と端子SHTMとの間に設けられる。抵抗115H_R及びコンデンサ115Hの内、何れが端子SHTM側に配置されても構わない。保護回路111H_Dは、オペアンプ111Hの反転入力端子及び非反転入力端子間に接続された2つのダイオードから成り、当該2つのダイオードの順方向は互いに逆とされる。
同様に、可変電圧源110Lにおいて、位相補償用素子や、オペアンプ111Lに対する保護回路を追加しても良い。具体的には例えば、実施例EX1_1~EX1_3の内、任意の何れかの実施例にて示した可変電圧源110Lを基準に、可変電圧源110Lに対し、図19(b)に示す如く、コンデンサ113L_C、抵抗114L_R及び115L_Rを追加すると共に保護回路111L_Dを追加するようにしても良い。図19(b)の可変電圧源110Lにおいて、コンデンサ113L_C及び抵抗114L_Rは、第1微分回路(111L、113L、114L)における信号位相を補償するための第1位相補償用素子として機能し、コンデンサ113L_C及び抵抗115L_Rは、第2微分回路(111L、113L、115L)における信号位相を補償するための第2位相補償用素子として機能する。
コンデンサ113L_Cは抵抗113Lに並列接続される。抵抗114L_Rはコンデンサ114Lに直列接続され、抵抗114L_R及びコンデンサ114Lの直列回路がオペアンプ111Lの反転入力端子と端子SHTMとの間に設けられる。抵抗114L_R及びコンデンサ114Lの内、何れが端子SHTM側に配置されても構わない。抵抗115L_Rはコンデンサ115Lに直列接続され、抵抗115L_R及びコンデンサ115Lの直列回路がオペアンプ111Lの反転入力端子と端子SLTMとの間に設けられる。抵抗115L_R及びコンデンサ115Lの内、何れが端子SLTM側に配置されても構わない。保護回路111L_Dは、オペアンプ111Lの反転入力端子及び非反転入力端子間に接続された2つのダイオードから成り、当該2つのダイオードの順方向は互いに逆とされる。
<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態では、第1実施形態で回路構成が示された半導体装置1の構造について説明する。
図20はパワーモジュールPMの斜視図である。説明の便宜上、互いに直交するX軸、Y軸及びZ軸を定義する。X軸、Y軸及びZ軸は原点にて交差し、原点を境に、X軸方向における位置の極性、Y軸方向における位置の極性、Z軸方向における位置の極性が、正負間で変化する。ここでは、概略直方体形状を有するパワーモジュールPMの中心又は重心に原点があると考える。パワーモジュールPMは、電力端子511~514と、信号端子521~525と、ケース530及び天板540を備えている。トランジスタTrH及びTrLはケース530及び天板540にて形成される筐体に内蔵される。
電源端子511、512は、夫々、図10の端子PTM、NTMに相当し、直流電圧源2の正側の出力端子、負側の出力端子に接続される。電源端子511及び512はケース530に支持されている。電源端子511及び512は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子511及び512はY軸方向に沿って互いに離間して配置される。電源端子511及び512は互いに同一の形状を有する。電源端子511及び512の夫々は、その一部がパワーモジュールPMの外部に露出している。電源端子511及び512の夫々の露出部分には、Z軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子511はパワーモジュールPMの内部においてトランジスタTrHのドレインに接続され、電源端子512はパワーモジュールPMの内部においてトランジスタTrLのソースに接続される。
電源端子513、514は、夫々、図10の端子O1TM、O2TMに相当し、半導体装置1の外部に配置されたモータ等の負荷に接続される。電源端子513及び514はケース530に支持されている。電源端子513及び514は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子513及び514はY軸方向に沿って互いに離間して配置される。電源端子513及び514は互いに同一の形状を有する。電源端子513及び514の夫々は、その一部がパワーモジュールPMの外部に露出している。電源端子513及び514の夫々の露出部分には、Z軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子513はパワーモジュールPMの内部においてトランジスタTrHのソースに接続され、電源端子514はパワーモジュールPMの内部においてトランジスタTrLのドレインに接続される。尚、電源端子513及び514の代わりに、電源端子513及び514を合成した単一の電源端子を設けておいても良い。
電源端子511及び512から成る第1電源端子列と、電源端子513及び514から成る第2電源端子列とは、X軸方向において互いに離間して配置される。ここでは、第1電源端子列はX軸の正側に位置し、第2電源端子列はX軸の負側に位置しているものとする。第1電源端子列はケース530におけるX軸の正側端部に配置され、第2電源端子列はケース530におけるX軸の負側端部に配置される。
信号端子521、522、523、524、525は、夫々、図10の端子GHTM、SHTM、GLTM、SLTM、DHTMに相当し、パワーモジュールPMの内部において、トランジスタTrHのゲート、トランジスタTrHのソース、トランジスタTrLのゲート、トランジスタTrLのソース、トランジスタTrHのドレインに接続される。信号端子521~525はケース530に支持されている。信号端子521~525の夫々は、その一部がパワーモジュールPMの外部に露出している。信号端子521~525の夫々の露出部分は、天板540からZ軸方向に沿って突出している。各信号端子において天板540から突出する向きは、Z軸の負側から正側に向かう向きであるとし、当該向きを上向きと定義する。信号端子521~525の夫々は例えば銅を構成材料とする金属棒である。各金属棒の表面には錫メッキが施されている。信号端子521~525は互いに同一の形状を有する。
信号端子521、522及び525はX軸方向に沿って互いに離間しつつ並べて配置され、第1信号端子列を形成する。信号端子523及び524はX軸方向に沿って互いに離間しつつ並べて配置され、第2信号端子列を形成する。第1信号端子列と第2信号端子列はY軸方向において互いに離間して配置される。ここでは、第1信号端子列はY軸の正側に位置し、第2信号端子列はY軸の負側に位置しているものとする。第1信号端子列はケース530におけるY軸の正側端部に配置され、第2信号端子列はケース530におけるY軸の負側端部に配置される。第1信号端子列において、信号端子521及び525間に信号端子522が位置しており、信号端子522及び525間の距離は信号端子521及び522間の距離よりも大きい。
パワーモジュールPMを上方から観測したときの平面視において、信号端子521、522及び525は、パワーモジュールPMの中央(中心)から見てX軸の負側に位置し、信号端子523及び524は、パワーモジュールPMの中央(中心)から見てX軸の正側に位置する。
パワーモジュールPMを上方から観測したときの平面視において、信号端子521及び523はパワーモジュールPMの中心点CNに関して概略点対称の位置に配置されており、信号端子522及び524はパワーモジュールPMの中心点CNに関して概略点対称の位置に配置されている。パワーモジュールPMを内部に収容可能な最小の直方体を仮想直方体と定義したとき、仮想直方体の中心が中心点CNに相当する。中心点CNは、パワーモジュールPMの中心又は重心であると解しても良い。
トランジスタTrH及びTrLはX軸方向に沿って並んで配置される。トランジスタTrHは中心点CNから見てX軸の負側に位置し、トランジスタTrLは中心点CNから見てX軸の正側に位置する。トランジスタTrH及びTrLは、中心点CNに関して概略点対称の位置に配置され、中心点CNを通り且つY軸に平行な直線に関して概略線対称の位置に配置され、中心点CNを通り且つY軸及びZ軸に平行な面に関して概略面対称の位置に配置される。
ケース530は、トランジスタTrH及びTrLを収容する容器であり、蓋のない箱状体形状を有する。ケース530は電気絶縁材料にて形成される。例えば、PPS(ポリフェニレンサルファイド)など、電気絶縁性を有し且つ耐熱性に優れた合成樹脂にてケース530が形成される。
天板540は、ケース530によって形成されたパワーモジュールPMの内部領域を塞ぐ蓋である。天板540は電気絶縁性を有する合成樹脂から構成される。制御モジュールCMは天板540上に配置される。
図21に半導体装置1の分解斜視図を示す。制御モジュールCMを天板540上に配置して、パワーモジュールPM及び制御モジュールCMを結合することで半導体装置1が形成されるが、図21では、それらが結合される前の状態のパワーモジュールPM及び制御モジュールCMが示されている。
制御モジュールCMは回路基板600を備える。図21には示されていないが、回路基板600上には、第1実施形態にて示した各回路部品が実装され、且つ、第1実施形態にて示した各回路部品及び各端子間の接続を実現する回路パターンが形成されている。回路基板600には、信号端子521~525の位置に対応した5つの位置に配置される接続孔611~615が設けられる。回路基板600において、接続孔611~615の夫々の周辺にはランドが形成される。接続孔611~615に夫々信号端子521~525が挿入されるように回路基板600を天板540上に配置した上で回路基板600をケース530に固定し、接続孔611~615の周辺に形成されたランドを、半田付け工程を経て、夫々、信号端子521~525に導通させる。これにより、信号端子521~525が回路基板600上の必要な箇所に電気的に接続されることになる。尚、概略矩形状の回路基板600の四隅の夫々に貫通孔が形成されていると共に、ケース530には、それら4つの貫通孔に対応する位置に、内部にねじ山を有するボルト孔が形成されている。回路基板600の貫通孔と、ケース530のボルト孔と、図示されないボルトとを用いて、回路基板600がケース530に固定される。
回路基板600における2面の内、天板540から相対的に遠い方の面は、部品実装面である。部品実装面上に制御モジュールCMを形成する各回路部品が実装される。部品実装面の中心点を中心点CNaと称する。中心点CNaと上述の中心点CNは、Z軸方向に平行な1つの直線上に位置する。
回路基板600の部品実装面において、領域631に可変電圧源110Hが配置され、領域632に可変電圧源110Lが配置される。領域631は、中心点CNaと信号端子521及び522が挿入される接続孔611及び612との間に位置し、領域632は、中心点CNaと信号端子523及び524が挿入される接続孔613及び614との間に位置する。領域631は中心点CNaから見てX軸の負側且つY軸の正側に位置し、領域632は中心点CNaから見てX軸の正側且つY軸の負側に位置する。領域631及び632は中心点CNaに関して概略点対称の位置に配置されていると考えても良い。
図21には特に示されていないが、回路基板600の部品実装面において、制御信号生成部20は中心点CNaを包含する領域に配置される。回路基板600の部品実装面において、上述の各領域と重ならない領域(例えば、中心点CNaから見てX軸の負側且つY軸の負側の領域、又は、中心点CNaから見てX軸の正側且つY軸の正側の領域)に電源回路30が配置される。また、半導体装置1の外部装置から供給される信号(上述の信号SINを含む)を受けるコネクタが、回路基板600の部品実装面上に実装されていても良い。
上述の内容を基準に以下に他の好適な配置例及び各種の変形配置例を示す。
可変電圧源110Hは信号端子521(故に接続孔611)に対してなるだけ近接して配置すると良く、同様に、可変電圧源110Lは信号端子523(故に接続孔613)に対してなるだけ近接して配置すると良い。
回路基板600の部品実装面において、中心点CNaを包含する領域に、単一の半導体IC(1チップの半導体IC)を配置しても良い。
この単一の半導体IC内に制御信号生成部20を含めておき、この単一の半導体ICの外側に可変電圧源110H及び110Lをディスクリート部品にて構成するようにしても良い。
或いは、上記単一の半導体IC内に、制御信号生成部20に加えて可変電圧源110H及び110Lを含めておいても良い。
また、可変電圧源110H及び110Lを回路基板600上ではなく、天板540の下方に配置された、トランジスタTrH及びTrLが実装される回路基板上に実装するようにしても良い。この場合、可変電圧源110H及び110Lは、制御モジュールCMではなくパワーモジュールPMに内蔵されると解されうる。
<<第3実施形態>>
本発明の第3実施形態を説明する。第3実施形態では第1及び第2実施形態に適用可能な変形技術等を説明する。
第1及び第2実施形態では、半導体装置1にハーフブリッジ回路HBが1つだけ含まれていることを想定したが、半導体装置1に複数のハーフブリッジ回路HBを設けることでフルブリッジ回路や三相ブリッジ回路を形成するようにしても良い。この場合、ハーフブリッジ回路HBごとに駆動性制御部10H及び10L並びに制御信号生成部20が設けられると良い。
第1実施形態に示した構成により、サージ対策機能と高速駆動機能の双方を兼ね備えた半導体装置1を形成できるが、ゲートサージの影響が小さいようなケースでは、サージ対策機能を半導体装置1から削除することも可能である。即ち、図11の半導体装置1からコンデンサ114H及び114Lが削除されることもあり得る。
微分回路を用いて可変電圧源110Hを構成する例を上述したが、可変電圧源110Hが実現すべき上述の機能を実現できる限り、可変電圧源110Hの構成は任意である。可変電圧源110Lについても同様である。
ハーフブリッジ回路を1つ又は複数必要とする任意の装置に対して、半導体装置1を適用可能である。例えば、モータを駆動するためのインバータ回路や、絶縁型DC/DCコンバータに半導体装置1を適用することができる。
各実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示であり、Pチャネル型のFETがNチャネル型のFETに変更されるように、或いは、Nチャネル型のFETがPチャネル型のFETに変更されるように、FETを含む回路の構成は変形され得る。また、任意のFETをHEMT(High Electron Mobility Transistor)にて構成しても良い。
更に、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして示されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
但し、上述のトランジスタTrH及びTrLは、MOSFETを含むFET又はIGBTなどの電圧制御型のトランジスタであると良い。電圧制御型トランジスタは、ゲート-ソース間電圧に応じてドレイン-ソース間が導通状態又は非導通状態に制御される(換言すればドレイン-ソース間に流れる電流が制御される)トランジスタである、或いは、ゲート-エミッタ間電圧に応じてコレクタ-エミッタ間が導通状態又は非導通状態に制御される(換言すればコレクタ-エミッタ間に流れる電流が制御される)トランジスタである。
<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
本発明の一側面に係る半導体装置(以下、半導体装置Wを称する)は、第1電極、第2電極及び制御電極を有し、前記制御電極及び前記第2電極間の電圧(例えばVGS_H)に応じて、前記第1電極及び前記第2電極間がオン状態又はオフ状態に制御されるスイッチング素子(例えばTrH)と、前記スイッチング素子の前記制御電極及び前記第2電極間に可変の電圧を供給する可変電圧源(例えば110H)と、を備え、前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧(例えばVPLS_H)を出力する電圧発生部(例えば112H)を有し、前記矩形波状の電圧を前記制御電極及び前記第2電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分(例えば電圧VPLS_Hの時間微分に対応)を前記矩形波状の電圧に重畳した駆動電圧(例えばVO_H)を生成し、前記駆動電圧を前記制御電極及び前記第2電極間に印加することを特徴とする。
前記半導体装置Wに関し、前記可変電圧源では、オペアンプを用いた微分回路(例えば111H、113H、115H)により前記駆動電圧が生成されて良い。
より具体的には例えば、前記半導体装置Wにおいて、前記オペアンプ(例えば111H)は、前記スイッチング素子の前記第2電極における電位を基準に前記矩形波状の電圧(例えばVPLS_H)を受ける第1入力端子(+)と、第2入力端子(-)と、出力端子と、を有し、前記可変電圧源は、前記オペアンプ(例えば111H)と、前記オペアンプの前記第2入力端子(-)及び前記出力端子間に設けられた帰還抵抗(例えば113H)と、前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第2電極との間に設けられたコンデンサ(例えば115H)と、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧(例えばVO_H)を出力すると良い。
この際、前記半導体装置Wにおいて、例えば(図15参照)、前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積(例えばC115H×R113H)は、前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値(例えばkH2(CGS_H×RG_H))、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値(例えばkH2(CGS_H+CGD_H)×RG_H)を有し、前記スイッチング素子の制御電極抵抗(例えばRG_H)は前記スイッチング素子の制御電極における内部抵抗(例えばRGIN_H)を含むと良い。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。