JP2002118468A - Ｉ／ｖ変換回路およびｄａコンバータ - Google Patents
Ｉ／ｖ変換回路およびｄａコンバータInfo
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Abstract
(57)【要約】
【課題】リニアリティ不良を解消し、後段回路の入出力
特性に応じてアナログ信号の電位を変換する。 【解決手段】カレントミラー回路は、第１ノードとグラ
ンドとの間に接続された第１素子および第２ノードとグ
ランドとの間に接続された第２素子を備えている。第１
の制御回路により、第１ノードの電圧がバイアス電圧と
同じ電圧となるように、カレントミラー回路の第１素子
および第２素子を制御し、第２の制御回路により、第２
ノードの電圧が第１ノードの電圧と同じ電圧となるよう
に第３素子を制御して、第１ノードに供給される電流を
第２ノードにカレントミラーし、第４素子により、第２
ノードに供給される電流を電圧に変換する。
特性に応じてアナログ信号の電位を変換する。 【解決手段】カレントミラー回路は、第１ノードとグラ
ンドとの間に接続された第１素子および第２ノードとグ
ランドとの間に接続された第２素子を備えている。第１
の制御回路により、第１ノードの電圧がバイアス電圧と
同じ電圧となるように、カレントミラー回路の第１素子
および第２素子を制御し、第２の制御回路により、第２
ノードの電圧が第１ノードの電圧と同じ電圧となるよう
に第３素子を制御して、第１ノードに供給される電流を
第２ノードにカレントミラーし、第４素子により、第２
ノードに供給される電流を電圧に変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＡコンバータに
おいて、デジタル信号に応じて、電流源から供給される
合計電流を電圧に変換するＩ／Ｖ（電流／電圧）変換回
路およびこれを用いたＤＡコンバータに関するものであ
る。
おいて、デジタル信号に応じて、電流源から供給される
合計電流を電圧に変換するＩ／Ｖ（電流／電圧）変換回
路およびこれを用いたＤＡコンバータに関するものであ
る。
【０００２】
【従来の技術】図３は、電流セル型ＤＡコンバータの一
例の構成回路図である。同図に示す電流セル型ＤＡコン
バータ（以下、ＤＡＣという）３０は、各々電流Ｉｓ
１，Ｉｓ２，Ｉｓ３を流す３つの電流源３２，３４，３
６と、これらの電流源３２，３４，３６に各々対応して
設けられた３つの切換スイッチ３８，４０，４２と、Ｉ
／Ｖ（電流／電圧）変換用の抵抗素子（抵抗値Ｒ）４４
とを備えている。ここでは、Ｉｓ１＝Ｉｓ２＝Ｉｓ３で
ある。
例の構成回路図である。同図に示す電流セル型ＤＡコン
バータ（以下、ＤＡＣという）３０は、各々電流Ｉｓ
１，Ｉｓ２，Ｉｓ３を流す３つの電流源３２，３４，３
６と、これらの電流源３２，３４，３６に各々対応して
設けられた３つの切換スイッチ３８，４０，４２と、Ｉ
／Ｖ（電流／電圧）変換用の抵抗素子（抵抗値Ｒ）４４
とを備えている。ここでは、Ｉｓ１＝Ｉｓ２＝Ｉｓ３で
ある。
【０００３】ここで、電流源３２は、電源と切換スイッ
チ３８との間に接続され、以下同様に、電流源３４は電
源と切換スイッチ４０との間に、電流源３６は電源と切
換スイッチ４２との間にそれぞれ接続されている。ま
た、切換スイッチ３８，４０，４２は、いずれもグラン
ドとアナログ信号Ｖｏｕｔとを切換可能に接続されてい
る。また、抵抗素子４４は、アナログ信号Ｖｏｕｔとグ
ランドとの間に接続されている。
チ３８との間に接続され、以下同様に、電流源３４は電
源と切換スイッチ４０との間に、電流源３６は電源と切
換スイッチ４２との間にそれぞれ接続されている。ま
た、切換スイッチ３８，４０，４２は、いずれもグラン
ドとアナログ信号Ｖｏｕｔとを切換可能に接続されてい
る。また、抵抗素子４４は、アナログ信号Ｖｏｕｔとグ
ランドとの間に接続されている。
【０００４】図示例のＤＡＣ３０において、切換スイッ
チ３８，４０，４２は、このＤＡＣ３０に入力されるデ
ジタル信号（図示省略）に応じて、アナログ信号Ｖｏｕ
ｔ側またはグランド側のいずれかに設定される。
チ３８，４０，４２は、このＤＡＣ３０に入力されるデ
ジタル信号（図示省略）に応じて、アナログ信号Ｖｏｕ
ｔ側またはグランド側のいずれかに設定される。
【０００５】例えば、デジタル信号が‘００’の場合、
切換スイッチ３８，４０，４２は全てグランド側に接続
され、‘０１’の場合には、切換スイッチ３８がアナロ
グ信号Ｖｏｕｔ側、切換スイッチ４０，４２はグランド
側に接続され、‘１０’の場合には切換スイッチ３８，
４０がアナログ信号Ｖｏｕｔ側、切換スイッチ４２はグ
ランド側に接続され、‘１１’の場合には、全ての切換
スイッチ３８，４０，４２がアナログ信号Ｖｏｕｔ側に
接続される。
切換スイッチ３８，４０，４２は全てグランド側に接続
され、‘０１’の場合には、切換スイッチ３８がアナロ
グ信号Ｖｏｕｔ側、切換スイッチ４０，４２はグランド
側に接続され、‘１０’の場合には切換スイッチ３８，
４０がアナログ信号Ｖｏｕｔ側、切換スイッチ４２はグ
ランド側に接続され、‘１１’の場合には、全ての切換
スイッチ３８，４０，４２がアナログ信号Ｖｏｕｔ側に
接続される。
【０００６】各々の電流源３２，３４，３６から供給さ
れる電流Ｉｓ１，Ｉｓ２，Ｉｓ３は、前述のように、切
換スイッチ３８，４０，４２の設定に応じて、アナログ
信号Ｖｏｕｔ側またはグランド側のいずれかに流れる。
各々の電流源３２，３４，３６から切換スイッチ３８，
４０，４２を介してアナログ信号Ｖｏｕｔ側に流れる合
計電流Ｉｓｉｇが抵抗素子４４によりＩ／Ｖ変換され、
図４のグラフに示すように、アナログ信号Ｖｏｕｔ＝Ｒ
・Ｉｓｉｇとして出力される。
れる電流Ｉｓ１，Ｉｓ２，Ｉｓ３は、前述のように、切
換スイッチ３８，４０，４２の設定に応じて、アナログ
信号Ｖｏｕｔ側またはグランド側のいずれかに流れる。
各々の電流源３２，３４，３６から切換スイッチ３８，
４０，４２を介してアナログ信号Ｖｏｕｔ側に流れる合
計電流Ｉｓｉｇが抵抗素子４４によりＩ／Ｖ変換され、
図４のグラフに示すように、アナログ信号Ｖｏｕｔ＝Ｒ
・Ｉｓｉｇとして出力される。
【０００７】
【発明が解決しようとする課題】電流源３２，３４，３
６は、図３に示すように、例えばＰ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）等により構成される。とこ
ろが、ＰＭＯＳを介して供給される電流Ｉｓは、図５の
グラフに示すように、ＰＭＯＳのソース・ドレイン間の
電圧Ｖｄｓが小さくなると共に少しずつ減少する。この
ため、図４のグラフにおいて、アナログ信号Ｖｏｕｔの
電位が高くなると共に、本来電圧ｂ１＝ｂ２＝ｂ３であ
るべきところが電圧ｂ１＞ｂ２＞ｂ３となり、ＤＡＣの
リニアリティ不良が生じるという問題がある。
６は、図３に示すように、例えばＰ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）等により構成される。とこ
ろが、ＰＭＯＳを介して供給される電流Ｉｓは、図５の
グラフに示すように、ＰＭＯＳのソース・ドレイン間の
電圧Ｖｄｓが小さくなると共に少しずつ減少する。この
ため、図４のグラフにおいて、アナログ信号Ｖｏｕｔの
電位が高くなると共に、本来電圧ｂ１＝ｂ２＝ｂ３であ
るべきところが電圧ｂ１＞ｂ２＞ｂ３となり、ＤＡＣの
リニアリティ不良が生じるという問題がある。
【０００８】ところで、図３に示すＤＡＣ３０から出力
されるアナログ信号Ｖｏｕｔの最小値は０Ｖである。し
かし、このアナログ信号Ｖｏｕｔを利用する後段回路の
入出力特性に応じて、アナログ信号Ｖｏｕｔの出力レベ
ルをシフトさせないと、後段回路ではアナログ信号Ｖｏ
ｕｔを使用することができない。従って、図６のグラフ
に左右矢印で示す後段回路の最適動作範囲に、ＤＡＣ３
０のアナログ信号Ｖｏｕｔをレベルシフトする必要があ
る。
されるアナログ信号Ｖｏｕｔの最小値は０Ｖである。し
かし、このアナログ信号Ｖｏｕｔを利用する後段回路の
入出力特性に応じて、アナログ信号Ｖｏｕｔの出力レベ
ルをシフトさせないと、後段回路ではアナログ信号Ｖｏ
ｕｔを使用することができない。従って、図６のグラフ
に左右矢印で示す後段回路の最適動作範囲に、ＤＡＣ３
０のアナログ信号Ｖｏｕｔをレベルシフトする必要があ
る。
【０００９】ここで、図７（ａ）、（ｂ）および（ｃ）
に、レベルシフト回路の一例の構成回路図を示す。
に、レベルシフト回路の一例の構成回路図を示す。
【００１０】まず、同図（ａ）のレベルシフト回路５０
は、ソースホロワを利用したもので、２つのＰＭＯＳ５
２，５４を備えている。ＰＭＯＳ５２は電源とアナログ
信号Ｖｏｕｔとの間に接続され、そのゲートにはバイア
ス電圧Ｖｂが入力されている。また、ＰＭＯＳ５４はア
ナログ信号Ｖｏｕｔとグランドとの間に接続され、その
ゲートには信号ＩＮが入力されている。なお、信号ＩＮ
としては、例えば図４に示すＤＡＣ３０のアナログ信号
Ｖｏｕｔが入力される。
は、ソースホロワを利用したもので、２つのＰＭＯＳ５
２，５４を備えている。ＰＭＯＳ５２は電源とアナログ
信号Ｖｏｕｔとの間に接続され、そのゲートにはバイア
ス電圧Ｖｂが入力されている。また、ＰＭＯＳ５４はア
ナログ信号Ｖｏｕｔとグランドとの間に接続され、その
ゲートには信号ＩＮが入力されている。なお、信号ＩＮ
としては、例えば図４に示すＤＡＣ３０のアナログ信号
Ｖｏｕｔが入力される。
【００１１】図示例のレベルシフト回路５０において、
ＰＭＯＳ５２は、バイアス電圧Ｖｂに応じた電流をアナ
ログ信号Ｖｏｕｔ側へ供給し、ＰＭＯＳ５４は、信号Ｉ
Ｎの電圧に応じた電流をグランド側へ流す。これによ
り、信号ＩＮの電圧が高くなるに従ってアナログ信号Ｖ
ｏｕｔの電圧は上昇する。しかし、ソースホロワを利用
したレベルシフト回路５０は、元々回路的にリニアリテ
ィが悪いという問題がある。
ＰＭＯＳ５２は、バイアス電圧Ｖｂに応じた電流をアナ
ログ信号Ｖｏｕｔ側へ供給し、ＰＭＯＳ５４は、信号Ｉ
Ｎの電圧に応じた電流をグランド側へ流す。これによ
り、信号ＩＮの電圧が高くなるに従ってアナログ信号Ｖ
ｏｕｔの電圧は上昇する。しかし、ソースホロワを利用
したレベルシフト回路５０は、元々回路的にリニアリテ
ィが悪いという問題がある。
【００１２】続いて、同図（ｂ）のレベルシフト回路５
６は、前述の合計電流Ｉｓｉｇにバイアス電流Ｉｂを加
えてＩ／Ｖ変換するもので、ＤＡＣ３０のアナログ出力
Ｖｏｕｔ側に流れる合計電流Ｉｓｉｇに相当する電流を
流す電流源５８と、バイアス電流Ｉｂ用の電流源６０
と、抵抗素子６２とを備えている。電流源５８，６０
は、どちらも電源とアナログ信号Ｖｏｕｔとの間に接続
され、抵抗素子６２は、アナログ信号Ｖｏｕｔとグラン
ドとの間に接続されている。
６は、前述の合計電流Ｉｓｉｇにバイアス電流Ｉｂを加
えてＩ／Ｖ変換するもので、ＤＡＣ３０のアナログ出力
Ｖｏｕｔ側に流れる合計電流Ｉｓｉｇに相当する電流を
流す電流源５８と、バイアス電流Ｉｂ用の電流源６０
と、抵抗素子６２とを備えている。電流源５８，６０
は、どちらも電源とアナログ信号Ｖｏｕｔとの間に接続
され、抵抗素子６２は、アナログ信号Ｖｏｕｔとグラン
ドとの間に接続されている。
【００１３】このレベルシフト回路５６では、合計電流
Ｉｓｉｇとバイアス電流Ｉｂとが加算され、その合計電
流Ｉｓｉｇ＋Ｉｂが抵抗素子６２によりＩ／Ｖ変換さ
れ、アナログ信号Ｖｏｕｔ＝（Ｉｓｉｇ＋Ｉｂ）・Ｒと
して出力される。しかし、バイアス電流Ｉｂを利用した
レベルシフト回路５６では、アナログ信号Ｖｏｕｔの電
位がＲ・Ｉｂ上昇される分だけ、電流源３２，３４，３
６のＰＭＯＳのＶｄｓが狭くなり、出力振幅が狭くなる
という問題があった。
Ｉｓｉｇとバイアス電流Ｉｂとが加算され、その合計電
流Ｉｓｉｇ＋Ｉｂが抵抗素子６２によりＩ／Ｖ変換さ
れ、アナログ信号Ｖｏｕｔ＝（Ｉｓｉｇ＋Ｉｂ）・Ｒと
して出力される。しかし、バイアス電流Ｉｂを利用した
レベルシフト回路５６では、アナログ信号Ｖｏｕｔの電
位がＲ・Ｉｂ上昇される分だけ、電流源３２，３４，３
６のＰＭＯＳのＶｄｓが狭くなり、出力振幅が狭くなる
という問題があった。
【００１４】同図（ｃ）のレベルシフト回路６４は、オ
ペアンプを利用したもので、ＤＡＣ３０のアナログ出力
Ｖｏｕｔ側に流れる合計電流Ｉｓｉｇに相当する電流を
流す電流源６６と、オペアンプ６８と、抵抗素子７０と
を備えている。電流源６６は、電源とオペアンプ６８の
端子−との間に接続されている。オペアンプ６８の端子
＋はグランドに接続され、抵抗素子７０は、オペアンプ
６８の端子−と出力端子（アナログ信号Ｖｏｕｔ）との
間に接続されている。
ペアンプを利用したもので、ＤＡＣ３０のアナログ出力
Ｖｏｕｔ側に流れる合計電流Ｉｓｉｇに相当する電流を
流す電流源６６と、オペアンプ６８と、抵抗素子７０と
を備えている。電流源６６は、電源とオペアンプ６８の
端子−との間に接続されている。オペアンプ６８の端子
＋はグランドに接続され、抵抗素子７０は、オペアンプ
６８の端子−と出力端子（アナログ信号Ｖｏｕｔ）との
間に接続されている。
【００１５】このレベルシフト回路６４では、アナログ
信号Ｖｏｕｔ＝−Ｒ・Ｉｓｉｇとなる。すなわち、アナ
ログ信号Ｖｏｕｔの極性が逆転するため、アナログ信号
Ｖｏｕｔの振幅をとるためには、広い電源電圧レンジが
必要になるという問題があった。
信号Ｖｏｕｔ＝−Ｒ・Ｉｓｉｇとなる。すなわち、アナ
ログ信号Ｖｏｕｔの極性が逆転するため、アナログ信号
Ｖｏｕｔの振幅をとるためには、広い電源電圧レンジが
必要になるという問題があった。
【００１６】本発明の目的は、前記従来技術に基づく問
題点を解消し、リニアリティ不良を解消し、しかも、後
段回路の入出力特性に応じて、アナログ信号の電位をレ
ベルシフトすることができるＩ／Ｖ変換回路およびこれ
を用いたＤＡコンバータを提供することにある。
題点を解消し、リニアリティ不良を解消し、しかも、後
段回路の入出力特性に応じて、アナログ信号の電位をレ
ベルシフトすることができるＩ／Ｖ変換回路およびこれ
を用いたＤＡコンバータを提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１ノードとグランドとの間に接続され
た第１素子および第２ノードとグランドとの間に接続さ
れた第２素子を有するカレントミラー回路と、前記第１
ノードの電圧がバイアス電圧と略等しい電圧となるよう
に、前記カレントミラー回路の第１素子を制御し、前記
第１ノードに供給される電流を前記第２ノードにカレン
トミラーする前記カレントミラー回路の第２素子を制御
する第１の制御回路と、前記第２ノードの電圧を調整す
る第３素子と、前記第２ノードの電圧が前記第１ノード
の電圧と略等しい電圧となるように、前記第３素子を制
御する第２の制御回路と、前記第２ノードに供給される
電流を電圧に変換する第４素子とを備えていることを特
徴とするＩ／Ｖ変換回路を提供するものである。
に、本発明は、第１ノードとグランドとの間に接続され
た第１素子および第２ノードとグランドとの間に接続さ
れた第２素子を有するカレントミラー回路と、前記第１
ノードの電圧がバイアス電圧と略等しい電圧となるよう
に、前記カレントミラー回路の第１素子を制御し、前記
第１ノードに供給される電流を前記第２ノードにカレン
トミラーする前記カレントミラー回路の第２素子を制御
する第１の制御回路と、前記第２ノードの電圧を調整す
る第３素子と、前記第２ノードの電圧が前記第１ノード
の電圧と略等しい電圧となるように、前記第３素子を制
御する第２の制御回路と、前記第２ノードに供給される
電流を電圧に変換する第４素子とを備えていることを特
徴とするＩ／Ｖ変換回路を提供するものである。
【００１８】ここで、前記カレントミラー回路の第１素
子および第２素子はＮ型ＭＯＳトランジスタ、前記第３
素子はＰ型ＭＯＳトランジスタ、前記第４素子は抵抗素
子であり、前記第１の制御回路および前記第２の制御回
路は、いずれもオペアンプであるのが好ましい。また、
上記記載のＩ／Ｖ変換回路であって、さらに、前記バイ
アス電圧の値を変更する手段を備えているのが好まし
い。
子および第２素子はＮ型ＭＯＳトランジスタ、前記第３
素子はＰ型ＭＯＳトランジスタ、前記第４素子は抵抗素
子であり、前記第１の制御回路および前記第２の制御回
路は、いずれもオペアンプであるのが好ましい。また、
上記記載のＩ／Ｖ変換回路であって、さらに、前記バイ
アス電圧の値を変更する手段を備えているのが好まし
い。
【００１９】また、本発明は、アナログ信号に変換すべ
きデジタル信号に対応した合計電流を発生する電流発生
回路と、この電流発生回路から前記第１ノードに電流が
供給される請求項１〜３のいずれかに記載のＩ／Ｖ変換
回路とを備えていることを特徴とするＤＡコンバータを
提供する。ここで、上記記載のＤＡコンバータであっ
て、さらに、前記電流発生回路から前記第１ノードに供
給される電流を調整可能なバイアス電流供給手段を備え
ているのが好ましい。
きデジタル信号に対応した合計電流を発生する電流発生
回路と、この電流発生回路から前記第１ノードに電流が
供給される請求項１〜３のいずれかに記載のＩ／Ｖ変換
回路とを備えていることを特徴とするＤＡコンバータを
提供する。ここで、上記記載のＤＡコンバータであっ
て、さらに、前記電流発生回路から前記第１ノードに供
給される電流を調整可能なバイアス電流供給手段を備え
ているのが好ましい。
【００２０】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＩ／Ｖ変換回路およびこれを
用いたＤＡコンバータを詳細に説明する。
施例に基づいて、本発明のＩ／Ｖ変換回路およびこれを
用いたＤＡコンバータを詳細に説明する。
【００２１】図１は、本発明のＩ／Ｖ変換回路の一実施
例の構成回路図である。同図に示すＩ／Ｖ変換回路１０
は、本発明のＤＡコンバータ（ＤＡＣ）の出力段に用い
られる電流／電圧変換回路であって、図中左側に、Ｎ型
ＭＯＳトランジスタ（ＮＭＯＳ）１４と、オペアンプ
（ＯＰ）１６とを備え、右側に、Ｐ型ＭＯＳトランジス
タ（ＰＭＯＳ）１８と、抵抗素子（抵抗値Ｒ）２０と、
ＮＭＯＳ２２と、オペアンプ２４とを備えている。
例の構成回路図である。同図に示すＩ／Ｖ変換回路１０
は、本発明のＤＡコンバータ（ＤＡＣ）の出力段に用い
られる電流／電圧変換回路であって、図中左側に、Ｎ型
ＭＯＳトランジスタ（ＮＭＯＳ）１４と、オペアンプ
（ＯＰ）１６とを備え、右側に、Ｐ型ＭＯＳトランジス
タ（ＰＭＯＳ）１８と、抵抗素子（抵抗値Ｒ）２０と、
ＮＭＯＳ２２と、オペアンプ２４とを備えている。
【００２２】ここで、ＮＭＯＳ１４，２２は、それぞれ
本発明のカレントミラー回路の第１素子および第２素子
の一例となるものである。以下同様に、ＯＰ１６，２４
は、それぞれ本発明の第１の制御回路および第２の制御
回路、ノードＡ，Ｂは、それぞれ本発明の第１ノードお
よび第２ノード、ＰＭＯＳ１８は第３素子、そして、抵
抗素子２０は第４素子の一例となるものである。
本発明のカレントミラー回路の第１素子および第２素子
の一例となるものである。以下同様に、ＯＰ１６，２４
は、それぞれ本発明の第１の制御回路および第２の制御
回路、ノードＡ，Ｂは、それぞれ本発明の第１ノードお
よび第２ノード、ＰＭＯＳ１８は第３素子、そして、抵
抗素子２０は第４素子の一例となるものである。
【００２３】なお、同図に示す電流源１２は、本発明の
ＤＡＣにおいて、アナログ信号に変換すべきデジタル信
号に対応した電流を発生する電流発生回路であって、電
源とＮＭＯＳ１４との間に接続されている。この電流源
１２は、例えば図３に示す電流セル型ＤＡＣ３０を例に
挙げて説明すれば、アナログ出力Ｖｏｕｔ側に流れる合
計電流Ｉｓｉｇを供給する。本発明のＤＡＣは、基本的
に、この電流発生回路および図１に示すＩ／Ｖ変換回路
１０により構成される。
ＤＡＣにおいて、アナログ信号に変換すべきデジタル信
号に対応した電流を発生する電流発生回路であって、電
源とＮＭＯＳ１４との間に接続されている。この電流源
１２は、例えば図３に示す電流セル型ＤＡＣ３０を例に
挙げて説明すれば、アナログ出力Ｖｏｕｔ側に流れる合
計電流Ｉｓｉｇを供給する。本発明のＤＡＣは、基本的
に、この電流発生回路および図１に示すＩ／Ｖ変換回路
１０により構成される。
【００２４】また、同図に示す電流源１３は、電流源１
２からノードＡに供給される電流を調整可能なバイアス
電流供給手段であって、同じく電源とＮＭＯＳ１４との
間に接続されている。この電流源１３は、ノードＡにバ
イアス電流Ｉｂを供給し、ノードＡに供給される総和電
流を微調整する。なお、本発明のＤＡＣとして、電流源
１３を備えていることは必須要件ではないが、図１に示
す例のように、電流源１３を備えている方が好ましい。
２からノードＡに供給される電流を調整可能なバイアス
電流供給手段であって、同じく電源とＮＭＯＳ１４との
間に接続されている。この電流源１３は、ノードＡにバ
イアス電流Ｉｂを供給し、ノードＡに供給される総和電
流を微調整する。なお、本発明のＤＡＣとして、電流源
１３を備えていることは必須要件ではないが、図１に示
す例のように、電流源１３を備えている方が好ましい。
【００２５】図１に示すＩ／Ｖ変換回路１０において、
図中左側のＮＭＯＳ１４は電流源１２とグランドとの間
に接続され、そのゲートには、ＯＰ１６からの出力信号
が入力されている。なお、ＯＰ１６からの出力信号は、
図中右側のＮＭＯＳ２２のゲートにも入力されている。
そして、ＯＰ１６の端子＋には、電流源１２とＮＭＯＳ
１４との接続点のノードＡが接続され、その端子−に
は、バイアス電圧Ｖｂが入力されている。
図中左側のＮＭＯＳ１４は電流源１２とグランドとの間
に接続され、そのゲートには、ＯＰ１６からの出力信号
が入力されている。なお、ＯＰ１６からの出力信号は、
図中右側のＮＭＯＳ２２のゲートにも入力されている。
そして、ＯＰ１６の端子＋には、電流源１２とＮＭＯＳ
１４との接続点のノードＡが接続され、その端子−に
は、バイアス電圧Ｖｂが入力されている。
【００２６】一方、図中右側のＰＭＯＳ１８は、電源と
アナログ信号Ｖｏｕｔとの間に接続され、そのゲートに
は、ＯＰ２４からの出力信号が入力されている。また、
ＯＰ２４の＋端子には、抵抗素子２０とＮＭＯＳ２２と
の接続点のノードＢが接続され、その端子−には、バイ
アス電圧Ｖｂが入力されている。抵抗素子２０はアナロ
グ信号ＶｏｕｔとＮＭＯＳ２２との間に接続され、ＮＭ
ＯＳ２２は、抵抗素子２０とグランドとの間に接続され
ている。
アナログ信号Ｖｏｕｔとの間に接続され、そのゲートに
は、ＯＰ２４からの出力信号が入力されている。また、
ＯＰ２４の＋端子には、抵抗素子２０とＮＭＯＳ２２と
の接続点のノードＢが接続され、その端子−には、バイ
アス電圧Ｖｂが入力されている。抵抗素子２０はアナロ
グ信号ＶｏｕｔとＮＭＯＳ２２との間に接続され、ＮＭ
ＯＳ２２は、抵抗素子２０とグランドとの間に接続され
ている。
【００２７】電流源１２から供給される合計電流Ｉｓｉ
ｇは、本発明のＤＡＣがアナログ信号に変換すべきデジ
タル信号に応じて変化する。これに対し、図示例のＩ／
Ｖ変換回路１０では、ＯＰ１６の入力端子＋および−の
電圧が一致するように、言い換えると、ノードＡの電圧
が、合計電流Ｉｓｉｇの変化に係わらず、バイアス電圧
Ｖｂと同じ電圧となるように、ＯＰ１６の出力信号の電
圧Ｖｇが変化する。
ｇは、本発明のＤＡＣがアナログ信号に変換すべきデジ
タル信号に応じて変化する。これに対し、図示例のＩ／
Ｖ変換回路１０では、ＯＰ１６の入力端子＋および−の
電圧が一致するように、言い換えると、ノードＡの電圧
が、合計電流Ｉｓｉｇの変化に係わらず、バイアス電圧
Ｖｂと同じ電圧となるように、ＯＰ１６の出力信号の電
圧Ｖｇが変化する。
【００２８】このように、本発明のＩ／Ｖ変換回路１０
では、ノードＡの電圧、すなわち、本発明のＤＡＣにお
いて、デジタル信号に応じた合計電流を供給する電流源
１２、例えば図３のＤＡＣ３０の場合を例に挙げて説明
すると、電流源であるＰＭＯＳのソース・ドレイン間の
電圧Ｖｄｓが、常に一定電圧となるように制御されるた
め、ＤＡＣのリニアリティ不良を解消することができ
る。
では、ノードＡの電圧、すなわち、本発明のＤＡＣにお
いて、デジタル信号に応じた合計電流を供給する電流源
１２、例えば図３のＤＡＣ３０の場合を例に挙げて説明
すると、電流源であるＰＭＯＳのソース・ドレイン間の
電圧Ｖｄｓが、常に一定電圧となるように制御されるた
め、ＤＡＣのリニアリティ不良を解消することができ
る。
【００２９】図示例のＩ／Ｖ変換回路１０において、Ｎ
ＭＯＳ１４，２２はカレントミラー回路を構成する。従
って、ＯＰ２４により、ノードＢはノードＡと同じ電
圧、すなわち、バイアス電圧Ｖｂと同じ一定電圧となる
ように制御される。ノードＢには、合計電流Ｉｓｉｇが
カレントミラーされた電流が供給され、抵抗素子Ｒによ
りＩ／Ｖ変換され、図２のグラフに示すように、電流源
１３を備えている場合、アナログ信号Ｖｏｕｔ＝Ｒ・
（Ｉｓｉｇ＋Ｉｂ）＋Ｖｂとして出力される。
ＭＯＳ１４，２２はカレントミラー回路を構成する。従
って、ＯＰ２４により、ノードＢはノードＡと同じ電
圧、すなわち、バイアス電圧Ｖｂと同じ一定電圧となる
ように制御される。ノードＢには、合計電流Ｉｓｉｇが
カレントミラーされた電流が供給され、抵抗素子Ｒによ
りＩ／Ｖ変換され、図２のグラフに示すように、電流源
１３を備えている場合、アナログ信号Ｖｏｕｔ＝Ｒ・
（Ｉｓｉｇ＋Ｉｂ）＋Ｖｂとして出力される。
【００３０】すなわち、図示例のＩ／Ｖ変換回路１０で
は、抵抗素子２０により、アナログ信号Ｖｏｕｔの電圧
レベルは、バイアス電圧Ｖｂの電圧にクランプされる。
従って、ＤＡＣのアナログ信号Ｖｏｕｔを利用する後段
回路の入出力特性に応じてバイアス電圧Ｖｂを適宜設定
することにより、アナログ信号Ｖｏｕｔの出力レベルを
変換することができ、後段回路へのアナログ信号Ｖｏｕ
ｔの伝達を容易にすることができる。
は、抵抗素子２０により、アナログ信号Ｖｏｕｔの電圧
レベルは、バイアス電圧Ｖｂの電圧にクランプされる。
従って、ＤＡＣのアナログ信号Ｖｏｕｔを利用する後段
回路の入出力特性に応じてバイアス電圧Ｖｂを適宜設定
することにより、アナログ信号Ｖｏｕｔの出力レベルを
変換することができ、後段回路へのアナログ信号Ｖｏｕ
ｔの伝達を容易にすることができる。
【００３１】なお、バイアス電圧Ｖｂの設定手段を備
え、後段回路の入出力特性に応じてバイアス電圧Ｖｂを
可変に設定可能とするのが好ましい。また、図１では、
図面の煩雑さを避けるために省略したが、電流源１２か
ら供給される合計電流Ｉｓｉｇ＝０Ａの場合、アナログ
信号Ｖｏｕｔ＝Ｖｂとなるように制御する必要がある。
このような制御に係る回路は何ら限定されず、どのよう
な回路を用いて実現してもよい。
え、後段回路の入出力特性に応じてバイアス電圧Ｖｂを
可変に設定可能とするのが好ましい。また、図１では、
図面の煩雑さを避けるために省略したが、電流源１２か
ら供給される合計電流Ｉｓｉｇ＝０Ａの場合、アナログ
信号Ｖｏｕｔ＝Ｖｂとなるように制御する必要がある。
このような制御に係る回路は何ら限定されず、どのよう
な回路を用いて実現してもよい。
【００３２】また、図１に示す実施例では、カレントミ
ラー回路としてＮＭＯＳ１４，２２を、また、第１およ
び第２の制御回路としてＯＰ１６，２４さらにＰＭＯＳ
１８をそれぞれ用いて、本発明のＩ／Ｖ変換回路１０を
実現する具体例を挙げて説明している。しかし、本発明
はこれに限定されず、同じ機能を実現する他の手段を用
いて本発明のＩ／Ｖ変換回路を実現してもよい。
ラー回路としてＮＭＯＳ１４，２２を、また、第１およ
び第２の制御回路としてＯＰ１６，２４さらにＰＭＯＳ
１８をそれぞれ用いて、本発明のＩ／Ｖ変換回路１０を
実現する具体例を挙げて説明している。しかし、本発明
はこれに限定されず、同じ機能を実現する他の手段を用
いて本発明のＩ／Ｖ変換回路を実現してもよい。
【００３３】また、本発明のＤＡＣは、電流発生回路の
出力段に、図１に示す本発明のＩ／Ｖ変換回路を用いた
ものである。例えば、本発明のＤＡＣは、図３に示す電
流セル型ＤＡＣにおいて、抵抗素子４４の代わりに、図
１に示す本発明のＩ／Ｖ変換回路１０を適用したもので
ある。電流発生回路は、アナログ信号に変換すべきデジ
タル信号に対応した合計電流を発生するものであれば何
ら制限はなく、従来公知のものがいずれも利用可能であ
る。
出力段に、図１に示す本発明のＩ／Ｖ変換回路を用いた
ものである。例えば、本発明のＤＡＣは、図３に示す電
流セル型ＤＡＣにおいて、抵抗素子４４の代わりに、図
１に示す本発明のＩ／Ｖ変換回路１０を適用したもので
ある。電流発生回路は、アナログ信号に変換すべきデジ
タル信号に対応した合計電流を発生するものであれば何
ら制限はなく、従来公知のものがいずれも利用可能であ
る。
【００３４】本発明は、基本的に以上のようなものであ
る。以上、本発明のＩ／Ｖ変換回路およびこれを用いた
ＤＡコンバータについて詳細に説明したが、本発明は上
記実施例に限定されず、本発明の主旨を逸脱しない範囲
において、種々の改良や変更をしてもよいのはもちろん
である。
る。以上、本発明のＩ／Ｖ変換回路およびこれを用いた
ＤＡコンバータについて詳細に説明したが、本発明は上
記実施例に限定されず、本発明の主旨を逸脱しない範囲
において、種々の改良や変更をしてもよいのはもちろん
である。
【００３５】
【発明の効果】以上詳細に説明した様に、本発明は、第
１の制御回路により、第１ノードの電圧がバイアス電圧
と同じ電圧となるように、カレントミラー回路の第１素
子および第２素子を制御し、第２の制御回路により、第
２ノードの電圧が第１ノードの電圧と同じ電圧となるよ
うに第３素子を制御して、第１素子から第２素子へカレ
ントミラーされた電流を第４素子により電圧に変換する
ように構成したものである。これにより、本発明によれ
ば、第１ノードの電圧、例えばＤＡＣの電流源となるＭ
ＯＳトランジスタのソース・ドレイン間の電圧が一定電
圧に固定されるため、ＤＡＣのリニアリティ不良を解消
することができる。また、これに加えて、本発明によれ
ば、バイアス電圧の設定を適宜変更し、ＤＡＣのアナロ
グ信号を利用する後段回路の入出力特性に応じて、アナ
ログ信号の出力レベルを変換することにより、後段回路
へのアナログ信号の伝達を容易にすることができる。
１の制御回路により、第１ノードの電圧がバイアス電圧
と同じ電圧となるように、カレントミラー回路の第１素
子および第２素子を制御し、第２の制御回路により、第
２ノードの電圧が第１ノードの電圧と同じ電圧となるよ
うに第３素子を制御して、第１素子から第２素子へカレ
ントミラーされた電流を第４素子により電圧に変換する
ように構成したものである。これにより、本発明によれ
ば、第１ノードの電圧、例えばＤＡＣの電流源となるＭ
ＯＳトランジスタのソース・ドレイン間の電圧が一定電
圧に固定されるため、ＤＡＣのリニアリティ不良を解消
することができる。また、これに加えて、本発明によれ
ば、バイアス電圧の設定を適宜変更し、ＤＡＣのアナロ
グ信号を利用する後段回路の入出力特性に応じて、アナ
ログ信号の出力レベルを変換することにより、後段回路
へのアナログ信号の伝達を容易にすることができる。
【図１】 本発明のＩ／Ｖ変換回路の一実施例の構成回
路図である。
路図である。
【図２】 図１に示すＩ／Ｖ変換回路の動作を表す一実
施例のタイミングチャートである。
施例のタイミングチャートである。
【図３】 電流セル型ＤＡコンバータの一例の構成回路
図である。
図である。
【図４】 図３に示す電流セル型ＤＡコンバータの動作
を表す一例のタイミングチャートである。
を表す一例のタイミングチャートである。
【図５】 電流源のＩ−Ｖｄｓ特性を表す一例のグラフ
である。
である。
【図６】 ＤＡコンバータの出力と次段回路の入力との
間の関係を表す一例のグラフである。
間の関係を表す一例のグラフである。
【図７】 （ａ）、（ｂ）および（ｃ）は、いずれもレ
ベルシフト回路の一例の構成回路図である。
ベルシフト回路の一例の構成回路図である。
１０ Ｉ／Ｖ変換回路 １４，２２ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ） １６，２４，６８ オペアンプ（ＯＰ） １８，５２，５４ Ｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ） ２０，４４，６２，７０ 抵抗素子 ３０ 電流セル型ＤＡコンバータ（ＤＡＣ） １２，１３，３２，３４，３６，５８，６０，６６ 電
流源 ３８，４０，４２ 切換スイッチ ５０，５６，６４ レベルシフト回路
Ｓ） ２０，４４，６２，７０ 抵抗素子 ３０ 電流セル型ＤＡコンバータ（ＤＡＣ） １２，１３，３２，３４，３６，５８，６０，６６ 電
流源 ３８，４０，４２ 切換スイッチ ５０，５６，６４ レベルシフト回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼田 昌利 東京都千代田区内幸町２丁目２番３号 川 崎製鉄株式会社東京本社内 Ｆターム(参考） 5J022 AB06 BA04 CF02 CF04 CF05 CF07
Claims (5)
- 【請求項１】第１ノードとグランドとの間に接続された
第１素子および第２ノードとグランドとの間に接続され
た第２素子を有するカレントミラー回路と、 前記第１ノードの電圧がバイアス電圧と略等しい電圧と
なるように、前記カレントミラー回路の第１素子を制御
し、前記第１ノードに供給される電流を前記第２ノード
にカレントミラーする前記カレントミラー回路の第２素
子を制御する第１の制御回路と、 前記第２ノードの電圧を調整する第３素子と、 前記第２ノードの電圧が前記第１ノードの電圧と略等し
い電圧となるように、前記第３素子を制御する第２の制
御回路と、 前記第２ノードに供給される電流を電圧に変換する第４
素子とを備えていることを特徴とするＩ／Ｖ変換回路。 - 【請求項２】前記カレントミラー回路の第１素子および
第２素子はＮ型ＭＯＳトランジスタ、前記第３素子はＰ
型ＭＯＳトランジスタ、前記第４素子は抵抗素子であ
り、 前記第１の制御回路および前記第２の制御回路は、いず
れもオペアンプであることを特徴とする請求項１に記載
のＩ／Ｖ変換回路。 - 【請求項３】請求項１または２に記載のＩ／Ｖ変換回路
であって、さらに、前記バイアス電圧の値を変更する手
段を備えていることを特徴とするＩ／Ｖ変換回路。 - 【請求項４】アナログ信号に変換すべきデジタル信号に
対応した合計電流を発生する電流発生回路と、この電流
発生回路から前記第１ノードに電流が供給される請求項
１〜３のいずれかに記載のＩ／Ｖ変換回路とを備えてい
ることを特徴とするＤＡコンバータ。 - 【請求項５】請求項４に記載のＤＡコンバータであっ
て、さらに、前記電流発生回路から前記第１ノードに供
給される電流を調整可能なバイアス電流供給手段を備え
ていることを特徴とするＤＡコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308882A JP3408788B2 (ja) | 2000-10-10 | 2000-10-10 | Ｉ／ｖ変換回路およびｄａコンバータ |
| US09/971,596 US6522175B2 (en) | 2000-10-10 | 2001-10-09 | Current/voltage converter and D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308882A JP3408788B2 (ja) | 2000-10-10 | 2000-10-10 | Ｉ／ｖ変換回路およびｄａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118468A true JP2002118468A (ja) | 2002-04-19 |
| JP3408788B2 JP3408788B2 (ja) | 2003-05-19 |
Family
ID=18789131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000308882A Expired - Fee Related JP3408788B2 (ja) | 2000-10-10 | 2000-10-10 | Ｉ／ｖ変換回路およびｄａコンバータ |
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|---|---|
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| JP (1) | JP3408788B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917322B2 (en) | 2003-03-28 | 2005-07-12 | Kawasaki Microelectronics, Inc. | I/V converter circuit and D/A converter |
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| KR100919087B1 (ko) * | 2001-10-19 | 2009-09-28 | 가부시키가이샤 어드밴티스트 | 위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍발생기, 반도체 시험 장치 및 반도체 집적 회로 |
| JP4107847B2 (ja) * | 2002-02-01 | 2008-06-25 | 富士通株式会社 | タイミング信号発生回路および受信回路 |
| US6836170B2 (en) * | 2003-04-17 | 2004-12-28 | Kabushiki Kaisha Toshiba | Impedance trimming circuit |
| KR100564630B1 (ko) * | 2004-08-06 | 2006-03-29 | 삼성전자주식회사 | 디지털 입력 신호의 변화에 무관하게 고정적인 오프셋을가지는 아날로그 신호를 출력하는 ｄ／ａ 컨버터 |
| US7426684B2 (en) * | 2005-04-29 | 2008-09-16 | Hewlett-Packard Development Company, L.P. | Lost-cycle measurement using cycle counter |
| JP2007027895A (ja) * | 2005-07-12 | 2007-02-01 | Rohm Co Ltd | 電流電圧変換回路、それを用いた消費電力検出回路および電子機器 |
| JP5135199B2 (ja) * | 2008-12-22 | 2013-01-30 | パナソニック株式会社 | 電流検出回路およびそれを用いた電圧コンバータ |
| US8624659B2 (en) * | 2010-12-20 | 2014-01-07 | Rf Micro Devices, Inc. | Analog divider |
| CN103138704B (zh) * | 2011-12-01 | 2016-06-15 | 意法半导体研发(深圳)有限公司 | 适合于大尺度信号应用的电压控制可变电阻器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646709B2 (ja) * | 1985-02-28 | 1994-06-15 | キヤノン株式会社 | デジタル・アナログ変換器 |
| US5694033A (en) * | 1996-09-06 | 1997-12-02 | Lsi Logic Corporation | Low voltage current reference circuit with active feedback for PLL |
| JP3497708B2 (ja) * | 1997-10-09 | 2004-02-16 | 株式会社東芝 | 半導体集積回路 |
| US6369618B1 (en) * | 1999-02-12 | 2002-04-09 | Texas Instruments Incorporated | Temperature and process independent exponential voltage-to-current converter circuit |
-
2000
- 2000-10-10 JP JP2000308882A patent/JP3408788B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-09 US US09/971,596 patent/US6522175B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917322B2 (en) | 2003-03-28 | 2005-07-12 | Kawasaki Microelectronics, Inc. | I/V converter circuit and D/A converter |
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| Publication number | Publication date |
|---|---|
| JP3408788B2 (ja) | 2003-05-19 |
| US6522175B2 (en) | 2003-02-18 |
| US20020053929A1 (en) | 2002-05-09 |
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