JP5135199B2 - 電流検出回路およびそれを用いた電圧コンバータ - Google Patents

Description

本発明は、電流検出回路およびそれを用いた電圧コンバータに関し、さらに詳しくは、携帯機器で用いられ、半導体集積回路で構成された電源回路の出力電流を検出する回路に関する。

近年、各種電子機器に使用され、負荷へ安定な直流電力を供給する電源回路では、主にその出力電流を検出する電流検出回路が設けられている。

例えば、特許文献１では図４に示すような電流検出回路が開示されている。図４では、入力端子Ｉｎｐから、Ｎチャンネルの主トランジスタ１ｐおよび出力端子Ｏｕｔｐを介して、出力電流Ｉｏｐが負荷２ｐへ供給され、出力電流Ｉｏｐに比例した電流が制御回路８ｐへ流される。補助トランジスタ３ｐは、主トランジスタ１ｐと同じＮチャンネルＭＯＳトランジスタである。補助トランジスタ３ｐのドレイン端子は主トランジスタ１ｐと同じく入力端子Ｉｎｐに接続され、ゲート端子も主トランジスタ１ｐと同じく端子Ｖｇｐに接続されている。調整回路４ｐは、増幅器４０ｐおよびＰチャンネルＭＯＳトランジスタ４１ｐから構成される。増幅器４０ｐの非反転入力端子は主トランジスタ１ｐのソース端子に接続され、反転入力端子は補助トランジスタ３ｐのソース端子に接続される。増幅器４０ｐの出力は、トランジスタ４１ｐのゲート端子へ接続される。トランジスタ４１ｐのソースは補助トランジスタ３ｐのソースに接続され、ドレインは制御回路８ｐへ検出電流Ｉｓｐを流す。

以上の構成によって、主トランジスタ１ｐは、端子Ｖｇｐへの印加電圧に基づき、入力端子Ｉｎｐから出力端子Ｏｕｔｐを介して負荷２ｐへ出力電流Ｉｏｐを供給する。同時に、補助トランジスタ３ｐも、同じ端子Ｖｇｐへの印加電圧に基づき、トランジスタ４１ｐを介して制御回路８ｐへ検出電流Ｉｓｐを流す。この時、増幅器４０ｐは、主トランジスタ１ｐのソース電位と、補助トランジスタ３ｐのソース電位が等しくなるように、トランジスタ４１ｐのゲート端子を制御し、トランジスタ４１ｐのインピーダンスを調整するフィードバック動作を行う。このフィードバック動作によって、主トランジスタ１ｐおよび補助トランジスタ３ｐの各端子電位は、互いに等しくなる。補助トランジスタ３ｐおよび主トランジスタ１ｐの各ドレイン・ソース間抵抗（オン抵抗）の比は、各トランジスタのサイズの比に精度よく反比例する。補助トランジスタ３ｐおよび主トランジスタ１ｐに流れる各電流の比は、各トランジスタのサイズの比に比例する。すなわち、主トランジスタ１ｐのサイズが補助トランジスタ３ｐのＮ倍である場合、制御回路８に流れる検出電流Ｉｓｐは出力電流Ｉｏｐの１／Ｎ倍（Ｉｓｐ＝Ｉｏｐ／Ｎ）となる。
米国特許第４,８８５,４７７号明細書

しかしながら、上述した従来例では、出力端子Ｏｕｔｐの電圧が低下した場合、増幅器４０ｐの反転入力端子の電位も低下するようにフィードバック動作が生じる。出力端子Ｏｕｔｐの電圧は、出力端子Ｏｕｔｐの出力電流Ｉｏｐが過大となったり、出力端子Ｏｕｔｐがグランドに短絡されたりすることにより、低下する。その結果、トランジスタ４１ｐのソース電位が下がり、トランジスタ４１ｐのドレイン・ソース間の動作電圧を確保することが困難となる。それゆえに、制御回路８ｐに流す検出電流Ｉｓｐは、出力電流Ｉｏｐを正しく検出できないという課題があった。

本発明は、上述した従来の課題を解決するもので、出力端子の電圧が低下しても正確に出力電流を検出し、制御回路に検出電流を供給する電流検出回路およびそれを用いた電圧コンバータを提供することを目的とする。

上述した目的を達成するため、本発明に係る電流検出回路は、電源回路から受ける出力電流を、オンされることにより、負荷とやり取りすることが可能な主スイッチ回路と、前記主スイッチ回路の一端および第１端子に接続され、オンされることにより、前記出力電流よりも小さく、かつ前記出力電流に大略比例する第１副検出電流を生成する第１補助スイッチ回路と、前記主スイッチ回路の他端および第２端子に接続され、オンされることにより、前記出力電流よりも小さく、かつ前記出力電流に大略比例する第２副検出電流を生成する第２補助スイッチ回路と、電流調整検出回路と、を有し、前記電流調整検出回路は、第１調整回路、第２調整回路、および検出電流生成回路を含み、前記第１調整回路は、前記他端と、前記第１端子とが等電位になるように、前記第１副検出電流を調整し、調整された前記第１副検出電流を、前記第１補助スイッチ回路から受ける方向に流し、前記第２調整回路は、前記一端と前記第２端子とが等電位になるように、前記第２副検出電流を調整し、調整された前記第２副検出電流を、前記第２補助スイッチ回路へ出力する方向に流し、前記検出電流生成回路は、調整された前記第１副検出電流および調整された前記第２副検出電流に基づいて、前記出力電流よりも小さく、かつ前記出力電流に大略比例する検出電流を生成する。

本発明に係る電圧コンバータは、直流電源から供給される直流電源電圧を昇圧または降圧し、出力電流を生成することが可能な電圧変換回路と、上記に記載の電流検出回路と、を有し、前記電圧変換回路は、前記電源回路に含まれる。

本発明の電流検出回路によれば、第１調整回路は第１副検出電流を第１補助スイッチ回路から受ける方向に流すように構成され、第２調整回路は第２副検出電流を第２補助スイッチ回路へ出力する方向に流すように構成される。第１副検出電流および第２副検出電流のそれぞれは、電源電位から接地電位へまたは接地電位から電源電位へ、一方向に流れる。また、主スイッチ回路、第１補助スイッチ回路、および第２補助スイッチ回路における各電源側端子の電位は互いに大略等電位となり、各接地側端子の電位は互いに大略等電位となる。したがって、第１調整回路および第２調整回路の各電位は、主スイッチ回路の両端電位を境として、電源電位側と接地電位側のうち、互いに異なる電位側に分かれて構成されていることになる。これにより、負荷両端の電圧が低下し、主スイッチ回路の接地側端子の電位と接地電位との差が低下する状態であっても、第１調整回路または第２調整回路のいずれか一方は充分な動作電圧を確保することができるため、出力電流を正確に検出することが可能となる。

以下、本発明を実施するための最良の形態に関するいくつかの例について、図面を参照しながら説明する。図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。回路配線上の一点を参照するひとつの符号を用いて、電圧および電位の両方を表す場合がある。この場合、電圧はこの電位とたとえば接地電位との電位差を表す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベルまたはオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベルまたはスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらに、以下の実施の形態は、ハードウェアおよび／またはソフトウェアを用いて構成されるが、ハードウェアを用いる構成は、ソフトウェアを用いても構成可能であり、ソフトウェアを用いる構成は、ハードウェアを用いても構成可能である。

（第１の実施形態）
図１は、第１の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。図１において、電流検出回路は、主スイッチ回路１、補助スイッチ回路３、補助スイッチ回路５、調整回路４、調整回路６、検出電流生成回路９、および選択回路７を含む。電圧コンバータは、上述した電流検出回路、制御回路８、直流電源１０、電圧変換回路２、および負荷１１を含む。主スイッチ回路１および各補助スイッチ回路３、５は、ＮＭＯＳトランジスタである。調整回路４は、増幅器４０およびＰＭＯＳトランジスタ４１を含む。調整回路６は、増幅器６０、ＰＭＯＳトランジスタ６１を含む。検出電流生成回路９は、ＰＭＯＳトランジスタ９０およびＰＭＯＳトランジスタ９１を含む。選択回路７は、基準電圧源７０および比較器７１を含む。

調整回路４、６、および検出電流生成回路９は、電流調整検出回路を構成する。各ＰＭＯＳトランジスタ４１、６１は、調整器の一例である。ＰＭＯＳトランジスタ９０、９１は、カレントミラー回路を構成する。直流電源１０および電圧変換回路２は、電源回路を構成する。ＮＭＯＳトランジスタは、ＮチャンネルＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎチャンネル金属酸化膜半導体）トランジスタとも呼ばれる。ＰＭＯＳトランジスタは、ＰチャンネルＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐチャンネル金属酸化膜半導体）トランジスタとも呼ばれる。

電圧変換回路２の電源端子は、端子Ｐｃを介して直流電源１０の正極に接続され、直流電源１０Ａの負極は接地される。主スイッチ回路１のドレイン端子は、端子Ｐｎを介して電圧変換回路２の出力端子に接続され、主スイッチ回路１のソース端子は、出力端子Ｐｔを介して負荷１１の一端に接続され、負荷１１の他端は接地される。補助スイッチ回路３のドレイン端子は端子Ｐｎに接続され、補助スイッチ回路３のソース端子は、端子Ｐｑを介して調整回路４に接続される。補助スイッチ回路５のドレイン端子は、端子Ｐｒを介して調整回路６に接続され、補助スイッチ回路５のソース端子は出力端子Ｐｔに接続される。

調整回路４において、増幅器４０の非反転入力端子は出力端子Ｐｔに接続され、増幅器４０の反転入力端子は端子Ｐｑに接続され、増幅器４０の出力端子はＰＭＯＳトランジスタ４１のゲート端子に接続される。ＰＭＯＳトランジスタ４１のソース端子は端子Ｐｑに接続され、ＰＭＯＳトランジスタ４１のドレイン端子は調整回路４の端子となり、検出電流生成回路９に接続される。調整回路６において、増幅器６０の反転入力端子は端子Ｐｎに接続され、増幅器６０の非反転入力端子は端子Ｐｒに接続され、増幅器６０の出力端子はＰＭＯＳトランジスタ６１のゲート端子に接続される。ＰＭＯＳトランジスタ６１のドレイン端子は端子Ｐｒに接続され、ＰＭＯＳトランジスタ６１のソース端子は調整回路６の端子となり、検出電流生成回路９に接続される。

検出電流生成回路９において、カレントミラー回路に含まれるＰＭＯＳトランジスタ９０のドレイン端子は、ＰＭＯＳトランジスタ６１のソース端子に接続され、同じくカレントミラー回路に含まれるＰＭＯＳトランジスタ９１のドレイン端子は、ＰＭＯＳトランジスタ４１のドレイン端子に接続されるとともに、制御回路８に接続される。ＰＭＯＳトランジスタ９０、９１の各ソース端子は、端子Ｐｃに接続される。選択回路７において、比較器７１の非反転入力端子は出力端子Ｐｔに接続され、比較器７１の反転入力端子は基準電圧源７０の正極に接続され、基準電圧源７０の負極は接地される。比較器７１の出力端子は、増幅器４０のイネーブル（ｅｎａｂｌｅ）端子に接続されるとともに、増幅器６０のディセーブル（ｄｉｓｅｎａｂｌｅ）端子に接続される。

直流電源１０は、正の直流電源電圧Ｖｃを生成する。電圧変換回路２は、直流電源電圧Ｖｃを昇圧または降圧し、出力電圧Ｖｎおよび出力電流Ｉｎを生成する。主スイッチ回路１は、オンされることにより、出力電流Ｉｎに大略等しい出力電流Ｉｔを負荷１１へ流す。

補助スイッチ回路３は、オンされることにより、出力電流Ｉｎの一部を分流し、副検出電流Ｉｑを生成する。調整回路４は、出力端子Ｐｔにおける出力電位Ｖｔと、端子Ｐｑにおける電位Ｖｑとが等しくなるように、負帰還動作を用いて副検出電流Ｉｑを調整する。さらに詳しくは、増幅器４０は、出力電位Ｖｔと電位Ｖｑとの差に対して、線形的に変化する増幅信号Ｖ４０を生成する。ＰＭＯＳトランジスタ４１は、増幅信号Ｖ４０により制御され、出力電位Ｖｔと電位Ｖｑとの差が大略ゼロになるように、補助スイッチ回路３から流れ込む副検出電流Ｉｑを調整する。電位Ｖｑが出力電位Ｖｔよりも高い場合、増幅信号Ｖ４０の電位は低くなり、ＰＭＯＳトランジスタ４１は副検出電流Ｉｑを増加させ、結果として電位Ｖｑは下降する。電位Ｖｑが出力電位Ｖｔよりも低い場合、増幅信号Ｖ４０の電位は高くなり、ＰＭＯＳトランジスタ４１は副検出電流Ｉｑを減少させ、結果として電位Ｖｑは上昇する。

補助スイッチ回路５は、オンされることにより、出力電流Ｉｔの一部を分流し、副検出電流Ｉｒを生成する。調整回路６は、端子Ｐｎにおける電位Ｖｎと、端子Ｐｒにおける電位Ｖｒとが等しくなるように、負帰還動作を用いて副検出電流Ｉｒを調整する。さらに詳しくは、増幅器６０は、電位Ｖｎと電位Ｖｒとの差に対して、線形的に変化する増幅信号Ｖ６０を生成する。ＰＭＯＳトランジスタ６１は、増幅信号Ｖ６０により制御され、電位Ｖｎと電位Ｖｒとの差が大略ゼロになるように、補助スイッチ回路５へ流れ出る副検出電流Ｉｒを調整する。電位Ｖｒが電位Ｖｎよりも低い場合、増幅信号Ｖ６０の電位は低くなり、ＰＭＯＳトランジスタ６１は副検出電流Ｉｒを増加させ、結果として電位Ｖｒは上昇する。電位Ｖｒが電位Ｖｎよりも高い場合、増幅信号Ｖ６０の電位は高くなり、ＰＭＯＳトランジスタ６１は副検出電流Ｉｒを減少させ、結果として電位Ｖｒは下降する。

カレントミラー回路は、副検出電流Ｉｒに大略等しいカレントミラー電流Ｉｗを生成する。検出電流生成回路９は、カレントミラー電流Ｉｗと副検出電流Ｉｑとの和を表す検出電流Ｉｓを生成する。

制御回路８は、検出電流Ｉｓに基づいて、制御電圧Ｖ８を生成する。制御電圧Ｖ８に基づいて電圧変換回路２内のスイッチング用トランジスタがオン／オフされることにより、電圧変換回路２は直流電源電圧Ｖｃを昇圧または降圧し、出力電流Ｉｎを生成する。制御電圧Ｖ８は、制御されるスイッチング用トランジスタの数に応じて、複数系統であってもよい。さらに、制御回路８は、検出電流Ｉｓに基づいて制御電圧Ｖｇを生成し、制御端子Ｐｇを介して主スイッチ回路１および補助スイッチ回路３、５の各ゲート端子に制御電圧Ｖｇを印加する。主スイッチ回路１および各補助スイッチ回路３、５は、制御電圧Ｖｇに基づいて同時にオン／オフされる。主スイッチ回路１および各補助スイッチ回路３、５は、降圧時には常時オンされ、昇圧時には電圧変換回路２に含まれるインダクタの放電時にオンされる。

このように、検出電流Ｉｓに応じて出力電流Ｉｎが生成されることにより、たとえば検出電流Ｉｓが所定値を越えると、制御回路８は電圧変換回路２の動作を停止し、出力電流Ｉｎを低下させることができる。これにより、電圧コンバータの過電流保護を実現することができる。さらに、負荷８に高速なインピーダンス変動が生じる場合に、出力電流Ｉｎが所望の過渡応答で追従できるように、制御回路８は制御電圧Ｖ８を設定することができる。

各補助スイッチ回路３、５は、主スイッチ回路１と比較して、大略同等な半導体構造およびより小さい半導体サイズを有する。それゆえに各補助スイッチ回路３、５は、主スイッチ回路１と比較して、より大きいオン抵抗を有する。ここで、半導体構造には、回路の構成、レイアウト上の相対的ディメンジョン関係、半導体材料、および製造プロセスが含まれる。また、半導体サイズは、半導体上で回路が占めるサイズを表す。主スイッチ回路１および補助スイッチ回路３、５における各半導体サイズの比を、Ｓｎ：１：Ｓｍ（ここでＳｎは１およびＳｍよりも充分に大きい）とする。この場合、補助スイッチ回路３、５は、主スイッチ回路１と比較して、それぞれ１／Ｓｎ、Ｓｍ／Ｓｎ倍の大きさの半導体サイズを有し、それぞれＳｎ、Ｓｎ／Ｓｍ倍の大きさのオン抵抗を有する。

上述したように、調整回路６は、電位Ｖｎと電位Ｖｒとを大略等しくするから、主スイッチ回路１および補助スイッチ回路３、５における各ドレイン端子の電位は互いに大略等しくなる。また、調整回路４は、電位Ｖｔと電位Ｖｑとを大略等しくするから、主スイッチ回路１および補助スイッチ回路３、５における各ソース端子の電位は互いに大略等しくなる。さらに、主スイッチ回路１および補助スイッチ回路３、５における各ゲート端子の電位は、互いに等しい。

それゆえに、オン時に、補助スイッチ回路３、５のドレイン端子からソース端子へそれぞれ流れる副検出電流Ｉｑ、Ｉｒは、主スイッチ回路１のドレイン端子からソース端子へ流れる出力電流Ｉｔよりも小さく（それぞれ１／Ｓｎ、Ｓｍ／Ｓｎ倍）、かつ出力電流Ｉｔに大略比例する。その結果、検出電流Ｉｓは、出力電流Ｉｔよりも小さく、かつ出力電流Ｉｔに大略比例する。副検出電流Ｉｑと出力電流Ｉｔとの比は、補助スイッチ回路３の半導体サイズと主スイッチ回路１の半導体サイズとの比１：Ｓｎに一致し、補助スイッチ回路３のオン抵抗と主スイッチ回路１のオン抵抗との比の逆数になる。同様に、副検出電流Ｉｒと出力電流Ｉｔとの比は、補助スイッチ回路５の半導体サイズと主スイッチ回路１の半導体サイズとの比Ｓｍ：Ｓｎに一致し、補助スイッチ回路５のオン抵抗と主スイッチ回路１のオン抵抗との比の逆数になる。このように、電流検出回路は、出力電流Ｉｔに大略比例し、かつ出力電流Ｉｔに対して悪影響を及ぼさない程度に小さい副検出電流Ｉｑ、Ｉｒおよび検出電流Ｉｓを生成することができる。これにより、出力電流Ｉｔの正確な検出が可能になる。

選択回路７は、出力電圧Ｖｔが基準電圧源７０により生成される正の基準電圧Ｖ７０以上の場合、ハイレベルを表し、出力電圧Ｖｔが基準電圧Ｖ７０未満の場合、ローレベルを表す選択信号Ｖ７を生成する。電流調整検出回路は、選択信号Ｖ７がハイレベルの場合、副検出電流Ｉｑに基づいて検出電流Ｉｓを生成し、選択信号Ｖ７がローレベルの場合、副検出電流Ｉｒに基づいて検出電流Ｉｓを生成する。さらに詳しくは、選択回路７は、選択信号Ｖ７がハイレベルの場合、調整回路４のイネーブル端子をハイレベルにし、調整回路４を有効化する一方、調整回路６のディセーブル端子をハイレベルにし、調整回路６を無効化する。選択信号Ｖ７がローレベルの場合、調整回路４のイネーブル端子をローレベルにし、調整回路４を無効化する一方、調整回路６のディセーブル端子をローレベルにし、調整回路６を有効化する。調整回路４、６は、無効化されると、それぞれ副検出電流Ｉｑ、Ｉｒを大略ゼロにする。基準電圧Ｖ７０は、調整回路４が充分に動作可能な、出力電圧Ｖｔの範囲の下限値に設定される。

調整回路４は副検出電流Ｉｑを補助スイッチ回路３のソース端子から受ける方向に流すように構成され、調整回路６は副検出電流Ｉｒを補助スイッチ回路５のドレイン端子へ出力する方向に流すように構成される。各副検出電流Ｉｑ、Ｉｒは、正の電源電位Ｖｃから接地電位へ、一方向に流れる。また、互いに大略等しい、主スイッチ回路１、補助スイッチ回路３、５の各ソース電位は、互いに大略等しい、主スイッチ回路１、補助スイッチ回路３、５の各ドレイン電位よりも、主スイッチ回路１のオン電圧だけ低い。したがって、調整回路４の電位は、主スイッチ回路１のソース電位から接地電位までの電位範囲（すなわち、接地電位側の電位範囲）内に存在する。接地電位側の電位範囲には、負荷１１の電位が存在するため、負荷電位側の電位範囲とも呼ばれる。一方、調整回路６の電位は、電源電位Ｖｃから主スイッチ回路１のドレイン電位までの電位範囲（すなわち、電源電位Ｖｃ側の電位範囲）内に存在する。

出力電位Ｖｔが充分高い状態では、接地電位側の電位範囲は充分広いため、調整回路４が有効化されることにより、副検出電流Ｉｑが正確に生成される。一方、出力電位Ｖｔが低くなり、接地電位側の電位範囲が狭くなると、調整回路４は動作電圧を確保することができなくなるが、逆に電源電位Ｖｃ側の電位範囲は充分広くなるため、調整回路６は充分な動作電圧を確保することができるようになる。したがって、調整回路６が有効化されることにより、副検出電流Ｉｒが正確に生成される。

このように、第１の実施形態の電流検出回路およびそれを用いた電圧コンバータによれば、調整回路４の電位を接地電位側の電位範囲、および調整回路６の電位を電源電位Ｖｃ側の電位範囲に分けるように構成する。これにより、いずれか一方では正確に副検出電流を生成することができ、出力電流Ｉｔを正確に検出することが可能となる。

なお、主スイッチ回路１および各補助スイッチ回路３、５は、シリーズレギュレータのようにリニア動作する素子であっても、スイッチングレギュレータのようにスイッチング動作する素子であってもよい。また、主スイッチ回路１および各補助スイッチ回路３、５は、ＮＭＯＳトランジスタとしたが、ＰＭＯＳトランジスタであってもよい。さらに、各ＭＯＳトランジスタ４１、６１はＰＭＯＳトランジスタとしたが、ＮＭＯＳトランジスタであってもよい。この場合、増幅器４０、６０の各入力端子における正負の極性は、互いに逆にする必要がある。

（第２の実施形態）
第２の実施形態では、第１の実施形態と異なる点を中心に説明する。その他の構成、動作、および効果は、第１の実施形態と同等であるので、説明を省略する。

図２は、第２の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。図２において、電流検出回路は、主スイッチ回路１Ａ、補助スイッチ回路３Ａ、補助スイッチ回路５Ａ、調整回路４Ａ、調整回路６Ａ、検出電流生成回路９Ａ、および選択回路７Ａを含む。電圧コンバータは、上述した電流検出回路、制御回路８Ａ、直流電源１０Ａ、電圧変換回路２Ａ、および負荷１１Ａを含む。主スイッチ回路１Ａおよび各補助スイッチ回路３Ａ、５Ａは、ＰＭＯＳトランジスタである。調整回路４Ａは、増幅器４０ＡおよびＮＭＯＳトランジスタ４１Ａを含む。調整回路６Ａは、増幅器６０Ａ、ＮＭＯＳトランジスタ６１Ａを含む。検出電流生成回路９Ａは、ＮＭＯＳトランジスタ９０ＡおよびＮＭＯＳトランジスタ９１Ａを含む。選択回路７Ａは、基準電圧源７０Ａおよび比較器７１Ａを含む。

調整回路４Ａ、６Ａ、および検出電流生成回路９Ａは、電流調整検出回路を構成する。各ＮＭＯＳトランジスタ４１Ａ、６１Ａは、調整器の一例である。ＮＭＯＳトランジスタ９０Ａ、９１Ａは、カレントミラー回路を構成する。直流電源１０Ａおよび電圧変換回路２Ａは、電源回路を構成する。

電圧変換回路２Ａの電源端子は、端子ＰｃＡを介して直流電源１０Ａの負極に接続され、直流電源１０Ａの正極は接地される。主スイッチ回路１Ａのドレイン端子は、端子ＰｎＡを介して電圧変換回路２Ａの出力端子に接続され、主スイッチ回路１Ａのソース端子は、出力端子ＰｔＡを介して負荷１１Ａの一端に接続され、負荷１１Ａの他端は接地される。補助スイッチ回路３Ａのドレイン端子は端子ＰｎＡに接続され、補助スイッチ回路３Ａのソース端子は、端子ＰｑＡを介して調整回路４Ａに接続される。補助スイッチ回路５Ａのドレイン端子は、端子ＰｒＡを介して調整回路６Ａに接続され、補助スイッチ回路５Ａのソース端子は出力端子ＰｔＡに接続される。

調整回路４Ａにおいて、増幅器４０Ａの非反転入力端子は出力端子ＰｔＡに接続され、増幅器４０Ａの反転入力端子は端子ＰｑＡに接続され、増幅器４０Ａの出力端子はＮＭＯＳトランジスタ４１Ａのゲート端子に接続される。ＮＭＯＳトランジスタ４１Ａのソース端子は端子ＰｑＡに接続され、ＮＭＯＳトランジスタ４１Ａのドレイン端子は調整回路４Ａの端子となり、検出電流生成回路９Ａに接続される。調整回路６Ａにおいて、増幅器６０Ａの反転入力端子は端子ＰｎＡに接続され、増幅器６０Ａの非反転入力端子は端子ＰｒＡに接続され、増幅器６０Ａの出力端子はＮＭＯＳトランジスタ６１Ａのゲート端子に接続される。ＮＭＯＳトランジスタ６１Ａのドレイン端子は端子ＰｒＡに接続され、ＮＭＯＳトランジスタ６１Ａのソース端子は調整回路６Ａの端子となり、検出電流生成回路９Ａに接続される。

検出電流生成回路９Ａにおいて、カレントミラー回路に含まれるＮＭＯＳトランジスタ９０Ａのドレイン端子は、ＮＭＯＳトランジスタ６１Ａのソース端子に接続され、同じくカレントミラー回路に含まれるＮＭＯＳトランジスタ９１Ａのドレイン端子は、ＮＭＯＳトランジスタ４１Ａのドレイン端子に接続されるとともに、制御回路８Ａに接続される。ＮＭＯＳトランジスタ９０Ａ、９１Ａの各ソース端子は、端子ＰｃＡに接続される。選択回路７Ａにおいて、比較器７１Ａの非反転入力端子は出力端子ＰｔＡに接続され、比較器７１Ａの反転入力端子は基準電圧源７０Ａの負極に接続され、基準電圧源７０Ａの正極は接地される。比較器７１Ａの出力端子は、増幅器４０Ａのイネーブル端子に接続されるとともに、増幅器６０Ａのディセーブル端子に接続される。

直流電源１０Ａは、負の直流電源電圧ＶｃＡを生成する。電圧変換回路２Ａは、直流電源電圧ＶｃＡを昇圧または降圧し、出力電圧ＶｎＡおよび出力電流ＩｎＡを生成する。主スイッチ回路１Ａは、オンされることにより、出力電流ＩｎＡに大略等しい出力電流ＩｔＡを負荷１１Ａへ流す。

補助スイッチ回路３Ａは、オンされることにより、出力電流ＩｎＡの一部を分流し、副検出電流ＩｑＡを生成する。調整回路４Ａは、出力端子ＰｔＡにおける出力電位ＶｔＡと、端子ＰｑＡにおける電位ＶｑＡとが等しくなるように、負帰還動作を用いて副検出電流ＩｑＡを調整する。さらに詳しくは、増幅器４０Ａは、出力電位ＶｔＡと電位ＶｑＡとの差に対して、線形的に変化する増幅信号Ｖ４０Ａを生成する。ＮＭＯＳトランジスタ４１Ａは、増幅信号Ｖ４０Ａにより制御され、出力電位ＶｔＡと電位ＶｑＡとの差が大略ゼロになるように、補助スイッチ回路３Ａへ流れ出る副検出電流ＩｑＡを調整する。電位ＶｑＡが出力電位ＶｔＡよりも低い場合、増幅信号Ｖ４０Ａの電位は高くなり、ＮＭＯＳトランジスタ４１Ａは副検出電流ＩｑＡを増加させ、結果として電位ＶｑＡは上昇する。電位ＶｑＡが出力電位ＶｔＡよりも高い場合、増幅信号Ｖ４０Ａの電位は低くなり、ＮＭＯＳトランジスタ４１Ａは副検出電流ＩｑＡを減少させ、結果として電位ＶｑＡは下降する。

補助スイッチ回路５Ａは、オンされることにより、出力電流ＩｔＡの一部を分流し、副検出電流ＩｒＡを生成する。調整回路６Ａは、端子ＰｎＡにおける電位ＶｎＡと、端子ＰｒＡにおける電位ＶｒＡとが等しくなるように、負帰還動作を用いて副検出電流ＩｒＡを調整する。さらに詳しくは、増幅器６０Ａは、電位ＶｎＡと電位ＶｒＡとの差に対して、線形的に変化する増幅信号Ｖ６０Ａを生成する。ＮＭＯＳトランジスタ６１Ａは、増幅信号Ｖ６０Ａにより制御され、電位ＶｎＡと電位ＶｒＡとの差が大略ゼロになるように、補助スイッチ回路５Ａから流れ込む副検出電流ＩｒＡを調整する。電位ＶｒＡが電位ＶｎＡよりも高い場合、増幅信号Ｖ６０Ａの電位は高くなり、ＮＭＯＳトランジスタ６１Ａは副検出電流ＩｒＡを増加させ、結果として電位ＶｒＡは下降する。電位ＶｒＡが電位ＶｎＡよりも低い場合、増幅信号Ｖ６０Ａの電位は低くなり、ＮＭＯＳトランジスタ６１Ａは副検出電流ＩｒＡを減少させ、結果として電位ＶｒＡは上昇する。

カレントミラー回路は、副検出電流ＩｒＡに大略等しいカレントミラー電流ＩｗＡを生成する。検出電流生成回路９Ａは、カレントミラー電流ＩｗＡと副検出電流ＩｑＡとの和を表す検出電流ＩｓＡを生成する。

制御回路８Ａは、検出電流ＩｓＡに基づいて、制御電圧Ｖ８Ａを生成する。制御電圧Ｖ８Ａに基づいて電圧変換回路２Ａ内のスイッチング用トランジスタがオン／オフされることにより、電圧変換回路２Ａは直流電源電圧ＶｃＡを昇圧または降圧し、出力電流ＩｎＡを生成する。制御電圧Ｖ８Ａは、制御されるスイッチング用トランジスタの数に応じて、複数系統であってもよい。さらに、制御回路８Ａは、検出電流ＩｓＡに基づいて制御電圧ＶｇＡを生成し、制御端子ＰｇＡを介して主スイッチ回路１Ａおよび補助スイッチ回路３Ａ、５Ａの各ゲート端子に制御電圧ＶｇＡを印加する。主スイッチ回路１Ａおよび各補助スイッチ回路３Ａ、５Ａは、制御電圧ＶｇＡに基づいて同時にオン／オフされる。主スイッチ回路１Ａおよび各補助スイッチ回路３Ａ、５Ａは、降圧時には常時オンされ、昇圧時には電圧変換回路２Ａに含まれるインダクタの放電時にオンされる。

このように、検出電流ＩｓＡに応じて出力電流ＩｎＡが生成されることにより、たとえば検出電流ＩｓＡが所定値を越えると、制御回路８Ａは電圧変換回路２Ａの動作を停止し、出力電流ＩｎＡを低下させることができる。これにより、電圧コンバータの過電流保護を実現することができる。さらに、負荷８Ａに高速なインピーダンス変動が生じる場合に、出力電流ＩｎＡが所望の過渡応答で追従できるように、制御回路８Ａは制御電圧Ｖ８Ａを設定することができる。

各補助スイッチ回路３Ａ、５Ａは、主スイッチ回路１Ａと比較して、大略同等な半導体構造およびより小さい半導体サイズを有する。それゆえに各補助スイッチ回路３Ａ、５Ａは、主スイッチ回路１Ａと比較して、より大きいオン抵抗を有する。主スイッチ回路１Ａおよび補助スイッチ回路３Ａ、５Ａにおける各半導体サイズの比を、Ｓｎ：１：Ｓｍ（ここでＳｎは１およびＳｍよりも充分に大きい）とする。この場合、補助スイッチ回路３Ａ、５Ａは、主スイッチ回路１Ａと比較して、それぞれ１／Ｓｎ、Ｓｍ／Ｓｎ倍の大きさの半導体サイズを有し、それぞれＳｎ、Ｓｎ／Ｓｍ倍の大きさのオン抵抗を有する。

上述したように、調整回路６Ａは、電位ＶｎＡと電位ＶｒＡとを大略等しくするから、主スイッチ回路１Ａおよび補助スイッチ回路３Ａ、５Ａにおける各ドレイン端子の電位は互いに大略等しくなる。また、調整回路４Ａは、電位ＶｔＡと電位ＶｑＡとを大略等しくするから、主スイッチ回路１Ａおよび補助スイッチ回路３Ａ、５Ａにおける各ソース端子の電位は互いに大略等しくなる。さらに、主スイッチ回路１Ａおよび補助スイッチ回路３Ａ、５Ａにおける各ゲート端子の電位は、互いに等しい。

それゆえに、オン時に、補助スイッチ回路３Ａ、５Ａのソース端子からドレイン端子へそれぞれ流れる副検出電流ＩｑＡ、ＩｒＡは、主スイッチ回路１Ａのソース端子からドレイン端子へ流れる出力電流ＩｔＡよりも小さく（それぞれ１／Ｓｎ、Ｓｍ／Ｓｎ倍）、かつ出力電流ＩｔＡに大略比例する。その結果、検出電流ＩｓＡは、出力電流ＩｔＡよりも小さく、かつ出力電流ＩｔＡに大略比例する。副検出電流ＩｑＡと出力電流ＩｔＡとの比は、補助スイッチ回路３Ａの半導体サイズと主スイッチ回路１Ａの半導体サイズとの比１：Ｓｎに一致し、補助スイッチ回路３Ａのオン抵抗と主スイッチ回路１Ａのオン抵抗との比の逆数になる。同様に、副検出電流ＩｒＡと出力電流ＩｔＡとの比は、補助スイッチ回路５Ａの半導体サイズと主スイッチ回路１Ａの半導体サイズとの比Ｓｍ：Ｓｎに一致し、補助スイッチ回路５Ａのオン抵抗と主スイッチ回路１Ａのオン抵抗との比の逆数になる。このように、電流検出回路は、出力電流ＩｔＡに大略比例し、かつ出力電流ＩｔＡに対して悪影響を及ぼさない程度に小さい副検出電流ＩｑＡ、ＩｒＡおよび検出電流ＩｓＡを生成することができる。これにより、出力電流ＩｔＡの正確な検出が可能になる。

選択回路７Ａは、出力電圧ＶｔＡが基準電圧源７０Ａにより生成される負の基準電圧Ｖ７０Ａ以上の場合、ハイレベルを表し、出力電圧ＶｔＡが基準電圧Ｖ７０Ａ未満の場合、ローレベルを表す選択信号Ｖ７Ａを生成する。電流調整検出回路は、選択信号Ｖ７Ａがハイレベルの場合、副検出電流ＩｒＡに基づいて検出電流ＩｓＡを生成し、選択信号Ｖ７Ａがローレベルの場合、副検出電流ＩｑＡに基づいて検出電流ＩｓＡを生成する。さらに詳しくは、選択回路７Ａは、選択信号Ｖ７Ａがハイレベルの場合、調整回路６Ａのイネーブル端子をハイレベルにし、調整回路６Ａを有効化する一方、調整回路４Ａのディセーブル端子をハイレベルにし、調整回路４Ａを無効化する。選択信号Ｖ７Ａがローレベルの場合、調整回路６Ａのイネーブル端子をローレベルにし、調整回路６Ａを無効化する一方、調整回路４Ａのディセーブル端子をローレベルにし、調整回路４Ａを有効化する。調整回路４Ａ、６Ａは、無効化されると、それぞれ副検出電流ＩｑＡ、ＩｒＡを大略ゼロにする。基準電圧Ｖ７０Ａは、調整回路４Ａが充分に動作可能な、出力電圧ＶｔＡの範囲の上限値に設定される。

調整回路６Ａは副検出電流ＩｒＡを補助スイッチ回路５Ａのドレイン端子から受ける方向に流すように構成され、調整回路４Ａは副検出電流ＩｑＡを補助スイッチ回路３Ａのソース端子へ出力する方向に流すように構成される。各副検出電流ＩｑＡ、ＩｒＡは、接地電位から負の電源電位ＶｃＡへ、一方向に流れる。また、互いに大略等しい、主スイッチ回路１Ａ、補助スイッチ回路３Ａ、５Ａの各ドレイン電位は、互いに大略等しい、主スイッチ回路１Ａ、補助スイッチ回路３Ａ、５Ａの各ソース電位よりも、主スイッチ回路１Ａのオン電圧だけ低い。したがって、調整回路６Ａの電位は、主スイッチ回路１Ａのドレイン電位から電源電位ＶｃＡまでの電位範囲（すなわち、電源電位ＶｃＡ側の電位範囲）内に存在する。一方、調整回路４Ａの電位は、接地電位から主スイッチ回路１Ａのソース電位までの電位範囲（すなわち、接地電位側の電位範囲）内に存在する。接地電位側の電位範囲には、負荷１１Ａの電位が存在するため、負荷電位側の電位範囲とも呼ばれる。

出力電位ＶｔＡが充分低い状態では、接地電位側の電位範囲は充分広いため、調整回路４Ａが有効化されることにより、副検出電流ＩｑＡが正確に生成される。一方、出力電位ＶｔＡが高くなり、接地電位側の電位範囲が狭くなると、調整回路４Ａは動作電圧を確保することができなくなるが、逆に電源電位ＶｃＡ側の電位範囲は充分広くなるため、調整回路６Ａは充分な動作電圧を確保することができるようになる。したがって、調整回路６Ａが有効化されることにより、副検出電流ＩｒＡが正確に生成される。

このように、第２の実施形態の電流検出回路およびそれを用いた電圧コンバータによれば、調整回路４Ａの電位を接地電位側の電位範囲、および調整回路６Ａの電位を電源電位ＶｃＡ側の電位範囲に分けるように構成する。これにより、いずれか一方では正確に副検出電流を生成することができ、出力電流ＩｔＡを正確に検出することが可能となる。

なお、主スイッチ回路１Ａおよび各補助スイッチ回路３Ａ、５Ａは、シリーズレギュレータのようにリニア動作する素子であっても、スイッチングレギュレータのようにスイッチング動作する素子であってもよい。また、主スイッチ回路１Ａおよび各補助スイッチ回路３Ａ、５Ａは、ＰＭＯＳトランジスタとしたが、ＮＭＯＳトランジスタであってもよい。さらに、各ＭＯＳトランジスタ４１Ａ、６１ＡはＮＭＯＳトランジスタとしたが、ＰＭＯＳトランジスタであってもよい。この場合、増幅器４０Ａ、６０Ａの各入力端子における正負の極性は、互いに逆にする必要がある。

（第３の実施形態）
第３の実施形態では、第１および第２の実施形態と異なる点を中心に説明する。その他の構成、動作、および効果は、第１および第２の実施形態と同等であるので、説明を省略する。

図３は、第３の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。図３において、電流検出回路は、主スイッチ回路１Ｂ、補助スイッチ回路３Ｂ、補助スイッチ回路５Ｂ、調整回路４ＢＰ、調整回路４ＢＮ、調整回路６Ｂ、検出電流生成回路９Ｂ、および選択回路７Ｂを含む。電圧コンバータは、上述した電流検出回路、制御回路８Ｂ、直流電源１０Ｂ、電圧変換回路２Ｂ、および負荷１１Ｂを含む。

主スイッチ回路１Ｂおよび各補助スイッチ回路３Ｂ、５Ｂは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの並列回路である。調整回路４ＢＰは、増幅器４０ＢＰおよびＮＭＯＳトランジスタ４１ＢＰを含む。調整回路４ＢＮは、増幅器４０ＢＮおよびＮＭＯＳトランジスタ４１ＢＮを含む。調整回路６Ｂは、反転増幅器６０Ｂ、ＮＭＯＳトランジスタ６１Ｂを含む。検出電流生成回路９Ｂは、ＰＭＯＳトランジスタ９０Ｂ、ＰＭＯＳトランジスタ９１Ｂ、ＮＭＯＳトランジスタ９２Ｂ、およびＮＭＯＳトランジスタ９３Ｂを含む。選択回路７Ｂは、基準電圧源７０Ｂおよび比較器７１Ｂを含む。
電圧変換回路２Ｂは、ＰＭＯＳトランジスタ２０、ＮＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、およびインダクタＬ１を含む。負荷１１Ｂは、コンデンサＣ１を含む。

調整回路４ＢＰ、４ＢＮ、６Ｂ、および検出電流生成回路９Ｂは、電流調整検出回路を構成する。各ＮＭＯＳトランジスタ４１ＢＰ、４１ＢＮ、６１Ｂは、調整器の一例である。ＰＭＯＳトランジスタ９０Ｂ、９１Ｂは、カレントミラー回路を構成する。直流電源１０Ｂおよび電圧変換回路２Ｂは、電源回路を構成する。

電圧変換回路２Ｂの電源端子は、端子ＰｃＢを介して直流電源１０Ｂの正極に接続され、直流電源１０Ｂの負極は接地される。電圧変換回路２Ｂにおいて、ＰＭＯＳトランジスタ２０のソース端子は電圧変換回路２Ｂの電源端子に接続される。ＰＭＯＳトランジスタ２０のドレイン端子は、インダクタＬ１の一端およびＮＭＯＳトランジスタ２１のドレイン端子に接続され、ＮＭＯＳトランジスタ２１のソース端子は接地される。インダクタＬ１の他端は電圧変換回路２Ｂの出力端子およびＮＭＯＳトランジスタ２２のドレイン端子に接続され、ＮＭＯＳトランジスタ２２のソース端子は接地される。

主スイッチ回路１Ｂは、端子Ｐ１ｎＢと端子Ｐ１ｔＢとの間に挿入される。端子Ｐ１ｎＢはＰＭＯＳトランジスタのドレイン端子およびＮＭＯＳトランジスタのソース端子に接続され、端子Ｐ１ｔＢはＰＭＯＳトランジスタのソース端子およびＮＭＯＳトランジスタのドレイン端子に接続される。端子Ｐ１ｎＢは、端子ＰｎＢを介して電圧変換回路２Ｂの出力端子に接続され、端子Ｐ１ｔＢは、出力端子ＰｔＢを介して負荷１１Ｂ（すなわち、コンデンサＣ１）の一端に接続され、負荷１１Ｂ（すなわち、コンデンサＣ１）の他端は接地される。

補助スイッチ回路３Ｂは、端子Ｐ３ｎＢと端子Ｐ３ｑＢとの間に挿入される。端子Ｐ３ｎＢはＰＭＯＳトランジスタのソース端子およびＮＭＯＳトランジスタのドレイン端子に接続され、端子Ｐ３ｑＢはＰＭＯＳトランジスタのドレイン端子およびＮＭＯＳトランジスタのソース端子に接続される。端子Ｐ３ｑＢは端子ＰｑＢを介して調整回路４ＢＰに接続され、端子Ｐ３ｎＢは端子ＰｎＢに接続される。補助スイッチ回路５Ｂは、端子Ｐ５ｒＢと端子Ｐ５ｔＢとの間に挿入される。端子Ｐ５ｒＢはＰＭＯＳトランジスタのドレイン端子およびＮＭＯＳトランジスタのソース端子に接続され、端子Ｐ５ｔＢはＰＭＯＳトランジスタのソース端子およびＮＭＯＳトランジスタのドレイン端子に接続される。端子Ｐ５ｒＢは端子ＰｒＢを介して各調整回路４ＢＮ、６Ｂに接続され、端子Ｐ５ｔＢは出力端子ＰｔＢに接続される。

調整回路４ＢＰにおいて、増幅器４０ＢＰの反転入力端子は出力端子ＰｔＢに接続され、増幅器４０ＢＰの非反転入力端子は端子ＰｑＢに接続され、増幅器４０ＢＰの出力端子はＮＭＯＳトランジスタ４１ＢＰのゲート端子に接続される。ＮＭＯＳトランジスタ４１ＢＰのドレイン端子は端子ＰｑＢに接続され、ＮＭＯＳトランジスタ４１ＢＰのソース端子は接地される。調整回路４ＢＮにおいて、増幅器４０ＢＮの反転入力端子は出力端子ＰｎＢに接続され、増幅器４０ＢＮの非反転入力端子は端子ＰｒＢに接続され、増幅器４０ＢＮの出力端子はＮＭＯＳトランジスタ４１ＢＮのゲート端子に接続される。ＮＭＯＳトランジスタ４１ＢＮのドレイン端子は端子ＰｒＢに接続され、ＮＭＯＳトランジスタ４１ＢＮのソース端子は接地される。

調整回路６Ｂにおいて、反転増幅器６０Ｂの反転入力端子は端子ＰｎＢに接続され、反転増幅器６０Ｂの非反転入力端子は端子ＰｒＢに接続され、反転増幅器６０Ｂの出力端子はＮＭＯＳトランジスタ６１Ｂのゲート端子に接続される。ＮＭＯＳトランジスタ６１Ｂのソース端子は端子ＰｒＢに接続され、ＮＭＯＳトランジスタ６１Ｂのドレイン端子は調整回路６Ｂの端子となり、検出電流生成回路９Ｂに接続される。

検出電流生成回路９Ｂにおいて、カレントミラー回路に含まれるＰＭＯＳトランジスタ９０Ｂのドレイン端子は、ＮＭＯＳトランジスタ６１Ｂのドレイン端子およびＮＭＯＳトランジスタ９２Ｂのドレイン端子に接続される。同じくカレントミラー回路に含まれるＮＭＯＳトランジスタ９１Ｂのドレイン端子は、ＮＭＯＳトランジスタ９３Ｂのドレイン端子に接続されるとともに、制御回路８Ｂに接続される。ＰＭＯＳトランジスタ９０Ｂ、９１Ｂの各ソース端子は端子ＰｃＢに接続され、ＮＭＯＳトランジスタ９２Ｂ、９３Ｂの各ソース端子は接地される。ＮＭＯＳトランジスタ９２Ｂのゲート端子はＮＭＯＳトランジスタ４１ＢＰのゲート端子に接続され、ＮＭＯＳトランジスタ９３Ｂのゲート端子はＮＭＯＳトランジスタ４１ＢＮのゲート端子に接続される。

選択回路７Ｂにおいて、比較器７１Ｂの非反転入力端子は出力端子ＰｔＢに接続され、比較器７１Ｂの反転入力端子は基準電圧源７０Ｂの正極に接続され、基準電圧源７０Ｂの負極は接地される。比較器７１Ｂの出力端子は、増幅器４０ＢＰ、４０ＢＮの各イネーブル端子に接続されるとともに、反転増幅器６０Ｂのディセーブル端子に接続される。

直流電源１０Ｂは、正の直流電源電圧ＶｃＢを生成する。電圧変換回路２Ｂは、直流電源電圧ＶｃＢを昇圧または降圧し、出力電圧ＶｎＢおよび出力電流ＩｎＢＰを生成する。主スイッチ回路１Ｂは、電圧変換回路２Ｂから出力電流ＩｎＢＰを受け、オンされることにより、出力電流ＩｎＢＰに大略等しい出力電流ＩｔＢＰを負荷１１Ｂへ流す。一方、主スイッチ回路１Ｂは、負荷１１Ｂから出力電流ＩｔＢＮを受け、オンされることにより、出力電流ＩｔＢＮに大略等しい出力電流ＩｎＢＮを電圧変換回路２Ｂへ流す。すなわち、主スイッチ回路１Ｂは、オンされることにより、各出力電流ＩｎＢＰ、ＩｎＢＮ、ＩｔＢＰ、ＩｔＢＮを負荷１１Ｂとやり取りする。

上述したように、主スイッチ回路１Ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列構成になっている。このため、出力電圧ＶｔＢが低くＰＭＯＳトランジスタが充分にオンすることができない場合であっても、ＮＭＯＳトランジスタが直流電源電圧ＶｃＢと出力電圧ＶｔＢとの差により充分にオンすることができる。したがって、主スイッチ回路１Ｂは、各端子Ｐ１ｎＢ、Ｐ１ｔＢにおける電圧がどのような場合であっても、各制御電圧ＶｇＢ１、ＶｇＢ２によりオン／オフすることができる。

補助スイッチ回路３Ｂは、オンされることにより、出力電流ＩｎＢＰの一部を分流し、副検出電流ＩｑＢを生成する。調整回路４ＢＰは、出力端子ＰｔＢにおける出力電位ＶｔＢと、端子ＰｑＢにおける電位ＶｑＢとが等しくなるように、負帰還動作を用いて副検出電流ＩｑＢを調整する。さらに詳しくは、増幅器４０ＢＰは、出力電位ＶｔＢと電位ＶｑＢとの差に対して、線形的に変化する増幅信号Ｖ４０ＢＰを生成する。ＮＭＯＳトランジスタ４１ＢＰは、増幅信号Ｖ４０ＢＰにより制御され、出力電位ＶｔＢと電位ＶｑＢとの差が大略ゼロになるように、補助スイッチ回路３Ｂから流れ込む副検出電流ＩｑＢを調整する。出力電位ＶｎＢが出力電位ＶｔＢよりも高い場合、すなわち出力電流ＩｔＢＰが流れる場合に、副検出電流ＩｑＢが補助スイッチ回路３Ｂから流れ込むので、出力電流ＩｔＢＮが流れる場合には副検出電流ＩｑＢは流れない。電位ＶｑＢが出力電位ＶｔＢよりも高い場合、増幅信号Ｖ４０ＢＰの電位は高くなり、ＮＭＯＳトランジスタ４１ＢＰは副検出電流ＩｑＢを増加させ、結果として電位ＶｑＢは下降する。電位ＶｑＢが出力電位ＶｔＢよりも低い場合、増幅信号Ｖ４０ＢＰの電位は低くなり、ＮＭＯＳトランジスタ４１ＢＰは副検出電流ＩｑＢを減少させ、結果として電位ＶｑＢは上昇する。

補助スイッチ回路５Ｂは、オンされることにより、出力電流ＩｔＢＰの一部を分流し、副検出電流ＩｒＢＰを生成する。調整回路６Ｂは、端子ＰｎＢにおける電位ＶｎＢと、端子ＰｒＢにおける電位ＶｒＢとが等しくなるように、負帰還動作を用いて副検出電流ＩｒＢＰを調整する。さらに詳しくは、反転増幅器６０Ｂは、電位ＶｎＢと電位ＶｒＢとの差に対して、線形的に変化する増幅信号Ｖ６０Ｂを生成する。ＮＭＯＳトランジスタ６１Ｂは、増幅信号Ｖ６０Ｂにより制御され、電位ＶｎＢと電位ＶｒＢとの差が大略ゼロになるように、補助スイッチ回路５Ｂへ流れ出る副検出電流ＩｒＢＰを調整する。出力電位ＶｎＢが出力電位ＶｔＢよりも高い場合、すなわち出力電流ＩｔＢＰが流れる場合に、副検出電流ＩｒＢＰが補助スイッチ回路５Ｂへ流れ出るので、出力電流ＩｔＢＮが流れる場合には副検出電流ＩｒＢＰは流れない。電位ＶｒＢが電位ＶｎＢよりも高い場合、増幅信号Ｖ６０Ｂの電位は低くなり、ＮＭＯＳトランジスタ６１Ｂは副検出電流ＩｒＢＰを増加させ、結果として電位ＶｒＢは下降する。電位ＶｒＢが電位ＶｎＢよりも低い場合、増幅信号Ｖ６０Ｂの電位は高くなり、ＮＭＯＳトランジスタ６１Ｂは副検出電流ＩｒＢＰを減少させ、結果として電位ＶｒＢは上昇する。

補助スイッチ回路５Ｂは、オンされることにより、出力電流ＩｔＢＮの一部を分流し、副検出電流ＩｒＢＮを生成する。調整回路４ＢＮは、端子ＰｎＢにおける電位ＶｎＢと、端子ＰｒＢにおける電位ＶｒＢとが等しくなるように、負帰還動作を用いて副検出電流ＩｒＢＮを調整する。さらに詳しくは、増幅器４０ＢＮは、電位ＶｎＢと電位ＶｒＢとの差に対して、線形的に変化する増幅信号Ｖ４０ＢＮを生成する。ＮＭＯＳトランジスタ４１ＢＮは、増幅信号Ｖ４０ＢＮにより制御され、電位ＶｎＢと電位ＶｒＢとの差が大略ゼロになるように、補助スイッチ回路５Ｂから流れ込む副検出電流ＩｒＢＮを調整する。出力電位ＶｎＢが出力電位ＶｔＢよりも低い場合、すなわち出力電流ＩｔＢＮが流れる場合に、副検出電流ＩｒＢＮが補助スイッチ回路５Ｂから流れ込むので、出力電流ＩｔＢＰが流れる場合には副検出電流ＩｒＢＮは流れない。電位ＶｒＢが電位ＶｎＢよりも高い場合、増幅信号Ｖ４０ＢＮの電位は高くなり、ＮＭＯＳトランジスタ４１ＢＮは副検出電流ＩｒＢＮを増加させ、結果として電位ＶｒＢは下降する。電位ＶｒＢが電位ＶｎＢよりも低い場合、増幅信号Ｖ４０ＢＮの電位は低くなり、ＮＭＯＳトランジスタ４１ＢＮは副検出電流ＩｒＢＮを減少させ、結果として電位ＶｒＢは上昇する。

検出電流生成回路９Ｂにおいて、ＮＭＯＳトランジスタ９２Ｂは、ＮＭＯＳトランジスタ４１ＢＰと比較して、大略同等な半導体構造および半導体サイズを有する。したがって、ＮＭＯＳトランジスタ９２Ｂは、ＮＭＯＳトランジスタ４１ＢＰと同様に増幅信号Ｖ４０ＢＰにより制御され、ドレイン端子からソース端子へ流れる副検出電流ＩｑＢを生成する。ＮＭＯＳトランジスタ９３Ｂは、ＮＭＯＳトランジスタ４１ＢＮと比較して、大略同等な半導体構造および半導体サイズを有する。したがって、ＮＭＯＳトランジスタ９３Ｂは、ＮＭＯＳトランジスタ４１ＢＮと同様に増幅信号Ｖ４０ＢＮにより制御され、ドレイン端子からソース端子へ流れる副検出電流ＩｒＢＮを生成する。

カレントミラー回路は、副検出電流ＩｑＢと副検出電流ＩｒＢＰとの和に大略等しいカレントミラー電流ＩｗＢを生成する。検出電流生成回路９Ｂは、カレントミラー電流ＩｗＢから副検出電流ＩｒＢＮを差し引いた電流を表す検出電流ＩｓＢを生成する。上述したように、出力電流ＩｔＢＰが流れる場合、各副検出電流ＩｑＢ、ＩｒＢＰが流れ、副検出電流ＩｒＢＮは流れない。一方、出力電流ＩｔＢＮが流れる場合、副検出電流ＩｒＢＮが流れ、各副検出電流ＩｑＢ、ＩｒＢＰは流れない。このように、検出電流生成回路９Ｂは、出力電流ＩｔＢＰに対応してカレントミラー電流ＩｗＢを検出電流ＩｓＢとし、出力電流ＩｔＢＮに対応して副検出電流ＩｒＢＮを検出電流ＩｓＢとする。

制御回路８Ｂは、検出電流ＩｓＢ、直流電源電圧ＶｃＢ、および出力電圧ＶｔＢに基づいて、制御電圧Ｖ８０、制御電圧Ｖ８１、および制御電圧Ｖ８２を生成する。制御電圧Ｖ８０、Ｖ８１、Ｖ８２に基づいてそれぞれＭＯＳトランジスタ２０、２１、２２がオン／オフされることにより、電圧変換回路２Ｂは直流電源電圧ＶｃＢを昇圧または降圧し、各出力電流ＩｎＢＰ、ＩｎＢＮを生成する。さらに、制御回路８Ｂは、検出電流ＩｓＢに基づいて制御電圧ＶｇＢ１、ＶｇＢ２を生成し、それぞれ制御端子ＰｇＢ１、ＰｇＢ２を介して、主スイッチ回路１Ｂおよび補助スイッチ回路３Ｂ、５Ｂの各ゲート端子に、それぞれ制御電圧ＶｇＢ１、ＶｇＢ２を印加する。主スイッチ回路１Ｂおよび各補助スイッチ回路３Ｂ、５Ｂは、各制御電圧ＶｇＢ１、ＶｇＢ２に基づいて、同時にオン／オフされる。

制御回路８Ｂが出力電圧ＶｔＢを直流電源電圧ＶｃＢよりも低い所望の電圧に制御する場合、ＮＭＯＳトランジスタ２２はオフ状態に保持され、主スイッチ回路１Ｂはオン状態に保持される。この状態で、ＰＭＯＳトランジスタ２０およびＮＭＯＳトランジスタ２１が交互にオンされることにより、電圧変換回路２Ｂは降圧動作を行う。ＰＭＯＳトランジスタ２０におけるオン期間のデューティ比ＤＴ２０に対して、出力電圧ＶｔＢは、ＶｔＢ＝ＶｃＢ×ＤＴ２０となる。御回路８Ｂは、デューティ比ＤＴ２０を調整することにより、出力電圧ＶｔＢを所望の降圧電圧に制御する。

制御回路８Ｂが出力電圧ＶｔＢを直流電源電圧ＶｃＢよりも高い所望の電圧に制御する場合、ＰＭＯＳトランジスタ２０はオン状態に保持され、ＮＭＯＳトランジスタ２１はオフ状態に保持される。この状態で、ＮＭＯＳトランジスタ２２がオンされ主スイッチ回路がオフされることにより、インダクタＬ１が充電される一方、ＮＭＯＳトランジスタ２２がオフされ主スイッチ回路がオンされることにより、インダクタＬ１が放電される。電圧変換回路２Ｂは、このように昇圧動作を行う。ＮＭＯＳトランジスタ２２におけるオン期間のデューティ比ＤＴ２２に対して、出力電圧ＶｔＢは、ＶｔＢ＝ＶｃＢ／（１−ＤＴ２２）となる。制御回路８Ｂは、デューティ比ＤＴ２２を調整することにより、出力電圧ＶｔＢを所望の昇圧電圧に制御する。

このように、検出電流ＩｓＢに応じて各出力電流ＩｎＢＰ、ＩｎＢＮが生成されることにより、たとえば検出電流ＩｓＢが所定値を越えると、制御回路８Ｂは電圧変換回路２Ｂの動作を停止し、各出力電流ＩｎＢＰ、ＩｎＢＮを低下させることができる。これにより、電圧コンバータの過電流保護を実現することができる。さらに、負荷８Ｂに高速なインピーダンス変動が生じる場合に、各出力電流ＩｎＢＰ、ＩｎＢＮが所望の過渡応答で追従できるように、制御回路８Ｂは各制御電圧Ｖ８０、Ｖ８１、Ｖ８２を設定することができる。

各補助スイッチ回路３Ｂ、５Ｂは、主スイッチ回路１Ｂと比較して、大略同等な半導体構造およびより小さい半導体サイズを有する。それゆえに各補助スイッチ回路３Ｂ、５Ｂは、主スイッチ回路１Ｂと比較して、より大きいオン抵抗を有する。主スイッチ回路１Ｂおよび補助スイッチ回路３Ｂ、５Ｂにおける各半導体サイズの比を、Ｓｎ：１：Ｓｍ（ここでＳｎは１およびＳｍよりも充分に大きい）とする。この場合、補助スイッチ回路３Ｂ、５Ｂは、主スイッチ回路１Ｂと比較して、それぞれ１／Ｓｎ、Ｓｍ／Ｓｎ倍の大きさの半導体サイズを有し、それぞれＳｎ、Ｓｎ／Ｓｍ倍の大きさのオン抵抗を有する。

上述したように、調整回路６Ｂは、電位ＶｎＢと電位ＶｒＢとを大略等しくするから、主スイッチ回路１Ｂおよび補助スイッチ回路３Ｂ、５Ｂにおける各ドレイン端子の電位は互いに大略等しくなる。また、調整回路４ＢＰは、電位ＶｔＢと電位ＶｑＢとを大略等しくするから、主スイッチ回路１Ｂおよび補助スイッチ回路３Ｂ、５Ｂにおける各ソース端子の電位は互いに大略等しくなる。さらに、主スイッチ回路１Ｂおよび補助スイッチ回路３Ｂ、５Ｂにおける各ゲート端子の電位は、互いに等しい。

それゆえに、オン時に、補助スイッチ回路３Ｂの端子Ｐ３ｎＢから端子Ｐ３ｑＢへ流れる副検出電流ＩｑＢは、主スイッチ回路１Ｂの端子Ｐ１ｎＢから端子Ｐ１ｔＢへ流れる出力電流ＩｔＢＰよりも小さく（１／Ｓｎ倍）、かつ出力電流ＩｔＢＰに大略比例する。また、オン時に、補助スイッチ回路５Ｂの端子Ｐ５ｒＢから端子Ｐ５ｔＢへ流れる副検出電流ＩｒＢＰは、出力電流ＩｔＢＰよりも小さく（Ｓｍ／Ｓｎ倍）、かつ出力電流ＩｔＢＰに大略比例する。さらに、オン時に、補助スイッチ回路５Ｂの端子Ｐ５ｔＢから端子Ｐ５ｒＢへ流れる副検出電流ＩｒＢＮは、主スイッチ回路１Ｂの端子Ｐ１ｔＢから端子Ｐ１ｎＢへ流れる出力電流ＩｔＢＮよりも小さく（Ｓｍ／Ｓｎ倍）、かつ出力電流ＩｔＢＮに大略比例する。その結果、検出電流ＩｓＢは、出力電流ＩｔＢＰ、ＩｔＢＮよりも小さく、かつ出力電流ＩｔＢＰ、ＩｔＢＮに大略比例する。

副検出電流ＩｑＢと出力電流ＩｔＢＰとの比は、補助スイッチ回路３Ｂの半導体サイズと主スイッチ回路１Ｂの半導体サイズとの比１：Ｓｎに一致し、補助スイッチ回路３Ｂのオン抵抗と主スイッチ回路１Ｂのオン抵抗との比の逆数になる。同様に、副検出電流ＩｒＢＰ、ＩｒＢＮと出力電流ＩｔＢＰ、ＩｔＢＮとのそれぞれの比は、補助スイッチ回路５Ｂの半導体サイズと主スイッチ回路１Ｂの半導体サイズとの比Ｓｍ：Ｓｎに一致し、補助スイッチ回路５Ｂのオン抵抗と主スイッチ回路１Ｂのオン抵抗との比の逆数になる。このように、電流検出回路は、出力電流ＩｔＢＰに大略比例し、かつ出力電流ＩｔＢＰに対して悪影響を及ぼさない程度に小さい副検出電流ＩｑＢ、ＩｒＢＰおよび検出電流ＩｓＢを生成することができる。同様に、電流検出回路は、出力電流ＩｔＢＮに大略比例し、かつ出力電流ＩｔＢＮに対して悪影響を及ぼさない程度に小さい副検出電流ＩｒＢＮおよび検出電流ＩｓＢを生成することができる。これにより、出力電流ＩｔＢＰ、ＩｔＢＮの正確な検出が可能になる。

選択回路７Ｂは、出力電圧ＶｔＢが基準電圧源７０Ｂにより生成される正の基準電圧Ｖ７０Ｂ以上の場合、ハイレベルを表し、出力電圧ＶｔＢが基準電圧Ｖ７０Ｂ未満の場合、ローレベルを表す選択信号Ｖ７Ｂを生成する。電流調整検出回路は、選択信号Ｖ７Ｂがハイレベルの場合、副検出電流ＩｑＢまたは副検出電流ＩｒＢＮに基づいて検出電流ＩｓＢを生成し、選択信号Ｖ７Ｂがローレベルの場合、副検出電流ＩｒＢＰに基づいて検出電流ＩｓＢを生成する。さらに詳しくは、選択回路７Ｂは、選択信号Ｖ７Ｂがハイレベルの場合、各調整回路４ＢＰ、４ＢＮのイネーブル端子をハイレベルにし、各調整回路４ＢＰ、４ＢＮを有効化する一方、調整回路６Ｂのディセーブル端子をハイレベルにし、調整回路６Ｂを無効化する。選択信号Ｖ７Ｂがローレベルの場合、各調整回路４ＢＰ、４ＢＮのイネーブル端子をローレベルにし、各調整回路４ＢＰ、４ＢＮを無効化する一方、調整回路６Ｂのディセーブル端子をローレベルにし、調整回路６Ｂを有効化する。調整回路４ＢＰ、６Ｂ、４ＢＮは、無効化されると、それぞれ副検出電流ＩｑＢ、ＩｒＢＰ、ＩｒＢＮを大略ゼロにする。基準電圧Ｖ７０Ｂは、調整回路４ＢＰが充分に動作可能な、出力電圧ＶｔＢの範囲の下限値に設定される。

調整回路４ＢＰは、副検出電流ＩｑＢを補助スイッチ回路３Ｂの端子Ｐ３ｑＢから受ける方向に流すように構成される。調整回路４ＢＮは、副検出電流ＩｒＢＮを補助スイッチ回路５Ｂの端子Ｐ５ｒＢから受ける方向に流すように構成される。調整回路６Ｂは、副検出電流ＩｒＢＰを補助スイッチ回路５Ｂの端子Ｐ５ｒＢへ出力する方向に流すように構成される。出力電流ＩｔＢＰが流れる場合、各副検出電流ＩｑＢ、ＩｒＢＰは、正の電源電位ＶｃＢから接地電位へ、一方向に流れる。一方、出力電流ＩｔＢＮが流れる場合、副検出電流ＩｒＢＮは、出力電位ＶｔＢ（すなわち、負荷１１Ｂの電位）から接地電位へ、一方向に流れる。また、出力電流ＩｔＢＰが流れる場合、互いに大略等しい、端子Ｐ１ｔＢの電位および端子Ｐ３ｑＢの電位は、互いに大略等しい、端子Ｐ１ｎＢの電位および端子Ｐ３ｎＢの電位よりも、主スイッチ回路１Ｂのオン電圧だけ低い。一方、出力電流ＩｔＢＮが流れる場合、互いに大略等しい、端子Ｐ１ｎＢの電位および端子Ｐ５ｒＢの電位は、互いに大略等しい、端子Ｐ１ｔＢの電位および端子Ｐ５ｔＢの電位よりも、主スイッチ回路１Ｂのオン電圧だけ低い。したがって、出力電流ＩｔＢＰが流れる場合、調整回路４ＢＰの電位は、主スイッチ回路１Ｂの端子Ｐ１ｔＢの電位から接地電位までの電位範囲（すなわち、接地電位側の電位範囲）内に存在する。接地電位側の電位範囲には、負荷１１Ｂの電位が存在するため、負荷電位側の電位範囲とも呼ばれる。また、調整回路６Ｂの電位は、電源電位ＶｃＢから主スイッチ回路１Ｂの端子Ｐ１ｎＢの電位までの電位範囲（すなわち、電源電位ＶｃＢ側の電位範囲）内に存在する。一方、出力電流ＩｔＢＮが流れる場合、調整回路４ＢＮの電位は、主スイッチ回路１Ｂの端子Ｐ１ｎＢの電位から接地電位までの電位範囲内に存在する。

出力電位ＶｔＢが充分高い状態では、接地電位側の電位範囲は充分広いため、調整回路４ＢＰ、４ＢＮが有効化されることにより、それぞれ副検出電流ＩｑＢ、ＩｒＢＮが正確に生成される。一方、出力電位ＶｔＢが低くなり、接地電位側の電位範囲が狭くなると、調整回路４ＢＰは動作電圧を確保することができなくなるが、逆に電源電位ＶｃＢ側の電位範囲は充分広くなるため、調整回路６Ｂは充分な動作電圧を確保することができるようになる。したがって、調整回路６Ｂが有効化されることにより、副検出電流ＩｒＢＰが正確に生成される。出力電位ＶｔＢが低い場合には出力電流ＩｔＢＮは流れないので、調整回路４ＢＮの動作電圧不足に対応する回路は必要としない。

このように、第３の実施形態の電流検出回路およびそれを用いた電圧コンバータによれば、各調整回路４ＢＰ、４ＢＮの電位を接地電位側の電位範囲、および調整回路６Ｂの電位を電源電位ＶｃＢ側の電位範囲に分けるように構成する。これにより、いずれか一方では正確に副検出電流を生成することができ、各出力電流ＩｔＢＰ、ＩｔＢＮを正確に検出することが可能となる。

なお、主スイッチ回路１Ｂおよび各補助スイッチ回路３Ｂ、５Ｂは、シリーズレギュレータのようにリニア動作する素子であっても、スイッチングレギュレータのようにスイッチング動作する素子であってもよい。また、各ＭＯＳトランジスタ４１ＢＰ、４１ＢＮ、６１ＢはＮＭＯＳトランジスタとしたが、ＰＭＯＳトランジスタであってもよい。この場合、各増幅器４０ＢＰ、４０ＢＮ、および反転増幅器６０Ｂの各入力端子における正負の極性は、互いに逆にする必要がある。

以上のように、本発明の電流検出回路によれば、調整回路（４；６Ａ；４ＢＰ、４ＢＮ）は副検出電流（Ｉｑ；ＩｒＡ；ＩｑＢ、ＩｒＢＮ）を補助スイッチ回路（３；５Ａ；３Ｂ、５Ｂ）から受ける方向に流すように構成され、調整回路（６；４Ａ；６Ｂ）は副検出電流（Ｉｒ；ＩｑＡ；ＩｒＢＰ）を補助スイッチ回路（５；３Ａ；５Ｂ）へ出力する方向に流すように構成される。副検出電流（Ｉｑ；ＩｒＡ；ＩｑＢ、ＩｒＢＮ）および副検出電流（Ｉｒ；ＩｑＡ；ＩｒＢＰ）のそれぞれは、電源電位から接地電位へまたは接地電位から電源電位へ、一方向に流れる。また、主スイッチ回路（１；１Ａ；１Ｂ）、補助スイッチ回路（３；５Ａ；３Ｂ、５Ｂ）、および補助スイッチ回路（５；３Ａ；５Ｂ）における各電源側端子の電位は互いに大略等電位となり、各接地側端子の電位は互いに大略等電位となる。したがって、調整回路（４；６Ａ；４ＢＰ、４ＢＮ）および調整回路（６；４Ａ；６Ｂ）の各電位は、主スイッチ回路（１；１Ａ；１Ｂ）の両端電位を境として、電源電位側と接地電位側のうち、互いに異なる電位側に分かれて構成されていることになる。これにより、負荷両端の電圧が低下し、主スイッチ回路（１；１Ａ；１Ｂ）の接地側端子の電位と接地電位との差が低下する状態であっても、調整回路（４；６Ａ；４ＢＰ、４ＢＮ）または調整回路（６；４Ａ；６Ｂ）のいずれか一方は充分な動作電圧を確保することができるため、出力電流（Ｉｎ；ＩｎＡ；ＩｎＢＰ、ＩｎＢＮ）を正確に検出することが可能となる。

以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。

本発明は、電流検出回路およびそれを用いた電圧コンバータに利用できる。

本発明の第１の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。 本発明の第２の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。 本発明の第３の実施形態における電流検出回路とそれを用いた電圧コンバータの構成を示す回路図である。 従来例の電流検出回路の構成を示す回路図である。

符号の説明

１、１Ａ、１Ｂ 主スイッチ回路
２、２Ａ、２Ｂ 電圧変換回路
３、５、３Ａ、５Ａ、３Ｂ、５Ｂ 補助スイッチ回路
４、６、４Ａ、６Ａ、４ＢＰ、４ＢＮ、６Ｂ 調整回路
７、７Ａ、７Ｂ 選択回路
８、８Ａ、８Ｂ 制御回路
９、９Ａ、９Ｂ 検出電流生成回路
１０、１０Ａ、１０Ｂ 直流電源
１１、１１Ａ、１１Ｂ 負荷
４０、６０、４０Ａ、６０Ａ、４０ＢＰ、４０ＢＮ、６０Ｂ 増幅器
２０、４１、６１、９０、９１、９０Ｂ、９１Ｂ ＰＭＯＳトランジスタ
２１、２２、４１Ａ、６１Ａ、４１ＢＰ、４１ＢＮ、６１Ｂ、９０Ａ、９１Ａ、９２Ｂ、９３Ｂ ＮＭＯＳトランジスタ
７０、７０Ａ、７０Ｂ 基準電圧源
７１、７１Ａ、７１Ｂ 比較器

Claims (22)

1. 電源回路から受ける出力電流を、オンされることにより、負荷とやり取りすることが可能な主スイッチ回路と、
   前記主スイッチ回路の一端および第１端子に接続され、オンされることにより、前記出力電流よりも小さく、かつ前記出力電流に大略比例する第１副検出電流を生成する第１補助スイッチ回路と、
   前記主スイッチ回路の他端および第２端子に接続され、オンされることにより、前記出力電流よりも小さく、かつ前記出力電流に大略比例する第２副検出電流を生成する第２補助スイッチ回路と、
   電流調整検出回路と、を有し、
   前記電流調整検出回路は、第１調整回路、第２調整回路、および検出電流生成回路を含み、
   前記第１調整回路は、前記他端と、前記第１端子とが等電位になるように、前記第１副検出電流を調整し、調整された前記第１副検出電流を、前記第１補助スイッチ回路から受ける方向に流し、
   前記第２調整回路は、前記一端と前記第２端子とが等電位になるように、前記第２副検出電流を調整し、調整された前記第２副検出電流を、前記第２補助スイッチ回路へ出力する方向に流し、
   前記検出電流生成回路は、調整された前記第１副検出電流および調整された前記第２副検出電流に基づいて、前記出力電流よりも小さく、かつ前記出力電流に大略比例する検出電流を生成する、電流検出回路。
2. さらに、前記主スイッチ回路の前記負荷側の端子における電圧が所定電圧以上の場合、第１レベルを表し、同端子における電圧が所定電圧未満の場合、第２レベルを表す選択信号を生成する選択回路を有し、
   前記電流調整検出回路は、前記選択信号が前記第１レベルの場合、前記第１副検出電流に基づいて前記検出電流を生成し、前記選択信号が前記第２レベルの場合、前記第２副検出電流に基づいて前記検出電流を生成する、請求項１に記載の電流検出回路。
3. 前記選択回路は、前記選択信号が前記第１レベルの場合、前記第２調整回路を無効化し、前記選択信号が前記第２レベルの場合、前記第１調整回路を無効化する、請求項２に記載の電流検出回路。
4. 前記第１調整回路は、無効化されると、前記第１副検出電流を大略ゼロにし、
   前記第２調整回路は、無効化されると、前記第２副検出電流を大略ゼロにする、請求項３に記載の電流検出回路。
5. 前記検出電流生成回路は、前記第１副検出電流と前記第２副検出電流との和を表す前記検出電流を生成する、請求項１に記載の電流検出回路。
6. 前記検出電流生成回路は、
   前記第１副検出電流、前記第２副検出電流、または前記第１副検出電流と前記第２副検出電流との和のうち、いずれか１つに大略等しいカレントミラー電流を生成するカレントミラー回路を含み、
   前記カレントミラー電流に基づいて、前記検出電流を生成する、請求項１に記載の電流検出回路。
7. 前記第１補助スイッチ回路および前記第２補助スイッチ回路は、前記主スイッチ回路と比較して、大略同等な半導体構造およびより小さい半導体サイズを有する、請求項１に記載の電流検出回路。
8. 前記第１補助スイッチ回路および前記第２補助スイッチ回路は、前記主スイッチ回路と比較して、より大きいオン抵抗を有する、請求項１に記載の電流検出回路。
9. 前記第１補助スイッチ回路および前記第２補助スイッチ回路は、前記主スイッチ回路がオンされる場合に、オンされる、請求項１に記載の電流検出回路。
10. 前記第１補助スイッチ回路および前記第２補助スイッチ回路の各制御端子は、前記主スイッチ回路の制御端子における電圧に大略等しい電圧を受ける、請求項９に記載の電流検出回路。
11. 前記主スイッチ回路は、前記電源回路とコンデンサとの間において、前記出力電流をやり取りすることが可能である、請求項１に記載の電流検出回路。
12. 前記第１補助スイッチ回路および前記第２補助スイッチ回路は、少なくとも１つのＭＯＳトランジスタを含む、請求項１に記載の電流検出回路。
13. 前記第１補助スイッチ回路および前記第２補助スイッチ回路は、ＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタを含む、請求項１２に記載の電流検出回路。
14. 前記第１調整回路は、増幅器および調整器を含み、
    前記増幅器は、前記他端および前記第１端子の両電位の差に対して、線形的に変化する増幅信号を生成し、
    前記調整器は、前記増幅信号により制御され、前記両電位の差が大略ゼロになるように、前記第１副検出電流を調整する、請求項１に記載の電流検出回路。
15. 前記第２調整回路は、増幅器および調整器を含み、
    前記増幅器は、前記一端および前記第２端子の両電位の差に対して、線形的に変化する増幅信号を生成し、
    前記調整器は、前記増幅信号により制御され、前記両電位の差が大略ゼロになるように、前記第２副検出電流を調整する、請求項１に記載の電流検出回路。
16. 前記第１補助スイッチ回路は、前記主スイッチ回路の前記電源回路側の端子に接続され、
    前記第２補助スイッチ回路は、前記主スイッチ回路の前記負荷側の端子に接続される、請求項１に記載の電流検出回路。
17. 前記第１補助スイッチ回路は、前記主スイッチ回路の前記負荷側の端子に接続され、
    前記第２補助スイッチ回路は、前記主スイッチ回路の前記電源回路側の端子に接続される、請求項１に記載の電流検出回路。
18. 前記第１補助スイッチ回路は、前記主スイッチ回路の前記電源回路側の端子に接続され、
    前記第２補助スイッチ回路は、前記主スイッチ回路の前記負荷側の端子に接続される、請求項１に記載の電流検出回路。
19. 前記第１補助スイッチ回路は、前記主スイッチ回路の前記負荷側の端子に接続される、請求項１に記載の電流検出回路。
20. 直流電源から供給される直流電源電圧を昇圧または降圧し、出力電流を生成することが可能な電圧変換回路と、
    請求項１に記載の電流検出回路と、を有し、
    前記電圧変換回路は、前記電源回路に含まれる、電圧コンバータ。
21. 前記電圧変換回路は、インダクタ、第１トランジスタ、および第２トランジスタを含み、
    前記第１トランジスタは、
    前記直流電源および前記インダクタの一端に接続され、
    前記直流電源電圧をスイッチングすることにより降圧し、
    前記第２トランジスタは、
    前記インダクタの他端および接地端子に接続され、
    スイッチングすることにより前記インダクタを充放電し、前記直流電源電圧を昇圧する、請求項２０に記載の電圧コンバータ。
22. 前記第１トランジスタは、ＰチャンネルＭＯＳトランジスタであり、
    前記第２トランジスタは、ＮチャンネルＭＯＳトランジスタである、請求項２１に記載の電圧コンバータ。

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