JP4097635B2

JP4097635B2 - 電流検出回路及びそれを用いたスイッチング電源

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Publication number: JP4097635B2
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Inventors: 隆龍; 卓也石井; 幹夫元森; 裕久田辺; 智也重見
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Description

本発明は、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect:絶縁ゲート型電界効果トランジスタ)などのスイッチ素子に流れる電流を検出する電流検出回路と、それを用いたスイッチング電源に関するものである。

近年、スイッチング電源はその高効率な電力変換特性から各種電子機器に用いられている。特に、高速な過渡応答特性を要求される場合には、その構成要素であるインダクタと出力コンデンサとの共振周波数の影響を受けない電流モード制御方式が用いられている。電流モード制御方式はインダクタに流れる電流を検出し、出力制御のためにその電流を制御する方式であり、電流検出回路が必要となる。電流検出回路としては、抵抗などの電流検出素子を用いると導通損失が発生して効率を劣化させることから、例えば特許文献１に記載されているように、ＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）などのスイッチ素子に流れる電流を検出する電流検出回路が提案されている。

図１１は従来の電流検出回路として、特許文献１に記載された電流検出回路を示す回路構成図である。図１１において、出力トランジスタ１０１はＮチャネルＭＯＳＦＥＴで構成されており、ドレインが直流電源１１０に接続され、ソースが負荷１０３に接続される。負荷１０３の逆側は接地される。補助トランジスタ１０２はＮチャネルＭＯＳＦＥＴであり、ドレインが直流電源１１０に接続され、ソースが補償トランジスタ１０５のソースに接続される。出力トランジスタ１０１のソース電流Ｉ１０１と補助トランジスタ１０２のソース電流Ｉ１０２との比Ｉ１０１／Ｉ１０２は、ドレイン、ゲート、ソースの各電位を両スイッチ素子で等しくした場合、実質上一定（以下、ｎ＝Ｉ１０１／Ｉ１０２とする）になるように設計される。これは、例えば、電流検出回路を内蔵したモノリシック集積回路を製造する場合、出力トランジスタ１０１と補助トランジスタ１０２のゲート長を同じとし、ゲート幅をｎ：１にすれば実現できる。補償トランジスタ１０５はＰチャネルＭＯＳＦＥＴであり、ドレインが電流検出用抵抗１０６の一端に接続される。電流検出用抵抗１０６の他端は接地される。差動アンプ１０４は、補助トランジスタ１０２と補償トランジスタ１０５との接続点Ｑに対する出力トランジスタ１０１と負荷１０３との接続点Ｐの電位を検出する。差動アンプ１０４は、検出した電位差を増幅し、その増幅された電圧を補償トランジスタ１０５のゲートへ出力する。駆動回路１１１は、出力トランジスタ１０１及び補助トランジスタ１０２の各ゲートへ共通の駆動信号を出力する。

以下、図１１に示した従来の電流検出回路の動作を説明する。
まず、差動アンプ１０４と補償トランジスタ１０５とにより、接続点Ｑに対する接続点Ｐの電位が正方向に増大すると接続点Ｑの電位が増大し、逆に負方向に増大すると接続点Ｑの電位が下降する。こうして、出力トランジスタ１０１のソース電位（接続点Ｐの電位）と補助トランジスタ１０２のソース電位（接続点Ｑの電位）とが実質的に等しくなる。また、出力トランジスタ１０１と補助トランジスタ１０２におけるそれぞれのドレイン電位及びゲート電位は回路構成から明らかなように等しい。従って、出力トランジスタ１０１と補助トランジスタ１０２の両トランジスタのドレイン、ゲート及びソースの各電位は等しく、出力トランジスタ１０１のソース電流Ｉ１０１と補助トランジスタ１０２のソース電流Ｉ１０２との比Ｉ１０１／Ｉ１０２は、一定値ｎに保たれる。即ち、補助トランジスタ１０２のソース電流Ｉ１０２は、Ｉ１０２＝Ｉ１０１／ｎとなり、電流検出用抵抗１０６には出力トランジスタ１０１のソース電流Ｉ１０１に比例した検出電圧Ｖｓが発生する。電流検出用抵抗１０６の抵抗値をＲｓとすると、検出電圧Ｖｓは、Ｖｓ＝Ｒｓ・Ｉ１０１／ｎとなる。
国際公開第ＷＯ００／０７９６８２号パンフレット

上記のように構成された従来の電流検出回路を、スイッチング電源のスイッチ素子に流れる電流の検出に適用する場合、負荷にはインダクタや整流回路が接続される。整流回路に同期整流回路が用いられる降圧コンバータの場合、出力に発生したオーバーシュートを速やかに抑制するためなどに、出力から入力へ電力が回生するようスイッチ素子の電流を逆流させることがある。しかしながら、上記のように構成された従来の電流検出回路においては、出力トランジスタから負荷の方向へ流れる電流しか検出することができなかった。即ち、上記のように構成された従来の電流検出回路ではスイッチング電源のスイッチ素子に流れる逆流電流が検出できなかった。

本発明は、スイッチ素子に流れる逆流電流を検出できる電流検出回路を提供し、これを用いることにより過渡応答特性を改善したスイッチング電源を提供することを目的とする。

上記課題を解決するために、本発明の第１の観点の電流検出回路は、スイッチ素子の電流を検出する電流検出回路であって、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位が等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、
を具備し、
前記オフセット電圧源は、オフセット用抵抗素子と、前記オフセット用抵抗素子に電流を流す電流源回路と、を有し、
前記オフセット用抵抗素子は、前記スイッチ素子と同チャネルのＦＥＴである。このように構成された本発明に係る電流検出回路は、スイッチ素子に流れる逆流電流を精度高く検出することができる。

また、本発明の第２の観点の電流検出回路は、前記第１の観点の構成において、前記スイッチ素子と前記補助スイッチ素子とを同チャネルのＦＥＴで構成してもよい。

また、本発明の第３の観点の電流検出回路は、前記第１の観点または第２の観点における前記補償回路を、前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と、前記補助スイッチ素子の出力電位が入力される差動アンプと、前記補助スイッチ素子の出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有するよう構成してもよい。

本発明の第４の観点のスイッチング電源は、スイッチ素子と、前記スイッチ素子に接続されるインダクタと、前記インダクタの出力を整流する整流回路と、前記整流回路を流れる電流を平滑する平滑手段と、前記スイッチ素子の電流を検出する電流検出回路と、前記電流検出回路からの電流検出信号と前記平滑手段から出力される出力電圧が入力されて、前記出力電圧を制御するために前記スイッチ素子をオンオフする制御回路と、を具備するスイッチング電源であって、
前記電流検出回路は、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位とが等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、を有し、
前記オフセット電圧源は、オフセット用抵抗素子と、前記オフセット用抵抗素子に電流を流す電流源回路と、を有し、
前記オフセット用抵抗素子は、前記スイッチ素子と同チャネルのＦＥＴである。このように構成された本発明に係るスイッチング電源は、スイッチ素子に流れる逆流電流を検出できる電流検出回路を用いることにより優れた過渡応答特性を有する。
また、本発明の第５の観点のスイッチング電源は、前記第４の観点の構成において、前記スイッチ素子と前記補助スイッチ素子とを同チャネルのＦＥＴで構成してもよい。
また、本発明の第６の観点のスイッチング電源は、前記第４の観点または第５の観点における前記補償回路を、前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と、前記補助スイッチ素子の出力電位が入力される差動アンプと、前記補助スイッチ素子の出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有するよう構成してもよい。

本発明の第７の観点のスイッチング電源は、前記第６の観点における前記制御回路が、出力電圧を制御するための制御信号を生成し、前記電流検出回路からの電流検出信号が前記制御信号に追従するように、前記スイッチ素子をオンオフするよう構成してもよい。
本発明の第８の観点のスイッチング電源は、前記第７の観点における前記整流回路が、整流スイッチ素子を有し、前記制御回路を前記スイッチ素子と前記整流スイッチ素子を交互にオンオフするよう構成してもよい。
本発明の第９の観点のスイッチング電源は、前記第７の観点における前記制御回路を、前記出力電圧が目標値を含む所定の範囲内にある時に、前記制御信号の変化幅を制限するよう構成してもよい。

本発明の第１０の観点のスイッチング電源は、前記第７の観点における前記制御回路を、前記出力電圧が所定値以上の時に前記オフセット電圧を正の所定の電圧に増加させ、前記出力電圧が所定値以下の時に前記オフセット電圧を負の所定の電圧へ減少させるよう構成してもよい。
また、本発明の第１１の観点のスイッチング電源は、スイッチ素子と、前記スイッチ素子に接続されるインダクタと、前記インダクタの出力を整流する整流回路と、前記整流回路を流れる電流を平滑する平滑手段と、前記スイッチ素子の電流を検出する電流検出回路と、前記電流検出回路からの電流検出信号と前記平滑手段から出力される出力電圧が入力されて、前記出力電圧を制御するために前記スイッチ素子をオンオフする制御回路と、を具備するスイッチング電源であって、
前記電流検出回路は、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位とが等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、を有し、
前記制御回路は、出力電圧を制御するための制御信号を生成し、前記電流検出回路からの電流検出信号が前記制御信号に追従するように、前記スイッチ素子をオンオフするよう構成され、
前記制御回路は、前記出力電圧が所定値以上の時に前記オフセット電圧を正の所定の電圧に増加し、前記出力電圧が所定値以下の時に前記オフセット電圧を負の所定の電圧へ減少するよう構成されている。このように構成された本発明に係るスイッチング電源は、スイッチ素子に流れる逆流電流を検出できる電流検出回路を用いることにより優れた過渡応答特性を有する。

本発明に係る電流検出回路によれば、簡易な構成でスイッチ素子に流れる逆流電流を検出することができる。
また、本発明に係る電流検出回路を電流モード制御方式のスイッチング電源のスイッチ素子に流れる電流の検出に適用することにより、出力から入力へ電力が回生するように流れるスイッチ素子の逆流電流を検出・制御することが可能となる。このことにより、出力電流の急減などによって出力電圧に発生したオーバーシュートを速やかに抑制することができる。

さらに、本発明に係る電流検出回路を用いた電流モード制御方式のスイッチング電源において、通常動作時には動作電流の設定値の変化幅を必要最小限に制限し、出力条件の急変などの過渡時には動作電流の設定値に設けた変化幅の制限を緩和することにより、応答性を高速化するとともに通常動作への復帰がスムーズになるという優れた効果を奏する。
また、本発明に係る電流検出回路を用いた電流モード制御方式のスイッチング電源において、電流検出回路のオフセットレベルを可変とし、出力条件の急変などの過渡時にはオフセットレベルを大きくすることによって検出レベルをシフトし、応答性を高速化するとともに通常動作への復帰もスムーズにできるという優れた効果を奏する。

以下に、本発明に係る電流検出回路及びそれを用いたスイッチング電源の好適な実施の形態について、添付の図面を参照しつつ説明する。

《第１の実施の形態》
図１は、本発明に係る第１の実施の形態の電流検出回路の構成を示した回路図である。第１の実施の形態の電流検出回路において、出力トランジスタ１はスイッチ素子であり、ＮチャネルＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect:絶縁ゲート型電界効果トランジスタ)で構成されている。出力トランジスタに並設された補助トランジスタ２はＮチャネルＭＩＳＦＥＴで構成されている。また、補償トランジスタ５はＰチャネルＭＩＳＦＥＴで構成されている。図１において、３は負荷、４は差動アンプ、６は電流検出用抵抗、７はオフセット用抵抗、８は電流源回路、９は駆動回路、及び１０は直流電源である。

出力トランジスタ１のドレインは直流電源１０に接続され、ゲートは駆動回路９に接続され、そしてソースは負荷３に接続されている。補助トランジスタ２のドレインは直流電源１０に接続され、ゲートは駆動回路９に接続され、ソースは補償トランジスタ５のソースに接続されている。負荷３の一端が出力トランジスタ１のソースに接続され、負荷３の他端が接地されており、オン状態の出力トランジスタ１のソースから電流が供給される。出力トランジスタ１のソース電流Ｉ１と補助トランジスタ２のソース電流Ｉ２との比Ｉ１／Ｉ２は、ドレイン、ゲート、ソースの各電位を両トランジスタで等しくした場合、実質上一定（以下、ｎ＝Ｉ１／Ｉ２とする）になるよう設計される。例えば、電流検出回路を内蔵したモノリシック集積回路を製造する場合、出力トランジスタ１と補助トランジスタ２のサイズの比をｎ：１とする。ここで、サイズの比をｎ：１とするとは、各トランジスタのゲート長を同じとし、ゲート幅をｎ：１にすることである。補償トランジスタ５のドレインは、電流検出用抵抗６の一方に接続される。電流検出用抵抗６の他方は接地されている。

出力トランジスタ１と負荷３との接続点にはオフセット用抵抗７の一端が接続され、オフセット用抵抗７の他端には電流源回路８が接続されている。電流源回路８の他端は接地されている。差動アンプ４の一方の入力端子は、補助トランジスタ２と補償トランジスタ５との接続点Ｑに接続されており、差動アンプ４の他方の入力端子は、オフセット用抵抗７と電流源回路８との接続点Ｐに接続されている。差動アンプ４は、接続点Ｑと接続点Ｐの電位差を検出し、その電位差を増幅した電圧を補償トランジスタ５のゲートへ出力する。

駆動回路９は出力トランジスタ１と補助トランジスタ２に共通の駆動信号を出力し、出力トランジスタ１と補助トランジスタ２をオンオフする。第１の実施の形態において、駆動回路９の出力するＨレベルの駆動信号は、出力トランジスタ１と補助トランジスタ２を充分オン状態とする高電位である。また、駆動回路９の出力するＬレベルの駆動信号は、出力トランジスタ１と補助トランジスタ２を充分オフ状態とする低電位である。

以下、図１に示した第１の実施の形態の電流検出回路の動作を説明する。
第１の実施の形態の電流検出回路において、差動アンプ４と補償トランジスタ５とにより、接続点Ｑに対する接続点Ｐの電位が正方向に増大すると、接続点Ｑの電位が増大する。逆に、接続点Ｑに対する接続点Ｐの電位が負方向に増大すると、接続点Ｑの電位が下降する。こうして、オフセット用抵抗７と電流源回路８との接続点Ｐの電位と補助トランジスタ２のソース電位（接続点Ｑの電位）とが実質的に等しくなる。

一方、駆動回路９によってオン状態にある出力トランジスタ１と補助トランジスタ２のオン抵抗は、前述のサイズの比（ｎ：１）に実質的に反比例する。すなわち、出力トランジスタ１のオン抵抗をＲｏｎとすると、補助トランジスタ２のオン抵抗は、ｎ・Ｒｏｎとなる。従って、直流電源１０の電位をＶｉ、出力トランジスタ１のソース電流をＩ１とすると、出力トランジスタ１のソース電位は、（Ｖｉ−Ｉ１・Ｒｏｎ）となる。接続点Ｐの電位は、出力トランジスタ１のソース電位からオフセット用抵抗７の電圧降下分を引いたものであるから、オフセット用抵抗７の抵抗値をＲｘ、電流源回路８の電流値をＩｘとすると、（Ｖｉ−Ｉ１・Ｒｏｎ−Ｉｘ・Ｒｘ）となる。接続点Ｑの電位は、補助トランジスタ２のソース電流をＩ２とすると、（Ｖｉ−ｎ・Ｒｏｎ・Ｉ２）となる。この接続点Ｑの電位が接続点Ｐの電位と等しくなることより、補助トランジスタ２のソース電流Ｉ２は次式で表される。

Ｉ２＝（Ｉ１＋Ｉｘ・Ｒｘ／Ｒｏｎ）／ｎ（１）

電流検出用抵抗６には、電流検出用抵抗６の抵抗値をＲｓとすると、出力トランジスタ１のソース電流Ｉ１と次式（２）の関係にある検出電圧Ｖｓが発生する。

Ｖｓ＝Ｒｓ・（Ｉ１＋Ｉｘ・Ｒｘ／Ｒｏｎ）／ｎ（２）

図２は、第１の実施の形態の電流検出回路の特性図を表わしており、上式（２）の関係を図示したものである。電流源回路８の電流値Ｉｘがゼロ（Ｉｘ＝０）であれば、（２）式は、Ｖｓ＝Ｒｓ・Ｉ１／ｎとなり、検出電圧Ｖｓは出力トランジスタ１のソース電流Ｉ１に比例する。この場合、ソース電流Ｉ１は正方向のみの検出が可能である。

電流源回路８の電流値Ｉｘがゼロより大きい場合（Ｉｘ＞０）、検出電圧Ｖｓは出力トランジスタ１のソース電流Ｉ１がゼロであっても、電圧（Ｒｓ・Ｉｘ・Ｒｘ／Ｒｏｎ／ｎ）を示し、さらにソース電流Ｉ１が負になっても、Ｖｓ＝０となる値（−Ｉｘ・Ｒｘ／Ｒｏｎ）までの範囲で検出可能である。
電流源回路８の電流値Ｉｘがゼロより小さい場合（Ｉｘ＜０）、即ち、電流源回路８の電流がオフセット用抵抗７を逆方向に流れる場合には、Ｖｓ＝０となる（−Ｉｘ・Ｒｘ／Ｒｏｎ）の値も正値を示す。この場合には、より大きな出力トランジスタ１のソース電流Ｉ１が検出可能となる。

以上のように、本発明に係る第１の実施の形態の電流検出回路においては、オフセット用抵抗７と電流源回路８とを設けて、検出電流にオフセットをかけることにより、出力トランジスタ１のソース電流Ｉ１が負方向に流れても検出することが可能となる。
尚、第１の実施の形態の電流検出回路において、オフセット用抵抗７及び電流源回路８によりオフセット電圧源が構成されている。また、差動アンプ４及び補償トランジスタ５により補償回路が構成されている。

《第２の実施の形態》
以下、本発明に係る第２の実施の形態の電流検出回路を添付の図３を用いて説明する。図３は第２の実施の形態の電流検出回路の構成を示した回路図である。
図３において、１Ａはスイッチ素子であり、ＰチャネルＭＩＳＦＥＴである出力トランジスタ、２ＡはＰチャネルＭＩＳＦＥＴである補助トランジスタ、３は負荷、４は差動アンプ、５はＰチャネルＭＩＳＦＥＴである補償トランジスタ、６は電流検出用抵抗、７ＡはＰチャネルＭＩＳＦＥＴであるオフセット用抵抗素子、８は電流源回路、９Ａは駆動回路、１０は直流電源である。第２の実施の形態の電流検出回路において、前述の図１に示した第１の実施の形態の電流検出回路の構成と異なるところは、出力トランジスタ１Ａと補助トランジスタ２Ａとオフセット用抵抗素子７ＡがＰチャネルＭＩＳＦＥＴで構成されている点と、補助トランジスタ２Ａのゲートとオフセット用抵抗素子７Ａのゲートが接地されている点である。他の構成は図１に示した第１の実施の形態と同様であるので、その詳細な説明は省略する。

図３において、出力トランジスタ１Ａのソースは直流電源１０に接続され、ゲートは駆動回路９Ａに接続され、ドレインは負荷３に接続されている。補助トランジスタ２Ａのソースは直流電源１０に接続され、ゲートは接地され、ドレインは補償トランジスタ５のソースに接続される。オフセット用抵抗素子７Ａは、ソースが出力トランジスタ１Ａと負荷３との接続点に接続され、ドレインが電流源回路８に接続され、ゲートが接地されている。

第２の実施の形態の電流検出回路は、モノリシック集積回路に内蔵されており、出力トランジスタ１Ａと補助トランジスタ２Ａとオフセット用抵抗素子７Ａのサイズの比をｎ：１：ｋとする。ここで、サイズの比をｎ：１：ｋとするとは、各トランジスタのゲート長を同じとし、ゲート幅をｎ：１：ｋにすることである。

差動アンプ４は、補助トランジスタ２Ａと補償トランジスタ５の接続点Ｑに対するオフセット用抵抗素子７Ａと電流源回路８との接続点Ｐの電位を検出し、その電位差を増幅する。そして、差動アンプ４は、増幅した電圧を補償トランジスタ５のゲートへ出力する。駆動回路９Ａは出力トランジスタ１Ａに駆動信号を出力し、出力トランジスタ１Ａをオンオフする。ここで、駆動回路９Ａが出力するＬレベルの駆動信号は、出力トランジスタ１Ａを充分オン状態とする接地電位である。また、駆動回路９Ａが出力するＨレベルの駆動信号は、出力トランジスタ１Ａを充分オフ状態とする高電位（例えば電源電圧Ｖｉ）である。

以下、図３に示した第２の実施の形態の電流検出回路における動作について説明する。
第２の実施の形態の電流検出回路において、差動アンプ４と補償トランジスタ５とにより、前述の第１の実施の形態と同様に、接続点Ｑに対する接続点Ｐの電位が正方向に増大すると、接続点Ｑの電位が増大する。逆に、接続点Ｑに対する接続点Ｐの電位が負方向に増大すると、接続点Ｑの電位が下降する。こうして、オフセット用抵抗素子７Ａと電流源回路８との接続点Ｐの電位と補助トランジスタ２Ａのドレイン電位（接続点Ｑの電位）とが実質的に等しくなる。

補助トランジスタ２Ａはゲートが接地されているので常にオン状態である。駆動回路９Ａによってオン状態にある出力トランジスタ１Ａと補助トランジスタ２Ａのオン抵抗は、前述の各トランジスタのサイズの比（ｎ：１：ｋ）に実質的に反比例する。すなわち、出力トランジスタ１Ａのオン抵抗をＲｏｎとすると、補助トランジスタ２Ａのオン抵抗は、ｎ・Ｒｏｎとなる。また、オフセット用抵抗素子７Ａもゲートを接地されてオン状態にあり、その抵抗値は、（ｎ／ｋ）・Ｒｏｎとなる。従って、直流電源１０の電位をＶｉ、出力トランジスタ１Ａのドレイン電流をＩ１Ａとすると、出力トランジスタ１Ａのドレイン電位は、（Ｖｉ−Ｉ１Ａ・Ｒｏｎ）となる。接続点Ｐの電位は、出力トランジスタ１Ａのドレイン電位からオフセット用抵抗素子７Ａの電圧降下分を引いたものであるから、電流源回路８の電流値をＩｘとすると、（Ｖｉ−Ｉ１Ａ・Ｒｏｎ−Ｉｘ・（ｎ／ｋ）・Ｒｏｎ）となる。接続点Ｑの電位は、補助トランジスタ２Ａのドレイン電流をＩ２Ａとすると、（Ｖｉ−ｎ・Ｒｏｎ・Ｉ２Ａ）となる。接続点Ｑの電位が接続点Ｐの電位と等しくなることより、補助トランジスタ２Ａのドレイン電流Ｉ２Ａは次式で表される。

Ｉ２Ａ＝Ｉ１Ａ／ｎ＋Ｉｘ／ｋ（３）

電流検出用抵抗６には、電流検出用抵抗６の抵抗値をＲｓとすると、出力トランジスタ１Ａのドレイン電流Ｉ１Ａと次式（４）の関係にある検出電圧Ｖｓが発生する。

Ｖｓ＝Ｒｓ・（Ｉ１Ａ／ｎ＋Ｉｘ／ｋ）（４）

以上のように、本発明に係る第２の実施の形態の電流検出回路においては、オフセット用抵抗素子７Ａと電流源回路８により検出電流にオフセットをかけることにより、出力トランジスタ１Ａのドレイン電流Ｉ１Ａが負方向に流れても検出することができる。また、オフセット用抵抗素子７Ａを、オン状態においてサイズの比に応じたオン抵抗となるように、出力トランジスタ１Ａと同様のＰチャネルＭＩＳＦＥＴとすることにより、オン抵抗における温度特性や製造バラツキの影響を検出電圧Ｖｓから除去することができる。このため、本発明に係る第２の実施の形態の電流検出回路においては、精度の高い電流検出が可能となる。

《第３の実施の形態》
以下、本発明に係る第３の実施の形態の電流検出回路を添付の図４を用いて説明する。図４は第３の実施の形態の電流検出回路の構成を示した回路図である。
図４に示すように、第３の実施の形態の電流検出回路においては、負荷３Ｂが電源電位側に接続され、スイッチ素子である出力トランジスタ１Ｂがソースを接地したＮチャネルＭＩＳＦＥＴで構成されている。図４において、補助トランジスタ２Ｂ、補償トランジスタ５Ｂ、及びオフセット用抵抗素子７Ｂは、全てＮチャネルＭＩＳＦＥＴで構成されている。補助トランジスタ２Ｂとオフセット用抵抗素子７Ｂの各ゲートは電源電位Ｖｉとなっており、補助トランジスタ２Ｂのソースは接地されている。電流源回路８Ｂはオフセット用抵抗素子７Ｂへ電流を流し込むよう構成されており、電流検出用抵抗６Ｂは電源電位側に接続されている。

以上のように、第３の実施の形態の電流検出回路は、前述の図３に示した第２の実施の形態の電流検出回路における電源電位側と接地電位側への接続を逆転させた構成である。従って、第３の実施の形態の電流検出回路は、電流の向きと電圧の正負が反転しているだけで第２の実施の形態の電流検出回路と等価である。

《第４の実施の形態》
本発明に係る第４の実施の形態のスイッチング電源を添付の図５及び図６用いて説明する。図５は第４の実施の形態のスイッチング電源の構成を示した回路図であり、図６は第４の実施の形態のスイッチング電源における要部動作波形図である。第４の実施の形態のスイッチング電源は、前述の第２の実施の形態の電流検出回路の構成を有するスイッチング電源である。

図５において、第４の実施の形態のスイッチング電源は、電源電圧Ｖｉを出力する直流電源１０と降圧コンバータ２０とを具備しており、負荷３２に対して出力電流Ｉｏを供給する。降圧コンバータ２０は、ＰチャネルＭＩＳＦＥＴからなるスイッチ素子２１と、ＰチャネルＭＩＳＦＥＴからなる補助トランジスタ２２と、ＮチャネルＭＩＳＦＥＴからなる同期整流トランジスタ２３と、差動アンプ２４と、ＰチャネルＭＩＳＦＥＴからなる補償トランジスタ２５と、抵抗値Ｒｓを有する電流検出用抵抗２６と、ＰチャネルＭＩＳＦＥＴからなるオフセット用抵抗素子２７と、電流源回路２８と、スイッチ素子２１と同期整流トランジスタ２３を駆動する制御回路２９と、インダクタ３０と、出力コンデンサ３１とを有する。ここで、同期整流トランジスタ２３が整流回路であり、出力コンデンサ３１が平滑手段である。

第４の実施の形態のスイッチング電源において、少なくともスイッチ素子２１と補助トランジスタ２２とオフセット用抵抗素子２７は、モノリシック集積回路に内蔵されており、スイッチ素子２１と補助トランジスタ２２とオフセット用抵抗素子２７のサイズの比をｎ：１：ｋとする。尚、第４の実施の形態のスイッチング電源におけるスイッチ素子２１が前述の第２の実施の形態の電流検出回路における出力トランジスタ１Ａに相当する。
制御回路２９は、電流検出用抵抗２６から検出電圧Ｖｓが入力され、出力コンデンサ３１から負荷３２に供給される出力電圧Ｖｏを検出する。そして、制御回路２９は、出力電圧Ｖｏを安定化させるように、検出電圧Ｖｓの上限値を設定し、スイッチ素子２１と同期整流トランジスタ２３を交互にオンオフする。

図６において、（ａ）は出力コンデンサ３１から負荷３２に供給される出力電流Ｉｏ、（ｂ）はインダクタ３０に流れる電流ＩＬ、（ｃ）は検出電圧Ｖｓと制御回路２９によって設定される検出電圧Ｖｓの上限設定値Ｖｃ、及び（ｄ）は出力電圧Ｖｏの変動を示す波形である。

以下、図６の要部動作波形図を参照しながら、第４の実施の形態のスイッチング電源の動作について説明する。
まず、図６の波形図における左側部分（時刻ｔ３まで状態）の通常動作について説明する。
時刻ｔ０において、制御回路２９からの駆動信号によって、同期整流トランジスタ２３がオフ状態になり、スイッチ素子２１がオン状態になると、直流電源１０からスイッチ素子２１を介してインダクタ３０に電流が流れる。このインダクタ電流ＩＬは、インダクタ３０への印加電圧である降圧コンバータ２０の入出力電圧差（Ｖｉ−Ｖｏ）に比例して時間と共に増加していく。補助トランジスタ２２と差動アンプ２４と補償トランジスタ２５と電流検出用抵抗２６とオフセット用抵抗素子２７と電流源回路２８は第２の実施の形態で示した電流検出回路と同様の構成であり、電流検出用抵抗２６には次式（５）で表される検出電圧Ｖｓが発生する。

Ｖｓ＝Ｒｓ・（ＩＬ／ｎ＋Ｉｘ／ｋ）（５）

制御回路２９は出力電圧Ｖｏを検出し、出力電圧Ｖｏを安定化するように検出電圧の上限設定値Ｖｃを設定し、検出電圧Ｖｓを上限設定値Ｖｃと比較する。時刻ｔ１において、検出電圧Ｖｓが上限設定値Ｖｃに達すると、制御回路２９はスイッチ素子２１をオフ状態とし、続いて同期整流トランジスタ２３をオン状態とする。インダクタ電流ＩＬは、インダクタ３０への印加電圧である出力電圧Ｖｏに比例して時間と共に減少していく。制御回路２９は内部に発振器（図示なし）を有し、時刻ｔ２において、同期整流トランジスタ２３をオフ状態とし、スイッチ素子２１をオン状態とする。制御回路２９は以上の動作を繰り返す。検出電圧Ｖｓの上限設定値Ｖｃが高くなると、スイッチ素子２１のオン状態が長くなってインダクタ電流ＩＬのピーク値が大きくなり、出力コンデンサ３１を充電する電流が増える。逆に上限設定値Ｖｃが低くなると、インダクタ電流ＩＬのピーク値が小さくなり、出力コンデンサ３１を充電する電流が減る。即ち、上限設定値Ｖｃの設定により出力電力を制御することができる。このようにインダクタ電流ＩＬを制御することにより出力電圧Ｖｏを安定化する制御方法を電流モード制御方式という。

次に、図６の時刻ｔ３において、出力電流Ｉｏが急減してゼロになった場合の動作を説明する。
出力電流Ｉｏが急減した後、降圧コンバータ２０は負荷３２への電力供給が過剰となり、出力電圧Ｖｏは上昇する。制御回路２９は上昇した出力電圧Ｖｏを元に戻すために、検出電圧Ｖｓの上限設定値Ｖｃを下げる。上限設定値Ｖｃの低下に従い、スイッチ素子２１のオン時間は短くなり、インダクタ電流ＩＬは減少する。時刻ｔ４において、インダクタ電流ＩＬはゼロになるが、検出電圧ＶｓはＲｓ・Ｉｘ／ｋである。出力電圧Ｖｏの上昇はこの時点で停止する。時刻ｔ４以降のインダクタ電流ＩＬはゼロを下回り、やがて時刻ｔ５において、インダクタ電流ＩＬのピーク値がＶｃ＝０に相当する −（ｎ／ｋ）・Ｉｘまで減少して出力電圧Ｖｏが下がり続ける。時刻ｔ６において、出力電圧Ｖｏが目標値に近づくと、制御回路２９は上限設定値Ｖｃを上昇させ、出力電圧Ｖｏの低下を制動する。この後、出力電圧Ｖｏは減衰振動しながら目標値に達する。

以上のように、本発明に係る第４の実施の形態のスイッチング電源は、負方向の電流も制御可能な電流モード制御方式であるので、負荷急減などによる出力電圧の上昇に対し、インダクタ電流を逆流させることにより、上昇した出力電圧を急速に低下させている。このため、第４の実施の形態のスイッチング電源によれば、出力電圧のオーバーシュートの発生を抑制し、且つ目標値への復帰が速いという優れた効果を得ることができる。
尚、第４の実施の形態のスイッチング電源において、オフセット用抵抗素子２７及び電流源回路２８によりオフセット電圧源が構成されている。また、差動アンプ２４及び補償トランジスタ２５により補償回路が構成されている。

《第５の実施の形態》
以下、本発明に係る第５の実施の形態のスイッチング電源を添付の図７及び図８用いて説明する。図７は第５の実施の形態のスイッチング電源の構成を示した回路図である。図８は第５の実施の形態のスイッチング電源におけるインダクタ電流ＩＬと検出電圧Ｖｓの関係を示す特性図である。図７において、図５に示した第４の実施の形態のスイッチング電源と同じ機能、構成を有する要素には同じ番号を付与し、その説明は省略する。第５の実施の形態のスイッチング電源において、第４の実施の形態の構成と異なるところは制御回路の構成であり、第４の実施の形態における制御回路２９に出力電圧の急変に対応できる機能が追加されている。従って、第５の実施の形態においては、図５に示した第４の実施の形態の制御回路２９と区別するため、制御回路２９Ａとし、その内部構成を以下具体的に説明する。

図７において、制御回路２９Ａは、基準電圧源２９０と出力電圧検出回路２９１と誤差アンプ２９２と第１の比較器２９３と第２の比較器２９４と第１のクランプ回路２９５と第２のクランプ回路２９６とクロック回路２９７と電流比較器２９８とＲＳラッチ２９９と駆動回路３００とを有する。基準電圧源２９０は可変であり、誤差アンプ２９２の正入力端子と第１の比較器２９３の負入力端子と第２の比較器２９４の正入力端子に基準電圧Ｖｒを印加する。出力電圧検出回路２９１は抵抗２９１１〜２９１４の直列回路からなり、出力電圧Ｖｏを分圧する。抵抗２９１１と抵抗２９１２の接続点は第１の比較器２９３の正入力端子に接続され、抵抗２９１２と抵抗２９１３の接続点は誤差アンプ２９２の負入力端子に接続され、抵抗２９１３と抵抗２９１４の接続点は第２の比較器２９４の負入力端子に接続される。

誤差アンプ２９２の出力は上限設定値Ｖｃであり、電流比較器２９８の負入力端子に接続される。第１の比較器２９３の出力は第１のクランプ回路２９５に入力される。第１のクランプ回路２９５は、第１の比較器２９３の出力がＨレベルの時、上限設定値Ｖｃを第１の設定電圧Ｖｃ１以下にクランプし、第１の比較器２９３の出力がＬレベルの時、上限設定値Ｖｃに対する第１の設定電圧Ｖｃ１以下とするクランプを解除する。第２の比較器２９４の出力は第２のクランプ回路２９６に入力される。第２のクランプ回路２９６は、第２の比較器２９４の出力がＨレベルの時、上限設定値Ｖｃを第２の設定電圧Ｖｃ２以上にクランプし、第２の比較器２９４の出力がＬレベルの時、上限設定値Ｖｃに対する第２の設定電圧Ｖｃ２以上とするクランプを解除する。

クロック回路２９７は、所定の周波数のクロック信号をＲＳラッチ２９９のセット端子へ出力する。電流比較器２９８は、正入力端子に電流検出信号である検出電圧Ｖｓが入力され、負入力端子に上限設定値Ｖｃが入力され、ＲＳラッチ２９９のリセット端子へ出力する。駆動回路３００は、ＲＳラッチ２９９の出力に基づいて、スイッチ素子２１と同期整流トランジスタ２３を交互にオンオフする。

次に、第５の実施の形態のスイッチング電源における制御回路２９Ａの動作を説明する。
まず、通常時の動作を説明する。出力電圧Ｖｏは出力電圧検出回路２９１によって分圧され、誤差アンプ２９２において基準電圧Ｖｒと比較される。このとき、基準電圧Ｖｒは第１の電圧Ｖｒ１に設定されている。誤差アンプ２９２の出力である検出電圧の上限設定値Ｖｃは、出力電圧Ｖｏが目標値よりも高いと低下し、出力電圧Ｖｏが目標値よりも低いと上昇する。クロック回路２９７からのクロック信号によりセットされたＲＳラッチ２９９はＨレベルを出力し、駆動回路３００によって同期整流トランジスタ２３がオフ状態とされ、スイッチ素子２１がオン状態とされる。この結果、直流電源１０よりスイッチ素子２１を介してインダクタ３０に電流が流れる。このインダクタ電流ＩＬの増加とともに検出電圧Ｖｓも上昇する。

検出電圧Ｖｓが上限設定値Ｖｃを上回ると電流比較器２９８の出力がＨレベルとなり、リセットされたＲＳラッチ２９９はＬレベルの信号を出力する。ＲＳラッチ２９９からのＬレベルの信号により、駆動回路３００はスイッチ素子２１をオフ状態とし、同期整流トランジスタ２３をオン状態とする。この状態はクロック回路２９７からのクロック信号が発生するまでである。クロック回路２９７からのクロック信号がＲＳラッチ２９９に入力されると、ＲＳラッチ２９９はＨレベルを出力し、前述の動作を繰り返す。このように、スイッチ素子２１と同期整流トランジスタ２３は駆動回路３００により交互にオンオフされて、降圧コンバータ２０は安定した出力電圧Ｖｏを負荷３２へ供給する。この通常時の動作においては、出力電圧Ｖｏは目標値に安定化されているため、第１の比較器２９３及び第２の比較器２９４はいずれもＨレベルを出力し、上限設定値Ｖｃは第２の設定電圧Ｖｃ２以上であり、且つ第１の設定電圧Ｖｃ１以下にクランプされている。

次に、出力電圧Ｖｏを別の目標値に急速に上昇させるために、基準電圧源２９０の基準電圧Ｖｒを第１の電圧Ｖｒ１から第２の電圧Ｖｒ２へと急に高くした場合の動作について説明する。
基準電圧Ｖｒが第１の電圧Ｖｒ１から第２の電圧Ｖｒ２へと変化したため、誤差アンプ２９２は出力電圧Ｖｏを上昇させるために、上限設定値Ｖｃを上昇させる。同時に、第１の比較器２９３は負入力端子への印加電圧が第２の電圧Ｖｒ２に上昇したので、出力がＬレベルとなり、上限設定値Ｖｃに対する第１の設定電圧Ｖｃ１以下とするクランプを解除する。このため、上限設定値Ｖｃは第１の設定電圧Ｖｃ１より高くなり、インダクタ電流ＩＬも通常動作での最大値より大きくなって、出力コンデンサ３１への充電が急速に進む。そして、出力電圧Ｖｏが基準電圧源２９０の第２の電圧Ｖｒ２で設定される目標値に近づくと、第１の比較器２９３は出力がＨレベルとなり、上限設定値Ｖｃに対する第１の設定電圧Ｖｃ１以下になるようクランプがかかる。このため、上限設定値Ｖｃは第１の設定電圧Ｖｃ１まで低下し、インダクタ電流ＩＬは通常動作時の最大値に制限され、出力コンデンサ３１への充電動作に制動が加わる。やがて上限設定値Ｖｃは第１の設定電圧Ｖｃ１より下降し、出力電圧Ｖｏは基準電圧源２９０の第２の電圧Ｖｒ２により設定された目標値に安定化される。

次に、出力電圧Ｖｏをさらに別の目標値に急速に低下させるために、基準電圧源２９０の基準電圧Ｖｒを第２の電圧Ｖｒ２から第１の電圧Ｖｒ１へと急に低くした場合の動作を説明する。
基準電圧Ｖｒが第２の電圧Ｖｒ２から第１の電圧Ｖｒ１へと変化したため、誤差アンプ２９２は出力電圧Ｖｏを低下させるために、上限設定値Ｖｃを低下させる。同時に、第２の比較器２９４は正入力端子への印加電圧が第１の電圧Ｖｒ１に低下したので、出力がＬレベルとなり、上限設定値Ｖｃに対する第２の設定電圧Ｖｃ２以上とするクランプを解除する。このため、上限設定値Ｖｃは第２の設定電圧Ｖｃ２より低くなり、インダクタ電流ＩＬも通常動作での最小値より小さくなって逆流し、出力コンデンサ３１からの放電が急速に進む。そして、出力電圧Ｖｏが第１の電圧Ｖｒ１で設定される目標値に近づくと、第２の比較器２９４は出力がＨレベルとなり、上限設定値Ｖｃに対する第２の設定電圧Ｖｃ２以上となるクランプがかかる。このため、上限設定値Ｖｃは第２の設定電圧Ｖｃ２まで上昇し、インダクタ電流ＩＬは通常動作時の最小値に制限され、出力コンデンサ３１からの放電動作に制動が加わる。やがて上限設定値Ｖｃは第２の設定電圧Ｖｃ２より上昇し、出力電圧Ｖｏは第１の電圧Ｖｒ１で設定される目標値に安定化される。

図８は第５の実施の形態のスイッチング電源におけるインダクタ電流ＩＬと検出電圧Ｖｓの関係を示す特性図である。
図８に示すように、第５の実施の形態のスイッチング電源において、インダクタ電流ＩＬはその変化幅が通常動作時では第１の設定電圧Ｖｃ１と第２の設定電圧Ｖｃ２とで設定された範囲内に制限されており必要最小限に抑制されている。そして、必要な期間においては、インダクタ電流ＩＬの制限範囲を外して、電力の供給と回生を急速に行っている。従って、第５の実施の形態のスイッチング電源は、出力電圧の急変などに高速に対応し、且つ通常動作への復帰もスムーズに行うことができる。

《第６の実施の形態》
以下、本発明に係る第６の実施の形態のスイッチング電源を添付の図９及び図１０用いて説明する。図９は第６の実施の形態のスイッチング電源の構成を示した回路図である。図１０は第６の実施の形態のスイッチング電源におけるインダクタ電流ＩＬと検出電圧Ｖｓの関係を示す特性図である。
図９において、図５に示した第４の実施の形態のスイッチング電源と同じ機能、構成を有する要素には同じ番号を付与し、その説明は省略する。第６の実施の形態のスイッチング電源において、第４の実施の形態の構成と異なるところは電流源回路と制御回路の構成である。従って、第６の実施の形態においては、図５に示した第４の実施の形態の電流源回路２８及び制御回路２９と区別するため、電流源回路２８Ｂ及び制御回路２９Ｂとし、その内部構成を以下具体的に説明する。

以下、図９に示した第６の実施の形態のスイッチング電源における電流源回路２８Ｂと制御回路２９Ｂの構成について説明する。
図９において、電流源回路２８Ｂは、オフセット用抵抗素子２７のドレインからの電流を接地へ流す出す第１の電流源回路２８１と、オフセット用抵抗素子２７のドレインに電流を流し込む第２の電流源回路２８２とを有している。第１の電流源回路２８１と第２の電流源回路２８２はそれぞれ制御端子を有しており、それらの制御端子にＨレベルの信号が入力されると、第１の電流源回路２８１と第２の電流源回路２８２が活性化される構成である。

図９に示すスイッチング電源における制御回路２９Ｂにおいて、図７に示した第５の実施の形態における制御回路２９Ａと同じ機能、構成を有するものには同じ番号を付与し、その説明は省略する。図９の制御回路２９Ｂにおいて、図７の制御回路２９Ａの構成と異なるのは、第１の比較器２９３と第２の比較器２９４の代わりに第１の比較器２９３Ｂと第２の比較器２９４Ｂとを用い、第１のクランプ回路２９５と第２のクランプ回路２９６が設けられていない点である。

制御回路２９Ｂでは、第１の比較器２９３Ｂの正入力端子と第２の比較器２９４Ｂの負入力端子に基準電圧源２９０の基準電圧Ｖｒが印加されている。また、抵抗２９１１と抵抗２９１２の接続点は第１の比較器２９３Ｂの負入力端子に接続され、抵抗２９１３と抵抗２９１４の接続点は第２の比較器２９４Ｂの正入力端子に接続される。第１の比較器２９３Ｂの出力Ｖ３は第１の電流源回路２８１の制御端子に印加され、第２の比較器２９４Ｂの出力Ｖ４は、第２の電流源回路２８２の制御端子に印加される。

次に、第６の実施の形態のスイッチング電源の動作について説明する。
まず、通常時の動作を説明する。出力電圧Ｖｏは出力電圧検出回路２９１によって分圧され、誤差アンプ２９２によって基準電圧源２９０の基準電圧Ｖｒと比較される。誤差アンプ２９２の出力である検出電圧の上限設定値Ｖｃは、出力電圧Ｖｏが目標値よりも高いと低下し、出力電圧Ｖｏが目標値よりも低いと上昇する。クロック回路２９７からのクロック信号でセットされたＲＳラッチ２９９はＨレベルを出力し、駆動回路３００によって同期整流トランジスタ２３がオフ状態とされ、スイッチ素子２１がオン状態とされる。この状態において、直流電源１０よりスイッチ素子２１を介してインダクタ３０に電流が流れる。このインダクタ電流ＩＬの増加とともに検出電圧Ｖｓも上昇する。検出電圧Ｖｓが上限設定値Ｖｃを上回ると電流比較器２９８の出力がＨレベルとなり、リセットされたＲＳラッチ２９９はＬレベルの信号を出力する。このＬレベルの信号により、駆動回路３００はスイッチ素子２１をオフ状態とし、同期整流トランジスタ２３をオン状態とする。この状態はクロック回路２９７からのクロック信号が発生するまでである。

クロック回路２９７からのクロック信号がＲＳラッチ２９９に入力されると、ＲＳラッチ２９９はＨレベルを出力し、前述の動作を繰り返す。このように、スイッチ素子２１と同期整流トランジスタ２３は駆動回路３００により交互にオンオフされて、降圧コンバータ２０は安定した出力電圧Ｖｏを負荷３２へ供給する。この通常時の動作においては、出力電圧Ｖｏは目標値に安定化されているため、第１の比較器２９３Ｂ及び第２の比較器２９４ＢはいずれもＬレベルを出力し、電流源回路２８Ｂの第１の電流源回路２８１と第２の電流源回路２８２はいずれも不活性である。このため、オフセット用抵抗素子２７には電流が流れず、その両端電圧はゼロである。即ち、オフセット電圧は発生せず、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する。

次に、出力電圧Ｖｏを別の目標値に急速に上昇させるために、基準電圧Ｖｒが第１の電圧Ｖｒ１から第２の電圧Ｖｒ２へ急に高くした場合の動作を説明する。
基準電圧Ｖｒが第１の電圧Ｖｒ１から第２の電圧Ｖｒ２へと変化したため、誤差アンプ２９２は出力電圧Ｖｏを上昇させるために、上限設定値Ｖｃが上昇する。同時に、第１の比較器２９３Ｂは正入力端子への印加電圧が第２の電圧Ｖｒ２に上昇したので、出力Ｖ３がＨレベルとなり、電流源回路２８Ｂの第１の電流源回路２８１を活性化する。このため、第１の電流源回路２８１の電流によってオフセット用抵抗素子２７には電圧が発生し、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する電圧から所定値だけ低下した電圧となる。即ち、上限設定値Ｖｃは元のままであるが、検出電圧Ｖｓが低くなるために、検出電圧Ｖｓが上限設定値Ｖｃに追従するように、スイッチ素子２１のオン時間は長くなる。結果的にインダクタ電流ＩＬは通常動作での最大値より大きくなり、出力コンデンサ３１への充電が急速に進む。そして、出力電圧Ｖｏが基準電圧源２９０の第２の電圧Ｖｒ２で設定された目標値に近づくと、第１の比較器２９３Ｂは出力Ｖ３がＬレベルとなり、第１の電流源回路２８１は不活性化されて電流を流さなくなる。このため、オフセット用抵抗素子２７にはオフセット電圧は発生せず、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する電圧に戻り、検出電圧Ｖｓが高くなる。結果的にインダクタ電流ＩＬは通常動作時の最大値に制限され、出力コンデンサ３１への充電に制動が加わった状態となる。やがて上限設定値Ｖｃは下降し、出力電圧Ｖｏは基準電圧源２９０の第２の電圧Ｖｒ２で設定された目標値に安定化される。

次に、出力電圧Ｖｏをさらに別の目標値に急速に低下させるために、基準電圧Ｖｒが第２の電圧Ｖｒ２から第１の電圧Ｖｒ１へ急に低くした場合の動作を説明する。
基準電圧Ｖｒが第２の電圧Ｖｒ２から第１の電圧Ｖｒ１へと変化したため、誤差アンプ２９２は出力電圧Ｖｏを低下させるために、上限設定値Ｖｃが低下する。同時に、第２の比較器２９４Ｂは負入力端子への印加電圧が第１の電圧Ｖｒ１に低下したため、出力Ｖ４がＨレベルとなり、電流源回路２８Ｂの第２の電流源回路２８２を活性化する。このため、第２の電流源回路２８２の電流によってオフセット用抵抗素子２７には電圧が発生し、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する電圧から所定値だけ上昇した電圧となる。即ち、上限設定値Ｖｃは元のままであるが、検出電圧Ｖｓが高くなるために、検出電圧Ｖｓが上限設定値Ｖｃに追従するように、スイッチ素子２１のオン時間は短くなる。結果的にインダクタ電流ＩＬも通常動作での最小値より小さくなって逆流し、出力コンデンサ３１からの放電が急速に進む。そして、出力電圧Ｖｏが基準電圧源２９０の第１の電圧Ｖｒ１で設定された目標値に近づくと、第２の比較器２９４Ｂは出力Ｖ４がＬレベルとなり、第２の電流源回路２８２は不活性化されて電流を流さなくなる。このため、オフセット用抵抗素子２７にはオフセット電圧は発生せず、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する電圧に戻り、検出電圧Ｖｓが低くなる。結果的にインダクタ電流ＩＬは通常動作時の最小値に制限され、出力コンデンサ３１からの放電に制動が加わった状態となる。やがて上限設定値Ｖｃは上昇し、出力電圧Ｖｏは基準電圧源２９０の第１の電圧Ｖｒ１で設定された目標値に安定化される。

図１０は、第６の実施の形態のスイッチング電源におけるインダクタ電流ＩＬと検出電圧Ｖｓの関係を示す特性図である。通常動作時には第１の比較器２９３Ｂの出力Ｖ３と第２の比較器２９４Ｂの出力Ｖ４はともにＬレベルであり、電流源回路２８Ｂの第１の電流源回路２８１と第２の電流源回路２８２はいずれも不活性である。このため、オフセット電圧は発生せず、電流検出用抵抗２６に発生する検出電圧Ｖｓは、スイッチ素子２１に流れる電流に比例する。そして、出力電圧Ｖｏを変更するために、第１の比較器２９３Ｂの出力Ｖ３もしくは第２の比較器２９４Ｂの出力Ｖ４がＨレベルとなると、スイッチング電源における電流検出回路のオフセット電圧を発生させている。
図１０に示すように、第６の実施の形態のスイッチング電源においては、インダクタ電流ＩＬに対する検出電圧Ｖｓの関係をインダクタ電流ＩＬの零値を挟んで前後にシフトさせることにより、電力の供給と回生を急速に行うことができる。この結果、第６の実施の形態のスイッチング電源は、出力電圧の急変などに高速に対応することができ、且つ通常動作への復帰もスムーズに行うことができる。

尚、前述の第４の実施の形態から第６の実施の形態において、スイッチング電源として降圧コンバータを用いて説明してきたが、本発明に係る電流検出回路は降圧コンバータへの適用のみならず、ほとんど全てのスイッチング電源に適用可能である。例えば、第１の実施の形態や第２の実施の形態のように電源電位側に接続されるスイッチ素子の電流検出回路であれば、降圧コンバータや反転コンバータ、ブリッジコンバータのハイサイドスイッチの電流を検出することができる。また、第３の実施の形態のように接地電位側に接続されるスイッチ素子の電流検出回路であれば、昇圧コンバータや１石式絶縁コンバータ、ブリッジコンバータのローサイドスイッチの電流を検出することができる。

上記のように、本発明に係る電流検出回路は、いずれの形式のコンバータに適用しても、第４の実施の形態から第６の実施の形態において説明したスイッチング電源の優れた効果を奏するものである。
尚、上記の各実施の形態において、スイッチ素子としてＭＩＳＦＥＴで構成した例で説明したが、このＭＩＳＦＥＴはＭＯＳＦＥＴを含む電界効果トランジスタであり、ＭＩＳＦＥＴとしてＭＯＳＦＥＴを使用しても同様の効果を奏する。

本発明に係る電流検出回路は、ＭＩＳＦＥＴのようなトランジスタにおいて負方向に流れる電流を検出することができ、この電流検出回路を用いたスイッチング電源は、出力条件の急変に対し高速に応答して出力電圧を安定化させることができる電源として有用である。

本発明に係る第１の実施の形態の電流検出回路の構成を示す回路図本発明に係る第１の実施の形態の電流検出回路における特性図本発明に係る第２の実施の形態の電流検出回路の構成を示す回路図本発明に係る第３の実施の形態の電流検出回路の構成を示す回路図本発明に係る第４の実施の形態のスイッチング電源の構成を示す回路図本発明に係る第４の実施の形態のスイッチング電源における動作波形図本発明に係る第５の実施の形態のスイッチング電源の構成を示す回路図本発明に係る第５の実施の形態のスイッチング電源における電流検出回路の特性図本発明に係る第６の実施の形態のスイッチング電源の構成を示す回路図本発明に係る第６の実施の形態のスイッチング電源における電流検出回路の特性図従来の電流検出回路の構成を示す回路図

符号の説明

１出力トランジスタ
２補助トランジスタ
３負荷
４差動アンプ
５補償トランジスタ
６電流検出用抵抗
７オフセット用抵抗
８電流源回路
９駆動回路
１０直流電源
２１スイッチ素子
２２補助トランジスタ
２３同期整流トランジスタ
２４差動アンプ
２５補償トランジスタ
２６電流検出用抵抗
２７オフセット用抵抗素子
２８電流源回路
２９制御回路
３０インダクタ
３１出力コンデンサ
３２負荷

Claims

スイッチ素子の電流を検出する電流検出回路であって、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位が等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、
を具備し、
前記オフセット電圧源は、オフセット用抵抗素子と、前記オフセット用抵抗素子に電流を流す電流源回路と、を有し、
前記オフセット用抵抗素子は、前記スイッチ素子と同チャネルのＦＥＴである電流検出回路。
前記スイッチ素子と前記補助スイッチ素子は同チャネルのＦＥＴである請求項１に記載の電流検出回路。
前記補償回路は、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と、前記補助スイッチ素子の出力電位が入力される差動アンプと、
前記補助スイッチ素子の出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項１または２に記載の電流検出回路。
スイッチ素子と、前記スイッチ素子に接続されるインダクタと、前記インダクタの出力を整流する整流回路と、前記整流回路を流れる電流を平滑する平滑手段と、前記スイッチ素子の電流を検出する電流検出回路と、前記電流検出回路からの電流検出信号と前記平滑手段から出力される出力電圧が入力されて、前記出力電圧を制御するために前記スイッチ素子をオンオフする制御回路と、を具備するスイッチング電源であって、
前記電流検出回路は、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位とが等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、を有し、
前記オフセット電圧源は、オフセット用抵抗素子と、前記オフセット用抵抗素子に電流を流す電流源回路と、を有し、
前記オフセット用抵抗素子は、前記スイッチ素子と同チャネルのＦＥＴであるスイッチング電源。
前記スイッチ素子と前記補助スイッチ素子は同チャネルのＦＥＴである請求項４に記載のスイッチング電源。
前記補償回路は、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と、前記補助スイッチ素子の出力電位が入力される差動アンプと、
前記補助スイッチ素子の出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項４または５に記載のスイッチング電源。
前記制御回路は、出力電圧を制御するための制御信号を生成し、前記電流検出回路からの電流検出信号が前記制御信号に追従するように、前記スイッチ素子をオンオフするよう構成された請求項６に記載のスイッチング電源。
前記整流回路は整流スイッチ素子を有し、前記制御回路は前記スイッチ素子と前記整流スイッチ素子を交互にオンオフするよう構成された請求項７に記載のスイッチング電源。
前記制御回路は、前記出力電圧が目標値を含む所定の範囲内にある時に、前記制御信号の変化幅を制限するよう構成された請求項７に記載のスイッチング電源。
前記制御回路は、前記出力電圧が所定値以上の時に前記オフセット電圧を正の所定の電圧に増加し、前記出力電圧が所定値以下の時に前記オフセット電圧を負の所定の電圧へ減少するよう構成された請求項７に記載のスイッチング電源。
スイッチ素子と、前記スイッチ素子に接続されるインダクタと、前記インダクタの出力を整流する整流回路と、前記整流回路を流れる電流を平滑する平滑手段と、前記スイッチ素子の電流を検出する電流検出回路と、前記電流検出回路からの電流検出信号と前記平滑手段から出力される出力電圧が入力されて、前記出力電圧を制御するために前記スイッチ素子をオンオフする制御回路と、を具備するスイッチング電源であって、
前記電流検出回路は、
前記スイッチ素子と並設されて、少なくとも前記スイッチ素子がオン状態の時にはオン状態である補助スイッチ素子と、
オフセット電圧を発生するオフセット電圧源と、
前記スイッチ素子の出力電位に前記オフセット電圧を加えた電位と前記補助スイッチ素子の出力電位とが等しくなるように前記補助スイッチ素子の出力電流を調整する補償回路と、を有し、
前記制御回路は、出力電圧を制御するための制御信号を生成し、前記電流検出回路からの電流検出信号が前記制御信号に追従するように、前記スイッチ素子をオンオフするよう構成され、
前記制御回路は、前記出力電圧が所定値以上の時に前記オフセット電圧を正の所定の電圧に増加し、前記出力電圧が所定値以下の時に前記オフセット電圧を負の所定の電圧へ減少するよう構成されたスイッチング電源。