JP7008478B2 - 電流センスアンプ回路及びスイッチング電源装置 - Google Patents

Description

本発明は、電流検出トランジスタに流れる電流を検出する電流センスアンプ回路及びその電流センスアンプ回路を使用した電流モード制御型のスイッチング電源装置に関する。

入力電圧を降圧して一定の電圧を出力する電流モード制御型のスイッチング電源装置は、例えば図５に示すように構成されている（類似の技術として特許文献１、２、３）。このスイッチング電源装置は、第１ノードＬＸと第１電源端子１の間に接続され駆動信号φ１によってＯＮ／ＯＦＦが制御されるＰＭＯＳの第１スイッチングトランジスタＭＰ１と、第１ノードＬＸと第２電源端子（接地端子）２の間に接続され駆動信号φ１と同相の駆動信号φ２によってＯＮ／ＯＦＦが制御されるＮＭＯＳの同期整流用の第２スイッチングトランジスタＭＮ１を備える。Ｌ１は第１ノードＬＸと出力端子３の間に接続されたインダクタ、Ｃ１は出力端子３と第２電源端子２の間に接続された出力キャパシタである。

ＭＰ２はドレインが第１ノードＬＸに接続され駆動信号φ１によって第１スイッチングトランジスタＭＰ１と同期してＯＮ／ＯＦＦが制御されるＰＭＯＳの電流検出トランジスタ、Ｒ１はトランジスタＭＰ２のソースと第１電源端子１との間に接続された電流検出用の抵抗、４ＣはインダクタＬ１に流れる電流Ｉｓｗが分流することで抵抗Ｒ１に発生する電圧Ｖｄを増幅して電流センス信号Ｖｏとして出力する電流センスアンプ回路である。

５はトランジスタＭＰ１，ＭＰ２，ＭＮ１のＯＮ/ＯＦＦを制御する制御回路であり、駆動回路５１を備える。この駆動回路５１は、発振器５２で発振される固定周期の信号の立上りエッジをＳＥＴ端子に入力することによって駆動信号φ１、φ２を“Ｌ”レベルに設定し、ＲＥＳＥＴ端子に入力する信号の立上りエッジによって駆動信号φ１、φ２を“Ｈ”レベルに設定する。５３はエラーアンプとして働くオペアンプであり、出力端子３に出力する電圧Ｖｏｕｔを抵抗Ｒａ，Ｒｂで分圧した帰還電圧Ｖｆｂを、出力電圧Ｖｏｕｔの目標電圧を設定する基準電圧Ｖｒｅｆと比較することで、エラー電圧Ｖｅｒｒを発生する。５４はコンパレータであり、電流センスアンプ回路４Ｃから出力する電流センス信号Ｖｏとエラー電圧Ｖｅｒｒを比較して、その比較結果を駆動回路５１のＲＥＳＥＴ端子にリセット信号として出力する。

電流センスアンプ回路４Ｃは、反転入力端子が抵抗Ｒ２を介して第１電源端子１に接続され、非反転入力端子がトランジスタＭＰ２のソースに接続されたオペアンプ４１と、オペアンプ４１の出力端子にゲートが接続されソースがオペアンプ４１の反転入力端子に接続されドレインが抵抗Ｒ３を介して第２電源端子２に接続されたＰＭＯＳの制御トランジスタＭＰ３とを備える。この電流センスアンプ回路４Ｃのゲインは、Ｇ＝Ｖｏ／Ｖｄ＝Ｒ３／Ｒ２となる。

図６に図５のスイッチング電源装置の動作波形を示す。発振器５２から出力するパルスが“Ｈ”に立ち上がると、駆動回路５１によって駆動信号φ１が“Ｈ”から“Ｌ”に立ち下り、トランジスタＭＰ１，ＭＰ２がＯＮとなる。なお、駆動信号φ２はデッドタイムだけ早期に“Ｈ”から“Ｌ”に立ち下がっていて、このときはトランジスタＭＮ１はＯＦＦしている。そして、トランジスタＭＰ１がＯＮすることで、第１電源端子１から電流Ｉｓｗが第１ノードＬＸを経由してインダクタＬ１に流れ、そこにエネルギーが蓄積されると共にキャパシタＣ１が充電され、また出力端子３から図示しない負荷に電力が供給される。この電流ＩｓｗはインダクタＬ１のインダクタンスに応じて徐々に大きくなるので、電流センスアンプ回路４Ｃから出力する電流センス電圧Ｖｏはその電流Ｉｓｗに応じて徐々に大きくなる。

一方、出力電圧Ｖｏｕｔに対応した帰還電圧Ｖｆｂがオペアンプ５３において基準電圧Ｖｒｅｆと比較され、その比較結果であるエラー電圧Ｖｅｒｒ（＝Ｖｒｅｆ－Ｖｆｂ）がコンパレータ５４に入力している。そして、このコンパレータ５４において電流センスアンプ回路４Ｃから出力する電流センス電圧Ｖｏとエラー電圧Ｖｅｒｒが比較されて、Ｖｏ＞Ｖｅｒｒになると、駆動回路５１のＲＥＳＥＴ端子の電圧を“Ｌ”から“Ｈ”に立ち上げる。

これによって、駆動回路５１から出力している駆動信号φ１は“Ｈ”に立上り、トランジスタＭＰ１，ＭＰ２がＯＮからＯＦＦに切り替わる。また、駆動信号φ２がデッドタイムだけ遅れて“Ｌ”から“Ｈ”に立ち上がり、トランジスタＭＮ１がＯＦＦからＯＮに切り替わる。これによって、インダクタＬ１に蓄積されていたエネルギーによって、電流Ｉｓｗが出力端子３の方向に流れ、負荷とトランジスタＭＮ１を経由して第１ノードＬＸに戻る。以後、同様な動作が繰り返され、出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆに対応した電圧に収束される。

ところで、電流センスアンプ回路４Ｃで得られる電流センス電圧ＶｏのゲインＧは前記したようにＲ３／Ｒ２により設定されるので、抵抗Ｒ２又はＲ３の値を適宜設定することによりそのゲインＧを決めることができるが、このゲインＧが複数種要求される場合がある。

例えば、スイッチング電源装置を通常電流モードで動作させる場合は制御レンジを広くする必要からゲインＧが小さく抑えられが、軽負荷モードで動作させる場合は制御レンジを狭くすることができるのでゲインＧを大きくすることができる。ここで、通常電流モードと軽負荷電流モードを切り替え可能にするためには、電流センスアンプ回路４Ｃを２組用意すればよいが、チップ面積を増大を招く問題がある。

そこで、ゲインの異なる複数の電流センス信号を取り出し可能に電流センスアンプ回路を構成して、複数の電流センス信号のうちから１つの電流センス信号を選択してコンパレータ５４に入力できるようにすれば、上記問題を解決して通常電流モードと軽負荷モードの切り替えを実現することができる。

図７はこの点を考慮した電流モード制御型のスイッチング電源装置を示す回路である。ここでは、電流センスアンプ回路４Ｄとして、ゲインの異なる３個の電流センス信号Ｖｏ１，Ｖｏ２，Ｖｏ３を取り出すように３個のゲイン設定回路を構成している。すなわち、オペアンプ４１の出力信号で制御されるように制御トランジスタＭＰ３１，ＭＰ３２，ＭＰ３３を接続し、それら制御トランジスタＭＰ３１，ＭＰ３２，ＭＰ３３のソースと第１電源端子１との間に抵抗Ｒ２１，Ｒ２２，Ｒ２３を接続し、ドレインに抵抗Ｒ３１，Ｒ３２，Ｒ３３を接続し、それら抵抗Ｒ３１，Ｒ３２，Ｒ３３と第２電源端子２との間に抵抗Ｒ４１，Ｒ４２，Ｒ４３を接続している。

トランジスタＭＰ３１のドレインに得られる電流センス信号Ｖｏ１のゲインは「（Ｒ３１＋Ｒ４１）／Ｒ２１」、トランジスタＭＰ３２のドレインに得られる電流センス信号Ｖｏ２のゲインは「（Ｒ３２＋Ｒ４２）／Ｒ２２」、トランジスタＭＰ３３のドレインに得られる電流センス信号Ｖｏ３のゲインは「（Ｒ３３＋Ｒ４３）／Ｒ２３」となる。

しかしながら、オペアンプ４１のオフセット電圧Ｖｏｓ１や故意に付加したオフセット電圧Ｖｏｓ２（抵抗Ｒｏｓと電流源４２の電流Ｉｏｓによって生成される）があるときに、これらのオフセット電圧Ｖｏｓ１あるいはＶｏｓ（＝Ｖｏｓ１＋Ｖｏｓ２）が、電流センス信号Ｖｏ１～Ｖｏ３のゲイン分だけ増幅されてしまうので、それら電流センス信号Ｖｏ１～Ｖｏ３ごとにオフセットの影響が異なってくる。これを回避するために、オフセット付加回路でオフセット電圧Ｖｏｓ２を調整することができるが、これはオペアンプ４１の入力側で行われるので、電流センス信号Ｖｏ１～Ｖｏ３に影響がでる。

このため、電流源４３Ａ，４３Ｂ，４３Ｃを用いて抵抗Ｒ４１～Ｒ４３にトリミング電流Ｉｂ４～Ｉｂ６を出力してトリミングを行うことになるが、電流センス信号Ｖｏ１～Ｖｏ３を取り出すゲイン設定回路ごとにそのトリミングを行う必要があり、その処理が煩雑となる。

特開２００６－１０９６８９号公報 特開２０１０－２２０３５５号公報 特開２０１６－０６７１１３号公報

本発明の目的は、Ｎ個のゲイン設定回路から異なるゲインの電流センス信号を取り出す際でも、入力側のオフセットが電流センス信号に与える影響を回避するためのトリミングを、トリミング回路の電流源の調整によって、Ｎ個のゲイン設定回路について一律に行うことができるようにした電流センスアンプ回路及びそれを利用したスイッチング電源装置を提供することである。

上記目的を達成するために、請求項１にかかる発明の電流センスアンプ回路は、第１電 端子に一端が接続された第１抵抗を流れる電流を該第１抵抗に発生する電圧に基づいて検出する電流センスアンプ回路において、前記第１抵抗に発生する電圧を増幅するオペアンプと、前記第１抵抗に発生する電圧を元にゲインの異なる電流センス信号を取り出すように前記オペアンプで制御されるＮ個（Ｎ＝１、２、・・・、Ｎ）のゲイン設定回路と、前記オペアンプの入力側のオフセットの影響をトリミングするトリミング回路とを備え、前記Ｎ個のゲイン設定回路のそれぞれは、前記第１電源端子に一端が接続された第２抵抗と、ゲートが前記オペアンプの出力端子に接続されソースが前記第２抵抗の他端に接続された制御トランジスタと、該制御トランジスタのドレインに一端が接続された第３抵抗と、該第３抵抗の他端と第２電源端子の間に接続された第４抵抗からなり、前記オペアンプは、反転入力端子が前記Ｎ個のゲイン設定回路の内の１つのゲイン設定回路の前記制御トランジスタのソースに接続され、非反転入力端子が第１抵抗の他端に接続され、前記トリミング回路は、電流調整可能な電流源の電流をミラーしてトリミング電流として前記Ｎ個のゲイン設定回路の前記第４抵抗に出力するカレントミラー回路からなり、前記第２抵抗、前記第３抵抗、前記第４抵抗、及び前記トリミング回路の前記電流源の電流に対する前記カレントミラー回路のミラー比が、前記Ｎ個のゲイン設定回路間で所定の同一の関係を保持するように設定されていることを特徴とする。
請求項２にかかる発明は、請求項１に記載の電流センスアンプ回路において、前記第２抵抗をＲ２Ｎ、前記第３抵抗をＲ３Ｎ、前記第４抵抗をＲ４Ｎ、前記トリミング電流の前記電流源の電流に対する前記カレントミラー回路のミラー比をＭＮとしたときｋを任意数として、

となるように、Ｎ個のゲイン設定回路のα_Ｎとβ_Ｎを設定したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の電流センスアンプ回路において、前記第２抵抗は前記Ｎ個のゲイン設定回路で同一値に設定され、前記制御トランジスタは前記Ｎ個のゲイン設定回路で同一導電型で同一サイズに設定されていることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載の電流センスアンプ回路において、前記Ｎ個のゲイン設定回路の内の少なくとも１個のゲイン設定回路の前記第２抵抗と前記制御トランジスタの直列回路が２以上に分割され並列接続されていることを特徴とする。
請求項５にかかる発明は、請求項１、２、３又は４に記載の電流センスアンプ回路において、オフセットを付加するオフセット付加回路が、前記オペアンプの非反転入力端子に接続されていることを特徴とする。
請求項６にかかる発明のスイッチング電源装置は、ドレインが第１ノードに接続されソースが第１電源端子に接続された第１スイッチングトランジスタと、ドレインが前記第１ノードに接続されソースが第１抵抗の他端に接続され前記第１スイッチングトランジスタと同期してＯＮ／ＯＦＦが制御される電流検出トランジスタと、ドレインが前記第１ノードに接続されソースが第２電源端子に接続され、前記第１スイッチングトランジスタと相補的にＯＮ／ＯＦＦが制御される第２スイッチングトランジスタと、前記第１ノードと出力端子の間に接続されたインダクタと、前記出力端子と前記第２電源端子の間に接続された出力キャパシタと、請求項１乃至５のいずれか１つに記載の電流センスアンプ回路と、該電流センスアンプ回路のＮ個のゲイン設定回路で得られるＮ個の電流センス信号の内の１つと前記出力端子の出力電圧に応じて、前記電流検出トランジスタ、前記第１スイッチングトランジスタ、及び前記第２スイッチングトランジスタのＯＮ／ＯＦＦを制御する制御回路と、を備えることを特徴とする。

本発明によれば、ゲイン設定回路の第２抵抗、第３抵抗、第４抵抗、及びトリミング電流の電流源の電流に対する前記カレントミラー回路のミラー比が、Ｎ個のゲイン設定回路間で所定の同一の関係を保持するように設定されているので、入力側のオフセットが電流センス信号に与える影響を回避するためのトリミングを、トリミング回路の電流源の調整によって、Ｎ個のゲイン設定回路について一律に行うことができる。

本発明の第１実施例のスイッチング電源装置の回路図である。 図１の電流センスアンプ回路４Ａの出力電圧の特性図である。 図１の電流センスアンプ回路４Ａの出力電圧のトリミング説明図である。 本発明の第２実施例のスイッチング電源装置の電流センスアンプ回路４Ｂとその近傍の回路図である。 従来のスイッチング電源装置の回路図である。 図５のスイッチング電源装置の動作波形図である。 従来の別の例のスイッチング電源装置の回路図である。

＜第１の実施例＞
図１に本発明のスイッチング電源装置の実施例を示す。本実施例では、電流センスアンプ回路４Ａとして、抵抗Ｒ１に発生する電圧Ｖｄを増幅するオペアンプ４１と、抵抗Ｒ１に発生する電圧Ｖｄを元にゲインの異なる３個の電流センス信号Ｖｏ１，Ｖｏ２，Ｖｏ３を取り出すようにそのオペアンプ４１で制御される３個のゲイン設定回路と、３個のゲイン設定回路のオフセットをトリミングするトリミング回路と、を備えている。

第１ゲイン設定回路は、ゲートがオペアンプ４１の出力端子に接続されソースが抵抗Ｒ２１を介して第１電源端子１に接続されドレインが抵抗Ｒ３１の一端に接続されたＰＭＯＳの制御トランジスタＭＰ３１、及び抵抗Ｒ３１の他端と第２電源端子２の間に接続された抵抗Ｒ４１からなる。トランジスタＭＰ３１のソースはオペアンプ４１の反転入力端子に接続され、そのトランジスタＭＰ３１は負帰還制御トランジスタとして働く。

第２ゲイン設定回路は、ゲートがオペアンプ４１の出力端子に接続されソースが抵抗Ｒ２２を介して第１電源端子１に接続されドレインが抵抗Ｒ３２の一端に接続されたＰＭＯＳの制御トランジスタＭＰ３２、及び抵抗Ｒ３２の他端と第２電源端子２の間に接続された抵抗Ｒ４２からなる。

第３ゲイン設定回路は、ゲートがオペアンプ４１の出力端子に接続されソースが抵抗Ｒ２３を介して第１電源端子１に接続されドレインが抵抗Ｒ３３の一端に接続されたＰＭＯＳの制御トランジスタＭＰ３３、及び抵抗Ｒ３３の他端と第２電源端子２の間に接続された抵抗Ｒ４３からなる。

４３は電流Ｉｂ０が可変な電流源、ＭＰ４０はその電流源４３がドレインに接続されるＰＭＯＳトランジスタ、ＭＰ４１～ＭＰ４３はトランジスタＭＰ４０に対してカレントミラー接続されたＰＭＯＳトランジスタであり、これらの電流源４３とトランジスタＭＰ４０～ＭＰ４３によりトリミング電流発生回路が構成されている。そして、トランジスタＭＰ４１からは抵抗Ｒ４１に対して電流Ｉｂ０のＭ１倍のトリミング電流Ｉｂ１が、トランジスタＭＰ４２からは抵抗Ｒ４２に対して電流Ｉｂ０のＭ２倍のトリミング電流Ｉｂ２が、トランジスタＭＰ４３からは抵抗Ｒ４３に対して電流Ｉｂ０のＭ３倍のトリミング電流Ｉｂ３が、それぞれ印加できるようになっている。

抵抗Ｒ２１～Ｒ２３は同一抵抗値に設定され、トランジスタＭＰ３１～ＭＰ３３は同一サイズに設定されており、このためトランジスタＭＰ３１のドレイン電流ＩＳ１、トランジスタＭＰ３２のドレイン電流ＩＳ２、トランジスタＭＰ３３のドレイン電流ＩＳ３は、同一の電流（ＩＳ１＝ＩＳ２＝ＩＳ３）となっている。

よって、抵抗値を（Ｒ３１＋Ｒ４１）＜（Ｒ３２＋Ｒ４２）＜（Ｒ３３＋Ｒ４３）のように設定しておけば、トランジスタＭＰ３１のドレインに得られる電流センス信号Ｖｏ１、トランジスタＭＰ３２のドレインに得られる電流センス信号Ｖｏ２、トランジスタＭＰ３３のドレインに得られる電流センス信号Ｖｏ３は、図２（ａ）に示すゲイン特性となる。この図２（ａ）はオペアンプ４１にオフセット電圧が無い場合のゲイン特性であり、検出できる電流Ｉｓｗは０以上の正方向（入力端子１から第１ノードＬＸの方向）電流に限られる。また、オペアンプ４１に負のオフセット電圧Ｖｏｓ１がある場合は、図２（ｂ）に示すゲイン特性となる。図２（ｂ）で検出できる電流ＩｓｗはＩｓｗ１以上の正方向電流に限られる。

ところで、第１ノードＬＸに流れる電流Ｉｓｗは、上記した正方向に流れるばかりでなく、負荷が軽いときにはキャパシタＣ１に過度に電荷が蓄積されないように、第１ノードＬＸから第１電源端子１の方向（逆方向）に流れることがある。この逆流電流は第１電源端子１に回生する電流であるので回生電流とも呼ばれる。このような逆流電流を検出するにはオペアンプ４１に大きな正のオフセット電圧を与えて、図２（ｃ）に示すようなゲイン特性にする必要がある。この図２（ｃ）では、Ｉｓｗ２で示す逆方向電流まで検出可能となっている。

このような逆方向電流までも検出可能とするには、オペアンプ４１の本来のオフセット電圧Ｖｏｓ１にさらに、抵抗Ｒｏｓと電流源４２の電流Ｉｏｓによってオフセット電圧Ｖｏｓ２を付加したオフセット電圧Ｖｏｓ（＝Ｖｏｓ１＋Ｖｏｓ２）とすることが必要となる。この付加するオフセット電圧Ｖｏｓ２は、電流Ｉｏｓをトリミングすることで実現可能であるが、温度ドリフトを招き好ましくない。また、電流センスアンプ回路４Ａのバラツキによって電流Ｉｓｗ２が目標値から外れてしまうことがある。

そこで本実施例では、電流Ｉｏｓによってオフセット電圧Ｖｏｓ（＝Ｖｏｓ１＋Ｖｏｓ２）を設定しながらも、電流Ｉｓｗ２が目標値から外れている場合に、電流センスアンプ回路４Ａの出力側で、トリミング電流Ｉｂ１～Ｉｂ３によりトリミングして、そのオフセット電圧Ｖｏｓを目標値に合わせる。

図３はそのトリミング処理の説明図である。検出目標の逆流電流がＩｓｗ２までであるとき、前記したオフセットＶｏｓによって逆流電流Ｉｓｗ３まで検出できるようにバラツキが発生している場合、トランジスタＭＰ４１，ＭＰ４２，ＭＰ４３から供給されるトリミング電流Ｉｂ１，Ｉｂ２，Ｉｂ３を抵抗Ｒ４１，Ｒ４２，Ｒ４３に対して流すことで、電流センス信号Ｖｏ１，Ｖｏ２，Ｖｏ３の点線で示したゲイン特性を実線で示す目標のゲイン特性に合わせるように調整することができる。このトリミング電流Ｉｂ１，Ｉｂ２，Ｉｂ３は電流源４３の電流Ｉｂ０を調整することによって一律に設定することができる。このようにトリミング電流の調整のみで各ゲイン設定回路のゲイン特性を一律調整するには、電流センスアンプ回路４Ａの各抵抗Ｒ２１～Ｒ２３，Ｒ３１～Ｒ３３，Ｒ４１～Ｒ４３、カレントミラー比Ｍ１，Ｍ２，Ｍ３を以下の式を満たすように選択すればよい。

オペアンプ４１に入力する入力電圧Ｖ１は、電源端子１の電圧をＶｉｎ、電流検出トランジスタＭＰ２のソース電圧をＶｄとし、第１スイッチングトランジスタＭＰ１のＯＮ抵抗をＲｏｎ、電流検出トランジスタＭＰ２のＯＮ抵抗をＲｏｎｓとすると、Ｒｏｎ＜＜Ｒｏｎｓであるので、

となる。この電圧Ｖ１は、

で表すことができる。ａ傾き、ｂは切片であり、

である。

一方、電流センスアンプ回路４Ａの出力側の電流センス信号ＶｏＮ（Ｎは１、２、３）は、

で求められる。α_ＮはＮ番目の電流センス信号ＶｏＮを出力するゲイン設定回路のゲイン、β_Ｎは同ゲイン設定回路の切片であり、次の式で求まる。ＭＮはトランジスタＭＰ４１～ＭＰ４４のカレントミラーの倍率（ＭＮ＝Ｍ１，Ｍ２，Ｍ３）である。

本実施例では、各ゲイン設定回路について、その抵抗Ｒ２Ｎ、Ｒ３Ｎ、Ｒ４Ｎ、カレントミラーの倍率ＭＮを、

の関係が保持できるように設定することで、電流源４３の電流Ｉ０ｂの調整のみで各ゲイン設定回路についてのトリミングを一律に行う。ｋは任意数である。以下、詳しく説明する。

式（５）は式（２）から

となり、Ｉｓｗ＝０のときは、

となる。

回路のオフセットにバラツキがあってオフセットＶｏｓ（＝Ｖｏｓ１＋Ｒｏｓ×Ｉｏｓ）による切片ｂがｄｂだけ変動しているとき、それに応じてバイアス電流Ｉｂ０をｄＩｂ０だけトリミングしたときの電流センス信号の変化分ｄＶｏＮは、

となる。

そこで、回路のバラツキを相殺するためには、上記式（１１）を０にすればよく、この場合は、

となる。

である。

式（１３）のα_Ｎ、β_ＮはＮ番目のゲイン設定回路によって決まるが、そのα_Ｎ、β_Ｎの関係が式（１３）に示すｋになるように、各ゲイン設定回路について予め設定しておけば、式（２）の切片ｂがｄｂだけ変動しているとき、電流源４３のバイアス電流Ｉｂ０をｄＩｂ０だけトリミングするだけで、その変動を各ゲイン設定回路について一律に解消できる。よって、Ｎ番目のゲイン設定回路のＩｓｗ＝０のときの電流センス信号ＶｏＮを測定し、そのＶｏＮの現在値と目標値とのずれからトリミングよる変動量ｄＩｂ０を決定すれば、残りのゲイン設定回路についても一律にトリミングを実現できる。

ここで、図３に戻って、電流センス信号Ｖｏ１，Ｖｏ２，Ｖｏ３の検出電流が回路のオフセットのバラツキによってＩｓｗ３までとなっているときにおいて、目標電流Ｉｓｗ２まで検出できるようにするには、電流Ｉｂ０を調整すればよい。Ｉｂ１＝Ｉｂ０×Ｍ１、Ｉｂ２＝Ｉｂ０×Ｍ２、Ｉｂ３＝Ｉｂ０×Ｍ３であり、Ｖｏ１についてはＩｂ１×Ｒ４１、Ｖｏ２についてはＩｂ２×Ｒ４２、Ｖｏ３についてはＩｂ３×Ｒ４３のトリミング量となる。

＜第２実施例＞
図１の電流センスアンプ回路４Ａでは、電流センス信号Ｖｏ１，Ｖｏ２，Ｖｏ３が得られるように３個のゲイン設定回路を構成したが、図４に示す例ではゲイン設定回路を２個とし、それらをさらに３系統に分割している。図１において電流センス信号Ｖｏ１を得ていたゲイン設定回路のトランジスタＭＰ３１が、トランジスタＭＰ３１１，ＭＰ３１２，ＭＰ３１３に分割され、抵抗Ｒ２１が抵抗Ｒ２１１，Ｒ２１２，Ｒ２１３に分割されて構成されている。また、図１において電流センス信号Ｖｏ２を得ていたゲイン設定回路のトランジスタＭＰ３２が、トランジスタＭＰ３２１，ＭＰ３２２，ＭＰ３２３に分割され、抵抗Ｒ２２が抵抗Ｒ２２１，Ｒ２２２，Ｒ２２３に分割されて構成されている。

このようにトランジスタＭＰ３１や抵抗Ｒ２１を３系統に分割することで、電流ＩＳ１を増大させることができ、そのゲイン設定回路のゲインを高くすることができる。これによって抵抗Ｒ３１，Ｒ４１に大きな抵抗値が必要になることを回避できる。同様に、トランジスタＭＰ３２や抵抗Ｒ２２を３系統に分割することで、電流ＩＳ２を増大させることができ、そのゲイン設定回路のゲインを高くすることができる。これによって抵抗Ｒ３２，Ｒ４２に大きな抵抗値が必要になることを回避できる。さらに、抵抗Ｒ２１１～Ｒ２１３，Ｒ２２１～Ｒ２２３をすべて同一の抵抗値に設定することで、制御トランジスタＭＰ３１２，ＭＰ３１３，ＭＰ３２１，ＭＰ３２２，ＭＰ３２３のソース端のインピーダンスを、制御トランジスタＭＰ３１１のソース端のインピーダンスと同じにすることができ、各ゲイン設定回路を容易にマッチングさせることができる。

＜その他の実施例＞
なお、以上説明した電流センスアンプ回路４Ａ、４Ｂは、スイッチングトランジスタＭＰ１に流れる電流を検出する場合についてであったが、同期整流用のスイッチトランジスタＭＮ１に流れる電流を検出する電流センスアンプ回路にも、反対の導電型のトランジスタを使用する等によって同様に適用することができる。また、これらの電流センスアンプ回路４Ａ、４Ｂはスイッチング電源装置以外の電流検出用にも適用できる。

１：電源端子、２：接地端子、３：出力端子、４Ａ～４Ｄ：電流センスアンプ回路、４１：オペアンプ、４２，４３電流源、５：制御回路、５１：駆動回路、５２：発振器、５３：オペアンプ、５４：コンパレータ

Claims (6)

1. 第１電源端子に一端が接続された第１抵抗を流れる電流を該第１抵抗に発生する電圧に基づいて検出する電流センスアンプ回路において、
   前記第１抵抗に発生する電圧を増幅するオペアンプと、前記第１抵抗に発生する電圧を元にゲインの異なる電流センス信号を取り出すように前記オペアンプで制御されるＮ個（Ｎ＝１、２、・・・、Ｎ）のゲイン設定回路と、前記オペアンプの入力側のオフセットの影響をトリミングするトリミング回路とを備え、
   前記Ｎ個のゲイン設定回路のそれぞれは、前記第１電源端子に一端が接続された第２抵抗と、ゲートが前記オペアンプの出力端子に接続されソースが前記第２抵抗の他端に接続された制御トランジスタと、該制御トランジスタのドレインに一端が接続された第３抵抗と、該第３抵抗の他端と第２電源端子の間に接続された第４抵抗からなり、
   前記オペアンプは、反転入力端子が前記Ｎ個のゲイン設定回路の内の１つのゲイン設定回路の前記制御トランジスタのソースに接続され、非反転入力端子が第１抵抗の他端に接続され、
   前記トリミング回路は、電流調整可能な電流源の電流をミラーしてトリミング電流として前記Ｎ個のゲイン設定回路の前記第４抵抗に出力するカレントミラー回路からなり、
   前記第２抵抗、前記第３抵抗、前記第４抵抗、及び前記トリミング回路の前記電流源の電流に対する前記カレントミラー回路のミラー比が、前記Ｎ個のゲイン設定回路間で所定の同一の関係を保持するように設定されていることを特徴とする電流センスアンプ回路。
2. 請求項１に記載の電流センスアンプ回路において、
   前記第２抵抗をＲ２Ｎ、前記第３抵抗をＲ３Ｎ、前記第４抵抗をＲ４Ｎ、前記トリミング電流の前記電流源の電流に対する前記カレントミラー回路のミラー比をＭＮとしたときｋを任意数として、
   

   

   となるように、Ｎ個のゲイン設定回路のα_Ｎとβ_Ｎを設定したことを特徴とする電流センスアンプ回路。
3. 請求項１又は２に記載の電流センスアンプ回路において、
   前記第２抵抗は前記Ｎ個のゲイン設定回路で同一値に設定され、前記制御トランジスタは前記Ｎ個のゲイン設定回路で同一導電型で同一サイズに設定されていることを特徴とする電流センスアンプ回路。
4. 請求項１、２又は３に記載の電流センスアンプ回路において、
   前記Ｎ個のゲイン設定回路の内の少なくとも１個のゲイン設定回路の前記第２抵抗と前記制御トランジスタの直列回路が２以上に分割され並列接続されていることを特徴とする電流センスアンプ回路。
5. 請求項１、２、３又は４に記載の電流センスアンプ回路において、
   オフセットを付加するオフセット付加回路が、前記オペアンプの非反転入力端子に接続されていることを特徴とする電流センスアンプ回路。
6. ドレインが第１ノードに接続されソースが第１電源端子に接続された第１スイッチングトランジスタと、
   ドレインが前記第１ノードに接続されソースが第１抵抗の他端に接続され前記第１スイッチングトランジスタと同期してＯＮ／ＯＦＦが制御される電流検出トランジスタと、
   ドレインが前記第１ノードに接続されソースが第２電源端子に接続され、前記第１スイッチングトランジスタと相補的にＯＮ／ＯＦＦが制御される第２スイッチングトランジスタと、
   前記第１ノードと出力端子の間に接続されたインダクタと、
   前記出力端子と前記第２電源端子の間に接続された出力キャパシタと、
   請求項１乃至５のいずれか１つに記載の電流センスアンプ回路と、
   該電流センスアンプ回路のＮ個のゲイン設定回路で得られるＮ個の電流センス信号の内の１つと前記出力端子の出力電圧に応じて、前記電流検出トランジスタ、前記第１スイッチングトランジスタ、及び前記第２スイッチングトランジスタのＯＮ/ＯＦＦを制御する制御回路と、
   を備えたことを特徴とするスイッチング電源装置。

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