JP2688551B2 - 可変遅延装置 - Google Patents
可変遅延装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
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- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は調節可能な遅延装置に関
する。本発明は特に例えば１秒当たり１ギガビット以上
の極めて高いレートのディジタルデータ伝送のシステム
に適用される。
する。本発明は特に例えば１秒当たり１ギガビット以上
の極めて高いレートのディジタルデータ伝送のシステム
に適用される。
【０００２】
【従来の技術】現行の遅延装置は一般にＲＣ回路で作ら
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。
【０００３】
【発明が解決しようとする課題】この種の遅延装置の欠
点は、Ｒ値及びＣ値が変化しても、遅延装置の出力電圧
が一定のままであるようにするために、ＲＣ回路を入力
バッファ回路と出力バッファ回路との間に配置する必要
があることである。更に、電界効果トランジスタの製造
技術は、様々な集積回路のトランジスタの特性に大きな
ばらつきをもたらす。このばらつきは、遅延回路に要求
される信頼性及び精度と対立する。本発明は、ＢｉＣＭ
ＯＳ（バイポーラ／相補型ＭＯＳ）型集積回路に組み込
むのに極めて適しており、信頼性が高く且つ入出力バッ
ファ回路を必要としない遅延装置を提供することを目的
とする。
点は、Ｒ値及びＣ値が変化しても、遅延装置の出力電圧
が一定のままであるようにするために、ＲＣ回路を入力
バッファ回路と出力バッファ回路との間に配置する必要
があることである。更に、電界効果トランジスタの製造
技術は、様々な集積回路のトランジスタの特性に大きな
ばらつきをもたらす。このばらつきは、遅延回路に要求
される信頼性及び精度と対立する。本発明は、ＢｉＣＭ
ＯＳ（バイポーラ／相補型ＭＯＳ）型集積回路に組み込
むのに極めて適しており、信頼性が高く且つ入出力バッ
ファ回路を必要としない遅延装置を提供することを目的
とする。
【０００４】
【課題を解決するための手段】上記課題を解決すべく、
本発明によれば、第１及び第２のトランジスタ（１２、
１３）、該第１及び第２のトランジスタに電流を供給す
る電流源（１６）、及び該第１及び第２のトランジスタ
にそれぞれ直列に接続された第１及び第２の可変抵抗素
子（１４、１５）を有する少なくとも1つの差動増幅器
（１１）と、可変遅延を発生させるべく前記電流源から
供給される電流の値を変化させるために前記電流源に接
続された変化手段（２３、１８a−１８d）と、前記第１
及び第２の可変抵抗素子に接続されており、該第１及び
第２の可変抵抗素子に流れる電流の値に拘わらず該第１
及び第２の可変抵抗素子のそれぞれの端子間の電圧を実
質的に一定値に維持するための維持手段（２３）とを有
し、前記可変遅延は前記電流源により発生される電流の
双曲線関数として変化することを特徴とする可変遅延装
置（１０）が提供される。
本発明によれば、第１及び第２のトランジスタ（１２、
１３）、該第１及び第２のトランジスタに電流を供給す
る電流源（１６）、及び該第１及び第２のトランジスタ
にそれぞれ直列に接続された第１及び第２の可変抵抗素
子（１４、１５）を有する少なくとも1つの差動増幅器
（１１）と、可変遅延を発生させるべく前記電流源から
供給される電流の値を変化させるために前記電流源に接
続された変化手段（２３、１８a−１８d）と、前記第１
及び第２の可変抵抗素子に接続されており、該第１及び
第２の可変抵抗素子に流れる電流の値に拘わらず該第１
及び第２の可変抵抗素子のそれぞれの端子間の電圧を実
質的に一定値に維持するための維持手段（２３）とを有
し、前記可変遅延は前記電流源により発生される電流の
双曲線関数として変化することを特徴とする可変遅延装
置（１０）が提供される。
【０００５】本発明の遅延装置では、 Ｒ値及びＣ値が
変化しても、可変抵抗素子による電圧降下は一定であ
り、従って出力電圧、即ち遅延信号の電圧は遅延量によ
らず一定である。
変化しても、可変抵抗素子による電圧降下は一定であ
り、従って出力電圧、即ち遅延信号の電圧は遅延量によ
らず一定である。
【０００６】
【実施例】本発明の特徴及び利点は添付図面を参照して
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。図１では、本発明による遅延装置１０は
基本的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位ＶＣＣとＶＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ＊とを受信する。
それらのコレクタは各々負荷抵抗１４及び１５を介して
電位ＶＣＣに接続される。それらのエミッタはバイポー
ラトランジスタ１７と負荷抵抗１８とで作られた電流源
１６によって結合されて、電位ＶＥＥに接続される。ト
ランジスタ１７はそのコレクタをトランジスタ１２及び
１３のエミッタに接続され、そのエミッタを負荷抵抗１
８に接続され、そのベースを基準電位ＶＲＥＦに接続さ
れている。トランジスタ１２及び１３のコレクタは後続
エミッタを有する２つの出力増幅器を形成する２つのバ
イポーラトランジスタ１９及び２０のベースにも接続し
ている。それらのコレクタは電位ＶＣＣに接続し、それ
らのエミッタは各抵抗２１及び２２によって電位ＶＥＥ
に接続され、相補出力信号ＯＵＴ及びＯＵＴ＊を送出す
る。従来の方法では、抵抗は例えばＭＯＳ形の電界効果
トランジスタにより構成されている。この種のトランジ
スタの抵抗値は特にそのゲート電極の電気的幅によっ
て、そして事実上トランジスタを導通させるため必要な
ゲート電極−ソース電圧によって製造時にあらかじめ定
められている。
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。図１では、本発明による遅延装置１０は
基本的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位ＶＣＣとＶＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ＊とを受信する。
それらのコレクタは各々負荷抵抗１４及び１５を介して
電位ＶＣＣに接続される。それらのエミッタはバイポー
ラトランジスタ１７と負荷抵抗１８とで作られた電流源
１６によって結合されて、電位ＶＥＥに接続される。ト
ランジスタ１７はそのコレクタをトランジスタ１２及び
１３のエミッタに接続され、そのエミッタを負荷抵抗１
８に接続され、そのベースを基準電位ＶＲＥＦに接続さ
れている。トランジスタ１２及び１３のコレクタは後続
エミッタを有する２つの出力増幅器を形成する２つのバ
イポーラトランジスタ１９及び２０のベースにも接続し
ている。それらのコレクタは電位ＶＣＣに接続し、それ
らのエミッタは各抵抗２１及び２２によって電位ＶＥＥ
に接続され、相補出力信号ＯＵＴ及びＯＵＴ＊を送出す
る。従来の方法では、抵抗は例えばＭＯＳ形の電界効果
トランジスタにより構成されている。この種のトランジ
スタの抵抗値は特にそのゲート電極の電気的幅によっ
て、そして事実上トランジスタを導通させるため必要な
ゲート電極−ソース電圧によって製造時にあらかじめ定
められている。
【０００７】本発明によれば、ＥＣＬゲート１１は、電
源１６の供給するバイアス電流Ｉと、抵抗負荷１４及び
１５の各々の値Ｒとをそれらの積ＲＩが一定であるよう
にして調節する回路２３を含んでいる。図示の例では、
回路２３によって制御される調節は連続しない。負荷抵
抗１４及び１５は各々４つの抵抗１４ａ−１４ｄ及び１
５ａ−１５ｄで作られ、電源１６の負荷１８は４つの抵
抗１８ａ−１８ｄから成る。各負荷１４，１５及び１８
内の全ての抵抗は並列ドレーン−ソースパスを有するＭ
ＯＳトランジスタによって形成される。負荷１４及び１
５内のトランジスタはＰＭＯＳ形であって、それらのゲ
ート電極は調節回路２３の制御端子２３ａに接続したバ
ス２４に結合される。負荷１８内のトランジスタはＮＭ
ＯＳ形であって、それらのゲート電極は調節回路２３の
別の制御端子２３ｂに接続されたバス２５に結合され
る。制御端子２３ａ及び２３ｂは各々調節回路２３の入
力端子２３ｃに印加されるパイロット制御信号Ｅに応答
して明確に個別の４つの電位値ＣＯ−Ｃ３及びＤＯ−Ｄ
３をとることができる２つの制御信号Ｃ及びＤを各々送
出する。
源１６の供給するバイアス電流Ｉと、抵抗負荷１４及び
１５の各々の値Ｒとをそれらの積ＲＩが一定であるよう
にして調節する回路２３を含んでいる。図示の例では、
回路２３によって制御される調節は連続しない。負荷抵
抗１４及び１５は各々４つの抵抗１４ａ−１４ｄ及び１
５ａ−１５ｄで作られ、電源１６の負荷１８は４つの抵
抗１８ａ−１８ｄから成る。各負荷１４，１５及び１８
内の全ての抵抗は並列ドレーン−ソースパスを有するＭ
ＯＳトランジスタによって形成される。負荷１４及び１
５内のトランジスタはＰＭＯＳ形であって、それらのゲ
ート電極は調節回路２３の制御端子２３ａに接続したバ
ス２４に結合される。負荷１８内のトランジスタはＮＭ
ＯＳ形であって、それらのゲート電極は調節回路２３の
別の制御端子２３ｂに接続されたバス２５に結合され
る。制御端子２３ａ及び２３ｂは各々調節回路２３の入
力端子２３ｃに印加されるパイロット制御信号Ｅに応答
して明確に個別の４つの電位値ＣＯ−Ｃ３及びＤＯ−Ｄ
３をとることができる２つの制御信号Ｃ及びＤを各々送
出する。
【０００８】図１に示す調節可能な遅延装置１０の機能
は図２に示すグラフを参照して説明される。グラフはＲ
Ｉが一定であるようにして電流Ｉの変化の関数としての
相補出力信号ＯＵＴ及びＯＵＴ＊の遅延θの変化を表
す。バイアス電流の変化はほぼ線形に選択される。これ
らの条件で曲線は θ＝Ａ＋Ｂ／Ｉ（ただしＡは水平漸
近線（図示せず）の縦座標であり、Ｂは図示の例では１
に等しい所定の係数である）の形式の双曲線である。Ｉ
の４つの値Ｉ０−Ｉ３は対応するトランジスタ１８ａ−
１８ｄの導通を制御する信号Ｄの４つの値Ｄ０−Ｄ３に
よって決定される。４つの値Ｄ０−Ｄ３に対して、抵抗
として働く各トランジスタ１４ａ−１４ｄ及び１５ａ−
１５ｄの導通を制御するＣ０−Ｃ３の４つの値が対応す
る。図示の例では、値Ｃ０及びＤ０に対応する値Ｉ０は
トランジスタ１４ａ，１５ａ及び１８ａの導通によって
得られる。
は図２に示すグラフを参照して説明される。グラフはＲ
Ｉが一定であるようにして電流Ｉの変化の関数としての
相補出力信号ＯＵＴ及びＯＵＴ＊の遅延θの変化を表
す。バイアス電流の変化はほぼ線形に選択される。これ
らの条件で曲線は θ＝Ａ＋Ｂ／Ｉ（ただしＡは水平漸
近線（図示せず）の縦座標であり、Ｂは図示の例では１
に等しい所定の係数である）の形式の双曲線である。Ｉ
の４つの値Ｉ０−Ｉ３は対応するトランジスタ１８ａ−
１８ｄの導通を制御する信号Ｄの４つの値Ｄ０−Ｄ３に
よって決定される。４つの値Ｄ０−Ｄ３に対して、抵抗
として働く各トランジスタ１４ａ−１４ｄ及び１５ａ−
１５ｄの導通を制御するＣ０−Ｃ３の４つの値が対応す
る。図示の例では、値Ｃ０及びＤ０に対応する値Ｉ０は
トランジスタ１４ａ，１５ａ及び１８ａの導通によって
得られる。
【０００９】４つの値Ｉ０−Ｉ３は好ましくは曲線のほ
ぼ中央の線形部分で選択され、得られる４つの遅延値θ
１−θ３が互いにほぼ等しい距離であり、互いに所望す
る値だけ隔てられている。グラフから実際的に分かるこ
とは、あまりにも散らばり過ぎたＩの値はθの強い非線
形変化を生じること、水平漸近線部分にまとめられたＩ
の値が互いにあまり変わらないθの値を生じるであろう
こと、及び垂直漸近線部分ではθの所望する値が技術的
な変動を考慮してＩの極めて僅かの変化について得られ
るであろうということである。
ぼ中央の線形部分で選択され、得られる４つの遅延値θ
１−θ３が互いにほぼ等しい距離であり、互いに所望す
る値だけ隔てられている。グラフから実際的に分かるこ
とは、あまりにも散らばり過ぎたＩの値はθの強い非線
形変化を生じること、水平漸近線部分にまとめられたＩ
の値が互いにあまり変わらないθの値を生じるであろう
こと、及び垂直漸近線部分ではθの所望する値が技術的
な変動を考慮してＩの極めて僅かの変化について得られ
るであろうということである。
【００１０】本発明による遅延装置１０は幾つかの利点
を有している。差動増幅器１１内の能動素子としてバイ
ポーラトランジスタが存在することによって、遅延時間
θの信頼性と均一性とが得られ、これによって図示の例
では２５０ｐｓのオーダーの遅延装置１０のバイアホー
ル（ｖｉａ−ｈｏｌｅ）の極めて短い遅延時間θに対す
るＮＭＯＳ及びＰＭＯＳトランジスタ内の遅延の大きな
差のためにＣＭＯＳ（相補型ＭＯＳ）差動増幅器内に生
じるであろう不均一性の問題が解決されるであろう。別
の利点は、ＥＣＬ形差動増幅器１１のトランジスタ１２
及び１３のベース上に相補性入力信号ＩＮ及びＩＮ＊が
使用されていることである。実際、入力信号ＩＮと基準
電圧との使用は、様々な集積回路間の構成素子の特性の
ばらつきのため基準電圧に信号ＩＮのエッジをセンタリ
ングするという問題を引き起こす可能性がある。センタ
リングのずれは不均一な遅延θを生じる。反対に、図示
の例では、センタリングは相補性入力信号のエッジの交
叉点上で実行され、これが全てのばらつきを補正し、か
つ安定した遅延時間を保証することになる。
を有している。差動増幅器１１内の能動素子としてバイ
ポーラトランジスタが存在することによって、遅延時間
θの信頼性と均一性とが得られ、これによって図示の例
では２５０ｐｓのオーダーの遅延装置１０のバイアホー
ル（ｖｉａ−ｈｏｌｅ）の極めて短い遅延時間θに対す
るＮＭＯＳ及びＰＭＯＳトランジスタ内の遅延の大きな
差のためにＣＭＯＳ（相補型ＭＯＳ）差動増幅器内に生
じるであろう不均一性の問題が解決されるであろう。別
の利点は、ＥＣＬ形差動増幅器１１のトランジスタ１２
及び１３のベース上に相補性入力信号ＩＮ及びＩＮ＊が
使用されていることである。実際、入力信号ＩＮと基準
電圧との使用は、様々な集積回路間の構成素子の特性の
ばらつきのため基準電圧に信号ＩＮのエッジをセンタリ
ングするという問題を引き起こす可能性がある。センタ
リングのずれは不均一な遅延θを生じる。反対に、図示
の例では、センタリングは相補性入力信号のエッジの交
叉点上で実行され、これが全てのばらつきを補正し、か
つ安定した遅延時間を保証することになる。
【００１１】それ故調節回路２３の機能はこの場合、ほ
ぼ一定のＲＩ積に相当する４つの値をそれぞれ有する２
つの制御信号Ｃ及びＤへとパイロット信号Ｅを変換する
ということである。この種の変換器は当業者には良く知
られているから説明の必要はない。
ぼ一定のＲＩ積に相当する４つの値をそれぞれ有する２
つの制御信号Ｃ及びＤへとパイロット信号Ｅを変換する
ということである。この種の変換器は当業者には良く知
られているから説明の必要はない。
【００１２】図示の実施例には数多くの変形例をもたら
すことができる。特に明らかなのは、図示のＥＣＬゲー
トの代わりに、バイポーラトランジスタ又は電界効果ト
ランジスタを備えた単一の差動増幅器で充分であり得る
場合もあるということである。ＥＣＬゲートの利点は主
としてその遅延が非常に短いこと、及び、そのトランジ
スタ１２及び１３の不飽和性と周波数の関数としての出
力電圧（電圧揺れ）のわずかな変化とによって高周波数
での性能が高いことである。また以上の説明から分かる
ことは、さらに改良された調節回路２３と適用性のより
優れた曲線 θ＝ｆ（Ｉ）とが遅延θをより高密度に、
より広範囲にそしてより線形性を有するようにして変化
させることができるということである。例えば、負荷１
４，１５及び１８内の多数の抵抗が遅延θの極めて細か
な調節を可能にする。一般に、ＥＣＬゲート１１内又は
代替の単一の差動増幅器内の電源は抵抗１８を含み得る
にすぎない。変形例では、電流Ｉの制御信号はトランジ
スタ１７の導通を制御する電圧に、つまりこのトランジ
スタのベースに作用することができるだけであろう。ま
た以上の説明から、ＥＣＬゲート又は代替の差動増幅器
は正の入力信号ＩＮだけを受信することができ、他方の
入力端子は所定の定電位に印加されることが分かった。
当業者にはまた遅延θを連続的に変化させることも可能
である。さらにまた、より線形性の強い枝（ｂｒａｎｃ
ｈ）を有し、しかし遅延θを強く変化させる θ＝Ａ＋
Ｂ／Ｉ２の形式の曲線を得るようにして、より高次の関
数、例えば２次関数に従ってバイアス電流を変化させる
ことも可能であろう。さらに、もし希望する遅延時間が
単一の遅延装置１０の能力を超えるようなことがあれ
ば、図３及び４に示す方法で複数の装置１０を組み合わ
せることもまた可能である。
すことができる。特に明らかなのは、図示のＥＣＬゲー
トの代わりに、バイポーラトランジスタ又は電界効果ト
ランジスタを備えた単一の差動増幅器で充分であり得る
場合もあるということである。ＥＣＬゲートの利点は主
としてその遅延が非常に短いこと、及び、そのトランジ
スタ１２及び１３の不飽和性と周波数の関数としての出
力電圧（電圧揺れ）のわずかな変化とによって高周波数
での性能が高いことである。また以上の説明から分かる
ことは、さらに改良された調節回路２３と適用性のより
優れた曲線 θ＝ｆ（Ｉ）とが遅延θをより高密度に、
より広範囲にそしてより線形性を有するようにして変化
させることができるということである。例えば、負荷１
４，１５及び１８内の多数の抵抗が遅延θの極めて細か
な調節を可能にする。一般に、ＥＣＬゲート１１内又は
代替の単一の差動増幅器内の電源は抵抗１８を含み得る
にすぎない。変形例では、電流Ｉの制御信号はトランジ
スタ１７の導通を制御する電圧に、つまりこのトランジ
スタのベースに作用することができるだけであろう。ま
た以上の説明から、ＥＣＬゲート又は代替の差動増幅器
は正の入力信号ＩＮだけを受信することができ、他方の
入力端子は所定の定電位に印加されることが分かった。
当業者にはまた遅延θを連続的に変化させることも可能
である。さらにまた、より線形性の強い枝（ｂｒａｎｃ
ｈ）を有し、しかし遅延θを強く変化させる θ＝Ａ＋
Ｂ／Ｉ２の形式の曲線を得るようにして、より高次の関
数、例えば２次関数に従ってバイアス電流を変化させる
ことも可能であろう。さらに、もし希望する遅延時間が
単一の遅延装置１０の能力を超えるようなことがあれ
ば、図３及び４に示す方法で複数の装置１０を組み合わ
せることもまた可能である。
【００１３】図３は縦続接続された４つのＥＣＬゲート
１１ａ−１１ｄを含む本発明による遅延装置１０の１変
形例の構造を示すブロック図である。ゲート１１ａ−１
１ｄは入力信号ＩＮ及びＩＮ＊を相次いで遅らせるため
同一の調節回路２３によって制御される。それらの出力
信号ＯＵＴａ−ＯＵＴｄ及びＯＵＴａ＊−ＯＵＴｄ＊は
またマルチプレクサ２６の各入力に印加され、マルチプ
レクサは遅延装置１０の相補型出力信号ＯＵＴ及びＯＵ
Ｔ＊を送出する。装置１０は、最大遅延が２５０ｐｓの
オーダーである４つの遅延値をもたらすことができ、１
ｎｓのオーダーの遅延、即ち１秒当たり１ギガビットの
レートで１ビットを伝送するための必要とされる時間ま
で広がる１６個の遅延値θを遅延装置１０から得ること
が可能である。図３の構成例から当業者は例えば図４に
示す例のように場合に応じて多少とも性能の高い変形例
を考案することができる。
１１ａ−１１ｄを含む本発明による遅延装置１０の１変
形例の構造を示すブロック図である。ゲート１１ａ−１
１ｄは入力信号ＩＮ及びＩＮ＊を相次いで遅らせるため
同一の調節回路２３によって制御される。それらの出力
信号ＯＵＴａ−ＯＵＴｄ及びＯＵＴａ＊−ＯＵＴｄ＊は
またマルチプレクサ２６の各入力に印加され、マルチプ
レクサは遅延装置１０の相補型出力信号ＯＵＴ及びＯＵ
Ｔ＊を送出する。装置１０は、最大遅延が２５０ｐｓの
オーダーである４つの遅延値をもたらすことができ、１
ｎｓのオーダーの遅延、即ち１秒当たり１ギガビットの
レートで１ビットを伝送するための必要とされる時間ま
で広がる１６個の遅延値θを遅延装置１０から得ること
が可能である。図３の構成例から当業者は例えば図４に
示す例のように場合に応じて多少とも性能の高い変形例
を考案することができる。
【００１４】図４にブロック図として示した実施例で
は、遅延装置１０は図１のゲート１１と同一の３つのＥ
ＣＬゲート１１ａ−１１ｃと、ゲート１１ａ−１１ｃと
同じタイプであるが、ある６つの遅延θｆを生じるため
の対応する負荷抵抗１４，１５及び１８のみを含む２つ
のＥＣＬゲート２７ａ，２７ｂを含んでいる。ゲート１
１ａ−１１ｃは同じ負荷抵抗１４ａ−１４ｄ及び１５ａ
−１５ｄ並びに同じ出力増幅器１９−２２及び同じ出力
を分け合うことができる。これらのゲートは同じ調節回
路２３から発する同じ制御信号Ｃ及びＤによって制御さ
れる。回路２３は更にバス２８に各ゲート１１ａ−１１
ｃの選択信号Ｓａ−Ｓｃを供給するセレクタ（図示せ
ず）を有する。ゲート１１ａ及び２７ａは入力信号ＩＮ
及びＩＮ＊を受信し、ゲート１１ｂ，１１ｃはゲート２
７ａ及び２７ｂの出力信号を各々受信する。ゲート２７
ａの出力信号はゲート２７ｂの入力端子にも印加され
る。機能的には、ゲート１１ａだけを選択すると図１に
示すゲート１１の遅延θに同一の遅延θａが与えられ
る。ゲート１１ｂだけを選択すると遅延 θｂ＝θｆ＋
θが与えられる。ゲート１１ｃだけを選択すると遅延
θｃ＝２θｆ＋θ が与えられる。得られる曲線は変化
θａ，θｂ及びθｃの範囲が重なり合うことなく結合さ
れていれば線形である。しかしながら、例えばゲート１
１ａ及び１１ｂによって相次いで供給される２つの遅延
の結合点の周囲におけるセレクタのいかなる振動をも防
ぐために、のこぎり歯状の曲線と振動の危険がないほぼ
線形の変化とを有する様々な範囲を重ねるのが好まし
い。結論として、この遅延装置の原理は少なくとも１つ
の差動増幅器又はＥＣＬゲート１１によって発生される
可変遅延に対して少なくとも１つの固定遅延θｆを選択
的に付加するというものである。概して固定遅延θｆは
互いに等しいか又は異なっていてもよい。
は、遅延装置１０は図１のゲート１１と同一の３つのＥ
ＣＬゲート１１ａ−１１ｃと、ゲート１１ａ−１１ｃと
同じタイプであるが、ある６つの遅延θｆを生じるため
の対応する負荷抵抗１４，１５及び１８のみを含む２つ
のＥＣＬゲート２７ａ，２７ｂを含んでいる。ゲート１
１ａ−１１ｃは同じ負荷抵抗１４ａ−１４ｄ及び１５ａ
−１５ｄ並びに同じ出力増幅器１９−２２及び同じ出力
を分け合うことができる。これらのゲートは同じ調節回
路２３から発する同じ制御信号Ｃ及びＤによって制御さ
れる。回路２３は更にバス２８に各ゲート１１ａ−１１
ｃの選択信号Ｓａ−Ｓｃを供給するセレクタ（図示せ
ず）を有する。ゲート１１ａ及び２７ａは入力信号ＩＮ
及びＩＮ＊を受信し、ゲート１１ｂ，１１ｃはゲート２
７ａ及び２７ｂの出力信号を各々受信する。ゲート２７
ａの出力信号はゲート２７ｂの入力端子にも印加され
る。機能的には、ゲート１１ａだけを選択すると図１に
示すゲート１１の遅延θに同一の遅延θａが与えられ
る。ゲート１１ｂだけを選択すると遅延 θｂ＝θｆ＋
θが与えられる。ゲート１１ｃだけを選択すると遅延
θｃ＝２θｆ＋θ が与えられる。得られる曲線は変化
θａ，θｂ及びθｃの範囲が重なり合うことなく結合さ
れていれば線形である。しかしながら、例えばゲート１
１ａ及び１１ｂによって相次いで供給される２つの遅延
の結合点の周囲におけるセレクタのいかなる振動をも防
ぐために、のこぎり歯状の曲線と振動の危険がないほぼ
線形の変化とを有する様々な範囲を重ねるのが好まし
い。結論として、この遅延装置の原理は少なくとも１つ
の差動増幅器又はＥＣＬゲート１１によって発生される
可変遅延に対して少なくとも１つの固定遅延θｆを選択
的に付加するというものである。概して固定遅延θｆは
互いに等しいか又は異なっていてもよい。
【図１】本発明による調節可能な遅延装置の好ましい一
実施例の回路を示すブロック図である。
実施例の回路を示すブロック図である。
【図２】図１に示す装置の遅延時間の変化を図解するグ
ラフである。
ラフである。
【図３】広い変化範囲にわたって遅延を調節することが
できる本発明による調節可能な遅延装置の実施例のブロ
ック図である。
できる本発明による調節可能な遅延装置の実施例のブロ
ック図である。
【図４】図３に示す遅延装置の実施例の一変形例のブロ
ック図である。
ック図である。
Claims (10)
- 【請求項１】第１及び第２のトランジスタ（１２、１
３）、該第１及び第２のトランジスタに電流を供給する
電流源（１６）、及び該第１及び第２のトランジスタに
それぞれ直列に接続された第１及び第２の可変抵抗素子
（１４、１５）を有する少なくとも1つの差動増幅器
（１１）と、可変遅延を発生させるべく前記電流源から
供給される電流の値を変化させるために前記電流源に接
続された変化手段（２３、１８a−１８d）と、前記第１
及び第２の可変抵抗素子に接続されており、該第１及び
第２の可変抵抗素子に流れる電流の値に拘わらず該第１
及び第２の可変抵抗素子のそれぞれの端子間の電圧を実
質的に一定値に維持するための維持手段（２３）とを有
し、前記可変遅延は前記電流源により発生される電流の
双曲線関数として変化することを特徴とする可変遅延装
置（１０）。 - 【請求項２】前記電流源は、第３の可変抵抗素子（１
８）を有し、該素子は前記変化手段により変化する請求
項１に記載の装置。 - 【請求項３】前記可変の第１及び第２の可変抵抗素子の
それぞれは、並列のドレイン−ソース経路と前記維持手
段の制御端子に共通に接続されたゲート電極とを有する
複数のＭＯＳトランジスタからなる請求項１又は２に記
載の装置。 - 【請求項４】前記電流源は、基準電圧（Ｖref）に接続
された制御電極と前記第３の可変抵抗素子に直列に接続
された主電流経路とを有するトランジスタ（１７）を含
む請求項１から３のいずれか一項に記載の装置。 - 【請求項５】前記電流の値が、実質的に線形に変化する
請求項１から４のいずれか一項に記載の装置。 - 【請求項６】前記電流の値が、平方関数（Ｉ2）または
より高次の関数として変化する請求項１から４のいずれ
か一項に記載の装置。 - 【請求項７】前記差動増幅器が、互いに相補の入力信号
（ＩＮ）を受け取る２つの入力を有する請求項１から６
にいずれか一項に記載の装置。 - 【請求項８】前記差動増幅器がＥＣＬゲートを構成する
請求項１から７にいずれか一項に記載の装置。 - 【請求項９】マルチプレクサ（２６）に出力がそれぞれ
供給される複数の差動増幅器を含む請求項１から８のい
ずれか一項に記載の装置。 - 【請求項１０】前記差動増幅器が第１の可変遅延を発生
し、更に少なくとも１つの固定遅延（図４のθｆ）を発
生するための手段（２７ａ， ２７ｂ）と、少なくとも
第２の可変遅延（θａ，θｂ，θｃ）を発生すべく前記
少なくとも１つの固定遅延を選択し、これを前記可変遅
延に付加するための選択手段（２３，Ｓａ−Ｓｃ）とを
有する請求項１から８のいずれか一項に記載の装置。
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