JP2688552B2

JP2688552B2 - 可変遅延装置

Info

Publication number: JP2688552B2
Application number: JP3343186A
Authority: JP
Inventors: ロラン・マルボ
Original assignee: ブル・エス・アー
Priority date: 1990-12-27
Filing date: 1991-12-25
Publication date: 1997-12-10
Anticipated expiration: 2012-12-10
Also published as: CA2057824A1; CA2057824C; JPH04294631A; EP0493150A1; DE69107432T2; FR2671245B1; EP0493150B1; DE69107432D1; ES2071263T3; US5463343A; FR2671245A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は調節可能な遅延装置に関
する。本発明は特に例えば１秒当たり１ギガビット以上
の極めて高いレートのディジタルデータ伝送のシステム
に適用される。

【０００２】

【従来の技術】現行の遅延装置は一般にＲＣ回路で作ら
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。

【０００３】

【発明が解決しようとする課題】この種の遅延装置の欠
点は、Ｒ値及びＣ値を変化させるための調整電流または
調整電位に対して遅延量が指数関数的に変化することで
ある。また、従来の装置ではＲまたはＣの値が変化して
も、遅延装置の出力電圧が一定のままであるようにする
ために、ＲＣ回路を入力バッファ回路と出力バッファ回
路との間に配置する必要がある。本発明の目的は、バッ
ファ回路を必要とせず、且つ遅延量を直線的に変化させ
ることが容易な遅延装置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成すべく、
本発明によれば、第１及び第２のトランジスタ（１２、
１３）、該第１及び第２のトランジスタに電流（Ｉ）を
供給する電流源（１６）、及び該第１及び第２のトラン
ジスタにそれぞれ直列に接続された第１及び第２の調節
可能な抵抗素子（１４、１５）を有する少なくとも１つ
の差動増幅器（１１）と、調節可能な遅延（θ）を発生
させるために前記電流源から供給される電流の強度を双
曲線的に変化させるべく前記電流源に接続された調節回
路（２３、２５）と、前記第１及び第２の調節可能な抵
抗素子に接続されており、該第１及び第２の調節可能な
抵抗素子に流れる電流の強度に拘わらず該第１及び第２
の調節可能な抵抗素子のそれぞれの端子間の電圧を実質
的に一定の値（Ｖｒｅｆ）に維持するための維持手段
（２３、２４）とを有することを特徴とする可変遅延装
置（１０）が提供される。

【０００５】本発明の遅延装置によれば、遅延量を広い
範囲にわたって精密に制御することが可能であり、ま
た、調節可能な抵抗素子による電圧降下は一定であるの
で、遅延装置の出力電圧、即ち遅延信号の電圧は遅延量
によらず一定である。

【０００６】

【実施例】本発明の特徴及び利点は添付図面を参照して
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。

【０００７】図１では、本発明による遅延装置１０は、
基本的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位Ｖ_ＣＣとＶ_ＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ^＊を受信する。そ
れらのコレクタは各々の負荷抵抗１４及び１５を介して
電位Ｖ_ＣＣに接続される。それらのエミッタはバイポー
ラトランジスタ１７と抵抗１８とで作られた電流源１６
によって結合されて電位Ｖ_ＥＥに接続される。トランジ
スタ１７はそのコレクタをトランジスタ１２及び１３の
エミッタに接続され、そのエミッタを抵抗１８に接続さ
れ、そのベースは調節電位Ｖ_ｄに接続されている。トラ
ンジスタ１２及び１３のコレクタは後続エミッタを有す
る２つの出力増幅器を形成する２つのトランジスタ１９
及び２０のベースにも接続している。それらのコレクタ
は電位Ｖ_ＣＣに接続し、それらのエミッタは各抵抗２１
及び２２によって電位Ｖ_ＥＥに接続され、ＯＵＴ及びＯ
ＵＴ^＊の正及び反転の出力信号を送出する。従来の方法
では、抵抗はＭＯＳ形の各トランジスタにより構成され
る。抵抗１４及び１５は、電位Ｖ_ＣＣを各トランジスタ
１２及び１３のコレクタに、ゲート電極を維持電位Ｖ_ｈ
に接続されたドレン−ソースパスを有するＰＭＯＳトラ
ンジスタで作られている。実際上は、抵抗１８，２１及
び２２はまた通常、アースを各トランジスタ１７，１９
及び２０のエミッタに結合し、そしてゲート電極に所定
の電位をかけたドレン−ソースパスを有するＮＭＯＳト
ランジスタ（図示せず）で作られる。

【０００８】本発明によれば、ＥＣＬゲート１１は電流
源１６の供給するバイアス電流Ｉを双曲線形に変化さ
せ、各負荷抵抗１４及び１５と電流との積を一定値に保
持する調節回路２３に接続されている。調節回路２３は
１つの入力端子２３ａと２つの制御端子２３ｂ及び２３
ｃとを有する。入力端子２３ａは外部制御信号Ｅを受信
する。制御端子２３ｂ及び２３ｃは各々維持電位Ｖ_ｈと
調節電位Ｖ_ｄとを供給する。調節回路は、制御端子２３
ａに給電する維持発信器２４と、制御端子２３ｂに給電
し分圧器２６及び制御発信器２７を内蔵する調節発信器
２５とを含む。制御発信器２７は外部制御信号Ｅを受信
し、そしてバス４２によって送り出されるＰ−１選択信
号ＳＳ２−ＳＳＰ（図示せず）を発生する。分圧器２６
は電位Ｖ_ＣＣとＶ_ＥＥとの間に配置されており、各並列
分岐線内に接続された複数の抵抗Ｒ１−ＲＰと直列のベ
ース抵抗Ｒ０とによって構成される。抵抗Ｒ２〜ＲＰ
は、対応する選択信号ＳＳ２−ＳＳＰによって制御され
る各開閉器ＳＷ２−ＳＷＰによって選択的にアースに接
続される。分岐線とベース抵抗Ｒ０の抵抗との結合は節
点Ｊを形成する。調節発信器２５は、正入力が節点Ｊと
接続されている演算増幅器（オペアンプ）２８と、トラ
ンジスタ２９と、エミッタ抵抗３０とを含んでいる。ト
ランジスタ２９のベースは演算増幅器２８の出力と接続
され、エミッタは抵抗３０を介してアースに接続され、
コレクタはＰＭＯＳトランジスタから成る抵抗３１を介
して電位Ｖ_ＣＣに接続されている。維持発信器２４は演
算増幅器３２を含んでおり、その正入力は基準電圧Ｖ
_ＲＥＦを受け取り、負入力はトランジスタ２９のコレク
タに接続されており、その出力は抵抗１４，１５及び３
１を構成するＰＭＯＳトランジスタのゲート電極に印加
される。

【０００９】図１に示す調節可能な遅延装置１０の動作
は図２及び３のグラフを参照して説明される。図２のグ
ラフは分圧器２６の抵抗Ｒ１−ＲＰ間に並列接続された
抵抗の数Ｎの変化の関数として電流源１６によって生じ
るバイアス電流Ｉの変化を表す。こうしてこの分圧器は
ディジタル−アナログ変換器として機能する。図３のグ
ラフは、数Ｎの変化の関数として入力信号ＩＮ及びＩＮ
^＊に対する出力信号ＯＵＴ及びＯＵＴ^＊の遅延θの変化
を表す。制御発信器２７は開閉器ＳＷ２−ＳＷＮを形成
するＮ個の選択信号ＳＳ２−ＳＳＮを生じることによっ
て数Ｎを決定する。Ｒは各抵抗の制御値を表し、ｋＲは
ベース抵抗Ｒ０の値を表し、そしてβはＲ０／Ｒ１比を
表し、ここでｋ及びβは２つの任意の正の数であり、Ｒ
_Ｓは電流源１６の抵抗１８の抵抗値であり、これは抵抗
３０の抵抗値に等しい。これらの条件の下で、調節電圧
Ｖ_ｄは点Ｊのそれに相当する。即ち、Ｖ_ｄ＝Ｖ_ＣＣ／（ｋＮ＋β＋１）であり、他方では維持発信器２４は電圧Ｖ_ｈをトランジ
スタ１４，１５及び３１のドレーン上の電位が基準電圧
Ｖ_ＲＥＦに等しくなるような値に確実に保持する。従っ
て、トランジスタ２９又はトランジスタ１７を通過する
電流の強度Ｉは、Ｉ＝Ｖ_ＣＣ／［Ｒ_ｓ・（ｋＮ＋β＋１）］である。それ故電流ＩはＡ／（ＢＮ＋Ｃ）型の双曲線法
則に従って変化する。式中のＡ，Ｂ及びＣは予め定めら
れた係数である。このような変化を図２のグラフに表
す。Ｎの関数としての遅延θの変化を表す線は、図３に
おける θ＝ＣＮ＋Ｄ型の直線となる。

【００１０】本発明による遅延装置１０は幾つかの利点
を有している。主要な利点は非常に高い周波数で遅延θ
が線形変化することである。ＥＣＬゲート１１内の能動
素子としてバイポーラトランジスタが存在することによ
って、遅延時間βの信頼性と均一性とが得られる。これ
によって、図示の例では２５０ｐｓのオーダーの遅延装
置１０のバイアホール（ｖｉａ−ｈｏｌｅ）の極めて短
い遅延時間θに関してＮＭＯＳ及びＰＭＯＳトランジス
タ内の遅延の大きな差のためにＣＭＯＳ（相補型ＭＯ
Ｓ）差動増幅器内に生じるであろう不均一性の問題が解
決される。別の利点は、ＥＣＬゲート１１のトランジス
タ１２及び１３のベース上に相補性入力信号ＩＮ及びＩ
Ｎ^＊が使用されていることである。実際、入力信号ＩＮ
と基準電圧との使用は、様々な集積回路間の構成素子の
特性のばらつきのため基準電圧上での信号ＩＮのエッジ
のセンタリングの問題を引き起こす可能性がある。セン
タリングのずれは不均一な遅延θを生じる。反対に、図
示の例では、センタリングは相補性入力信号のエッジの
交叉点上で実行され、これが全てのバラツキを補正し、
かつ安定した遅延時間を保証することになる。

【００１１】当業者は図示の実施例に数多くの変形例を
もたらすことができる。特に、経験によれば、演算増幅
器２８及び３２の存在は遅延装置１０の応答時間をかな
り増加させ、かつ寄生振動の問題及び演算増幅器３２に
印加される負の入力電圧の変化範囲が広いために維持発
信器２４の実施に関する別の問題が生じてくる。例えば
１秒当たり１ギガビット以上の極めて高い周波数に対し
て、図４に示す実施例はこれらの問題を解決し、本発明
の好ましい実施例となっている。

【００１２】図４に示す遅延装置１０はＥＣＬゲート１
１及び調節回路２３を使用している。このため同じ参照
数字は図１に示した遅延装置のものと同じ機能を示す。
主要な差異は維持発信器２４及び調節発信器２５の構造
にある。分圧器２６はダイオードとして組み込まれたバ
イポーラトランジスタ３３を含んでおり、そのエミッタ
はアースに、そのコレクタはベースに、そして停止抵抗
Ｒ１によって点Ｊに接続している。バイポーラトランジ
スタ３４のエミッタはアースに接続し、そのコレクタ
は、ゲート電極とソースとが結合して維持電圧Ｖ_ｈを供
給するＰＭＯＳトランジスタ３５のドレン−ソースパス
を介して電位Ｖ_ＣＣに接続する。ダイオードとして組み
込まれたバイポーラトランジスタ３６のエミッタは抵抗
３７を通過してアースに接続されており、そのベースは
ＥＣＬゲート１１の電流源１６のトランジスタ１７のベ
ースと共通であり、そのコレクタは、２つのダイオード
３８と、ゲート電極が維持電位Ｖ_ｈに接続されたＰＭＯ
Ｓトランジスタで作られた抵抗３９とによって引き続い
て電位Ｖ_ＣＣに結合している。トランジスタ３３のベー
ス−エミッタ結合の電圧Ｖ_ｂｅは分圧器２６の他の全て
の分岐線内で接合ダイオード４０を付加することによっ
て補整される。

【００１３】調節回路２３の主要な機能は、分圧器２６
の抵抗Ｒ１を通過する電流Ｉを再生することである。こ
の再生はまずトランジスタ３３及び３４から成る第１電
流ミラーによって実行される。トランジスタ３５によっ
て、この電流ミラーは負荷抵抗値１４，１５及び３９に
維持電圧Ｖ_ｈを供給する維持発信器２４を形成する。次
いで、電流ＩはＰＭＯＳトランジスタ３５及び３９より
成る第２電流ミラーによって再生される。電流Ｉはさら
にトランジスタ３６及び１７より成る第３電流ミラーに
よって再生される。こうして、電源１６の電流Ｉは下記
の公式に従って停止抵抗Ｒ１によって分圧器２６内で決
定される。

【００１４】Ｉ＝（Ｖ_ＣＣ−Ｖ_ｂｅ）／［Ｒ１・（ｋＮ＋β＋１）］それ故、この電流Ｉは図２に示すものと同様のＡ／
（ＢＮ＋Ｃ）型の双曲線法則に従って変化する。従っ
て、遅延時間θは図３に描かれたように変化する。実際
は、維持電圧Ｖ_ｈは主として第２電流ミラーのＰＭＯＳ
トランジスタのドレンのコンダクタンス効果のため僅か
に変動する。それ故このミラーは完全ではなく、ＥＣＬ
ゲート１１のトランジスタ１２及び１３のコレクタ電圧
に僅かな変化（電圧揺れ）を現れさせる。それ故ゲート
１１内のバイアス電流Ｉは僅かに変化する。その結果、
図３に点線で示すように、理論的直線から徐々に隔たる
変化曲線が得られる。しかし、図４に示す遅延装置１０
は極めて高い周波数に適合し、かつ容易に集積化可能の
単純な構造を有するという利点を提供する。

【００１５】図１及び４に示す装置１０によって生じる
遅延時間θはこうして例えば２５０ｐｓの所定の最大範
囲ＤＬ内で線形に調節されることができる。もし所望す
る遅延時間が単一の遅延装置１０の能力を超えるような
ときは、図５に示すように数個のＥＣＬゲート１１を付
加することもまた可能である。

【００１６】図５は広い範囲の値の中で入力信号をほぼ
線形に遅延させるという利点を与える本発明による遅延
装置１０の構造を概要図で表す。この遅延装置は通例で
は数個のＥＣＬゲートを内蔵している。図５の実施例で
は、遅延装置１０は遅延調節可能な３つのＥＣＬゲート
１１ａ−１１ｃ及びそれらの入力信号を同じ固定値θｆ
だけ遅らせる２つのＥＣＬゲート４１ａ，４１ｂから成
る。ゲート１１ａ−１１ｃは同じ調節回路２３によって
制御され、調節回路２３から発するバス４２’によって
送られる各々の選択信号ＳＥＬ０−ＳＥＬ２によって能
動化される。図６（６Ａ，６Ｂ）は、図５にその原理を
図解された遅延装置１０の好ましい実施例を示し、図７
はその結果得られる遅延の変化曲線の好ましい形状を表
す。図４，５及び６に示す遅延装置１０と同じまたは等
価の機能を有する素子は同じ参照数字を有する。

【００１７】図６（６Ａ，６Ｂ）の遅延装置１０では、
調節回路２３は図４のそれに類似した構造を有する。さ
らに詳細には、分圧器２６において選択され得る抵抗の
最大数Ｐは３２であり、これらの抵抗は、参照番号Ｒ２
−Ｒ３３を付されて区別され、対応する選択信号ＳＳ２
−ＳＳ３３に動作する各開閉器ＳＷ２−ＳＷ３３によっ
て選択される。これらの条件下で、制御発信器２７は、
３２個の開閉器のディジタル制御の単なる３２ビットの
シフトレジスタであってもよい。各接合ダイオード４０
はバイポーラトランジスタのベース−エミッタ結合によ
って従来通り構成される。停止抵抗Ｒ１はまた常に閉じ
ている開閉器ＳＷ１を有している。調節回路２３はまた
３つの同じ電流ミラー３３，３４；３５，３９；３６，
１７と、抵抗３７とダイオード３８とを含む。これに付
け加わっているのは、開閉器４４を介してソースをアー
スに、ゲート電極を電位Ｖ_ＣＣに接続したＮＭＯＳトラ
ンジスタ４３だけである。

【００１８】３つのゲート１１ａ−１１ｃは図４のもの
に類似している。それらの２つのバイポーラトランジス
タ１２及び１３は、ＰＭＯＳトランジスタ３５及び３９
のそれと共通のゲート電極を有しているＰＭＯＳから成
る、同一の各負荷抵抗１４及び１５に接続されており、
こうして調節回路２３の制御端子２３ｂによって供給さ
れる維持電圧Ｖ_ｈを受ける。３つのゲート１１ａ−１１
ｃの電源１６は、調節回路２３の制御端子２３Ｃによっ
て供給された調節電圧Ｖ_ｄによって制御されたバイポー
ラトランジスタ１７を有する。各抵抗１８は、アースさ
れたソースと、制御発信器２７の出力に接続されたバス
４２’に供給される各選択信号ＳＥＬ０ーＳＥＬ２を受
信するゲート電極とを有する各ＮＭＯＳトランジスタ４
５ａ−４５ｃに直列に接続されている。３つのゲート１
１ａ−１１ｃ内のトランジスタ１２及び１３のコレクタ
は、抵抗２１及び２２と共に３つのゲート１１ａ−１１
ｃに共通の出力回路を構成するトランジスタ１９及び２
０のベースに夫々結合される。

【００１９】固定遅延素子を構成する２つのゲート４１
ａ及び４１ｂは基準発信器４６に結合されており、各ゲ
ートは３つのゲート１１ａ−１１ｃに類似した構造を有
している。従って、同じ構成素子は同じ参照数字を有す
る。それ故、基準発信器４６は、また直列センブリ３
６，３７，３８，３９及び４３のものに類似した構造を
有する。しかしながら、それが制御する固定遅延を考慮
して、発信器４６のトランジスタ３９及び４３のゲート
電極は夫々アース電位と、そして開閉器４４を介してＶ
_ＣＣの電位に接続されている。ゲート１１ａ及び４１ａ
のトランジスタ１２及び１３は入力信号ＩＮ及びＩＮ^＊
を受信する共通のベースを有する。トランジスタ１２及
び１３のベースもまた共通である。ゲート４１ａ及び４
１ｂ内のトランジスタ１２及び１３のＰＭＯＳ負荷トラ
ンジスタのゲート電極は発信器４６のトランジスタ３９
のそれと共通である。それらの電源１６では、トランジ
スタ１７のベースは発信器４６のトランジスタ３６のそ
れと共通である。各電源１６は、また、アースされたソ
ースと、発信器４６のトランジスタ４３のそれと共通の
ゲート電極とを有するＮＭＯＳトランジスタ４３に直列
に接続されている。ゲート４１ａ及び４１ｂは、また、
３つのゲート１１ａ−１１ｃに共通のそれと同一の出力
回路を備えている。増幅器４１ａの出力回路の相補型出
力はゲート１１ｂ及び４１ｂのトランジスタ１２及１３
の各ベースに接続されている。同様に、ゲート４１ｂの
出力回路の相補型出力はゲート１１ｃのトランジスタ１
２及び１３の各ベースに接続されている。

【００２０】遅延装置１０の作動原理は図５及び７から
明らかである。ゲート４１ａ及び４１ｂは常に能動化さ
れ、夫々は発信器４６の送り出す電圧によって決定され
る同じ固定遅延θｆを有する。ゲート１１ａ−１１ｃは
同一範囲の値ＤＬ（図７）内で遅延θを各々線形に変化
させるため調節回路２３によって制御され、制御発信器
２７から発する対応する選択信号ＳＥＬ０−ＳＥＬ２に
よって能動化される。もし、制御発信器２７がゲート１
１ａだけを能動化すれば、ゲートの送出する出力信号Ｏ
ＵＴ及びＯＵＴ^＊は範囲ＤＬ内（図７）に含まれる遅延
θａ＝θだけ遅延される。そこで遅延装置１０は図４の
ように作動する。もし、ゲート１１ｂだけが値θ（例え
ばこの３つの場合の選択信号ＳＳ２０に対応する）に調
節された遅延に能動化されれば、入力信号ＩＮ及びＩＮ
^＊はまずゲート４１ａを通過し従って固定値θｆだけ遅
延される。出力信号ＯＵＴ及びＯＵＴ^＊はそれ故値θｄ
＝θｆ＋θだけ遅延する。要するに、もしゲート１１ｃ
だけが値θに調節された遅延に能動化されるならば、入
力信号ＩＮ及びＩＮ^＊はまずゲート４１ａ及び４１ｂを
通過し、それ故固定値２θｆだけ遅延する。出力信号Ｏ
ＵＴ及びＯＵＴ^＊はそれ故値θｃ＝２θｆ＋θだけ遅延
する。

【００２１】装置１０によって提供される遅延変化曲線
は固定遅延θｆがＤＬに等しいならば線形となるであろ
うことが理解される。しかしこの場合、２つの遅延範囲
の結合点の周囲のわずかな遅延の変化、例えばθａ及び
θｂは対応するゲート１１ａ及び１１ｂを能動化するた
め発信器２７を発振させるであろう。図７では、遅延θ
ｆは範囲ＤＬより小さくなるように選択され、従って曲
線全体は鋸歯の形状を有する。この曲線の利点は遅延θ
ａ，θｂ及びθｃ間の重なり合いＤθにあり、これが発
信器２７のどんな発振をも防ぐことができる。例えば、
もし重なり合いＤθが範囲ＤＬのおよそ半分に相当する
ならば、範囲ＤＬの終わりに制御発信器２７は次の範囲
の中心点から出発して遅延をより有利に制御できる。そ
れ故この種の遅延装置によって作り出される遅延の全体
的変化は鋸歯状曲線にも拘らず線形にとどまることが明
らかである。

【００２２】実際、図６に示す遅延装置１０のゲート１
１ａ−１１ｃの選択は、発信器２７によって提供される
各信号ＳＥＬ０−ＳＥＬ２を用い、対応するトランジス
タ４３ａ−４３ｃを能動化することによって実行され
る。トランジスタ４３は開閉器として働き、多くの、例
えば３２個の他の遅延装置を含んでいる集積回路内にお
いて、遅延装置１０が能動化されない際はそれらのゲー
トは電流を消費しない。この種の集積回路では、能動化
された遅延装置だけが開閉器４４を閉止する。

【００２３】さらに、ゲート１１ａ−１１ｃの１つだけ
を図６に示すタイプの遅延装置１０内に用いることがで
きる。この場合、入力信号ＩＮ及びＩＮ^＊がこの単一の
増幅器（遅延θａ）のみ、又はこれと固定遅延θｆを有
する少なくとも１つの増幅器とを通過することによって
遅延するように遅延装置の回路を構成する必要がある。
固定遅延回数の数は任意である。遅延変化θの範囲ＤＬ
に少なくとも等しい少なくとも１つの固定遅延θｆに対
して可変遅延θを付け加えるというのが動作原理であ
る。図６の遅延装置１０の変形例のように、負荷抵抗１
４及び１５はもはやゲート１１ａ−１１ｃに共通ではな
く、各ゲート内で異なる値を有することがでる。この場
合、これらのゲートの範囲ＤＬは様々な値と傾斜とを有
しており、各固定遅延θｆは先行する範囲ＤＬの値を参
照しなければならない。それ故全体的な曲線はほぼ線形
の変化範囲の結合による非線形の様々な形状を取り得
る。

【００２４】広い変化範囲を有する本発明による遅延装
置の他の実施例のブロック図を図８に示す。遅延装置１
０は４つの縦続接続されたＥＣＬゲート１１ａ−１１ｄ
を含む。ゲート１１ａ−１１ｄは入力信号ＩＮ及びＩＮ
^＊を引き続いて遅らせるため同一の調節回路２３によっ
て制御される。それらの出力信号ＯＵＴａ−ＯＵＴｄ及
びＯＵＴａ^＊−ＯＵＴｄ^＊はまたマルチプレクサ４７の
各入力に印加され、マルチプレクサは遅延装置１０の相
補型出力信号ＯＵＴ及びＯＵＴ^＊を送出する。ゲートが
最大遅延が２５０ｐｓのオーダーである遅延範囲ＤＬを
作り出すことができる場合、１秒当たり１ギガビットの
レートで１ビット伝送する周期に相当する１ｎｓのオー
ダーの遅延まで広がる遅延θを遅延装置１０から得るこ
とが可能である。図８の構成例から当業者は場合に応じ
て多少とも性能の高い他の変形例を考案することができ
る。

【００２５】図示の実施例から多数の変形例を提案する
ことができる。特に、図示のＥＣＬゲートの代わりに、
バイポーラトランジスタ及び／又は電界効果トランジス
タを有する単一の差動増幅器を用いれば充分である場合
もある。ＥＣＬゲートの利点は主として極めて短い遅延
と高周波数でのその性能とにあり、これらはそのトラン
ジスタ１２及び１３の不飽和性と、周波数の関数として
の出力電圧の変化（電圧揺れ）が小さいこととによるも
のである。以上の説明から更に単純又はより改良された
調節回路２３であれば、多少とも高密度に、多少とも広
範囲にそして多少とも線形性を有するようにして遅延θ
を変化させることができるであろうことが分かる。一般
に、ＥＣＬゲート１１内又は代替の単一の差動増幅器内
の電源は抵抗１８しか含まない。この場合、又は図示の
場合には、バイアス電流の調節は抵抗１８の値に作用す
ることによって実行される。また以上のことから、ＥＣ
Ｌゲート又は代替の差動増幅器は正入力信号ＩＮのみを
受信し、他方の入力端子は所定の固定電位に印加され
る。また当業者には遅延θを連続的に変化させることも
可能である。

【図面の簡単な説明】

【図１】本発明による調節可能な遅延装置の好ましい一
実施例の回路を示すブロック図である。

【図２】図１に示す遅延装置のバイアス電流の双曲線型
変化を図解するグラフである。

【図３】図１に示す装置によって発生した遅延θの線形
変化を図解するグラフである。

【図４】本発明による遅延装置の別の実施例のブロック
図である。

【図５】広い変化範囲にわたって線形遅延を調節するこ
とができる本発明による遅延装置の変形例のブロック図
である。

【図６Ａ】図５に示す遅延装置の実施例のブロック図で
ある。

【図６Ｂ】図６Ａにつながる、図５に示す遅延装置の実
施例のブロック図である。

【図７】図６に示した装置によって発生した遅延の変化
曲線を図解するグラフである。

【図８】広い変化範囲にわたって線形遅延を表す本発明
による遅延装置の変形例のブロック図である。

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２のトランジスタ（１２、１
３）、該第１及び第２のトランジスタに電流（Ｉ）を供
給する電流源（１６）、及び該第１及び第２のトランジ
スタにそれぞれ直列に接続された第１及び第２の調節可
能な抵抗素子（１４、１５）を有する少なくとも１つの
差動増幅器（１１）と、調節可能な遅延（θ）を発生さ
せるために前記電流源から供給される電流の強度を双曲
線的に変化させるべく前記電流源に接続された調節回路
（２３、２５）と、前記第１及び第２の調節可能な抵抗
素子に接続されており、該第１及び第２の調節可能な抵
抗素子に流れる電流の強度に拘わらず該第１及び第２の
調節可能な抵抗素子のそれぞれの端子間の電圧を実質的
に一定の値（Ｖｒｅｆ）に維持するための維持手段（２
３、２４）とを有することを特徴とする可変遅延装置
（１０）。
【請求項２】前記電流源は、該電流源の電流強度の双
曲線的変化を発生させるために、前記調節回路により制
御される調整用電位（Ｖｄ）に接続された第１のトラン
ジスタ（１７）を有する請求項１に記載の装置。
【請求項３】前記電流源は負荷抵抗（１８）を有し、
前記調節回路は電流を変化させるために該負荷抵抗に作
用するように接続されている請求項１に記載の装置。
【請求項４】前記調節可能な遅延が直線的に変化する
請求項１から３のいずれか一項に記載の装置。
【請求項５】前記調節可能な抵抗素子のそれぞれは、
少なくとも第２のトランジスタから構成され、前記維持
手段は、前記一定の値に対応する基準電位（ＶＲＥＦ）
を受け取る演算増幅器（３２）を有し、前記第２のトラ
ンジスタの導通を制御する請求項１から４のいずれか一
項に記載の装置。
【請求項６】前記維持手段は、前記調節可能な抵抗素
子に接続された電界効果トランジスタ（３５、３９）か
らなるカレントミラーを含む請求項１から４のいずれか
一項に記載の装置。
【請求項７】前記差動増幅器は２つの入力を備え、該
入力に入力信号（ＩＮ）の互いに相補の信号を受け取る
請求項１から６のいずれか一項に記載の装置。
【請求項８】前記差動増幅器がＥＣＬゲートである請
求項１から７のいずれか一項に記載の装置。
【請求項９】複数の差動増幅器（１１ａ−１１ｄ）を
有し、これらの各出力がマルチプレクサ（４７）に接続
されている請求項１から８のいずれか一項に記載の装
置。
【請求項１０】前記差動増幅器は第１の可変遅延
（ｑ）を発生し、更に少なくとも１つの固定遅延（図５
のθｆ）を発生させる手段（４１ａ，４１ｂ）と、該
少なくとも１つの固定遅延を選択し、少なくとも第２の
可変遅延（θａ，θｂ，θｃ）を発生させるべく選択さ
れた固定遅延を前記第１の可変遅延に付加する選択手段
（２３、図５及び７のＳＥＬ０−ＳＥＬ２）とを有する
請求項１から８のいずれか一項に記載の装置。