WO2007135799A1 - 信号処理回路、レベルシフタ、表示パネル駆動回路、表示装置、信号処理方法 - Google Patents

信号処理回路、レベルシフタ、表示パネル駆動回路、表示装置、信号処理方法 Download PDF

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inverter circuit
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Shinsaku Shimizu
Tamotsu Sakai
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Sharp Kabushiki Kaisha
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • Signal processing circuit level shifter, display panel drive circuit, display device, signal processing method
  • the present invention relates to a signal processing circuit (for example, a level shifter) used for a driver or the like of a display device.
  • a signal processing circuit for example, a level shifter
  • a display panel driver (source driver) or the like uses a level shifter that increases the amplitude of a signal supplied from outside the display panel.
  • Patent documents 1 and 2 can be cited as publicly known documents disclosing the configuration of the level shifter.
  • FIG. 22 (a) is a circuit diagram showing the configuration of the level shifter disclosed in Patent Document 1.
  • the level shifter 110 shown in the figure includes an IN terminal to which an input signal IN is supplied, an INB terminal to which an inverted signal INB is supplied, an OUT terminal to which an output signal OUT is output, and an inversion of the output signal.
  • CMO S inverter circuit 102 consisting of OUTB terminal to which signal OUTB is supplied, CMOS inverter circuit 101 that is P-channel MOS transistor power, and P-channel MOS transistor 105 (load transistor) and N-channel MOS transistor 106 (dry transistor) 102 And two P-channel MOS transistors 107 and 108.
  • the source of the MOS transistor 107 is connected to the high potential side power supply (Vdd), the drain is connected to the source of the MOS transistor 103, and the gate is connected to the output of the CMOS inverter circuit 102.
  • MOS transistor 108 has its source connected to the high potential side power supply (Vdd), its drain connected to the source of the MOS transistor 102, and its gate connected to the output of the CMOS inverter circuit 101. Is done.
  • the source of the MOS transistor 104 and the source of the MOS transistor 106 are connected to the low-potential side power supply (Vss), the input of the CMOS inverter circuit 101 and the IN terminal are connected, and the output of the CMOS inverter circuit 101 And the OUTB terminal are connected to the CMOS inverter.
  • the input of the inverter circuit 102 and the INB terminal are connected, and the output of the CMOS inverter circuit 102 and the UT terminal are connected.
  • the level shifter 110 if the input signal IN is “H” (Vcc), for example, and the input inversion signal INB is “L” (Vss), for example, the current supply to the P-channel MOS transistor 103 of the CMOS inverter circuit 101
  • the capacity is weaker than the P-channel MOS transistor 105 of the second CMOS inverter circuit, and the N-channel MOS transistor 104 of the CMOS inverter circuit 101 is “ON”, and the N-channel transistor 106 of the CMOS inverter circuit 102 is “OFF”. Therefore, the potential of the OUTB pin is lower than that of the OUT pin.
  • the current supplied by the P-channel MOS transistor 107 is less than the current supplied by the P-channel MOS transistor 108, and the potential at the OUTB terminal further decreases, and finally becomes Vss. Therefore, the P-channel MOS transistor 108 is turned “ON”, while the P-channel MOS transistor 107 is turned “OFF”, and the OUT terminal becomes Vdd.
  • Vcc is the threshold potential (Vss + of the N-channel MOS transistor). N-channel MOS transistor threshold voltage) or higher.
  • the level shifter disclosed in Patent Document 1 cannot level-shift a small (small amplitude) input signal that is lower than the threshold potential of the N-channel MOS transistor.
  • Patent Document 2 discloses a configuration capable of level-shifting a small input signal equal to or lower than the threshold potential of an N-channel MOS transistor.
  • the level shifter disclosed in Patent Document 2 biases a small-amplitude input signal by a constant current source, and thereby performs a level shift of the input signal.
  • Patent Document 1 Japanese Patent Publication “JP-A-50-151433 (Publication Date: December 5, 1975)”
  • Patent Document 2 Japanese Patent Publication “Japanese Patent Laid-Open No. 11 308091 (Publication Date: November 5, 1999)” Disclosure of the invention
  • a latch operation is performed in addition to a signal level shift.
  • the level shifter described in Patent Documents 1 and 2 is used in such a driver circuit, the latch circuit is not provided. Must be prepared separately.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a low power consumption signal processing circuit capable of level-shifting and latching a small amplitude signal to generate an output signal. is there.
  • the signal processing circuit of the present invention includes a first input terminal to which an input signal is supplied, a second input terminal to which a predetermined signal is supplied, and first and second inputs Including a CMOS inverter circuit, the input of the first CMOS inverter circuit and the output of the second CMOS inverter circuit are connected to each other, and the output of the first CMOS inverter circuit and the input of the second CMOS inverter circuit Are connected to the first power source and the first and second input terminals, and are connected to the first and second CMOS inverter circuits based on the input signal and the predetermined signal.
  • a current control circuit for flowing current, and the input of the first CMOS inverter circuit can be connected to the first input terminal, and the input of the second CMOS inverter circuit can be connected to the second input terminal. Or the force that the input of the first CMOS inverter circuit can be connected to the second power source and the input of the second CMOS inverter circuit can also be connected to the second power source, or the first The input of the CMOS inverter circuit and the input of the second C MOS inverter circuit can be connected to each other, and an output signal is generated at the output of the first CMOS inverter circuit or the output of the second CMOS inverter circuit. It is characterized by being made.
  • the first power supply is the high potential side power supply (VDD) and the second power supply is the low potential side power supply (VS
  • VDD high potential side power supply
  • VS low potential side power supply
  • the load transistor of the first CMOS inverter circuit is the transistor 3
  • the transistor of the first CMOS inverter circuit is the transistor 5
  • the load transistor of the second CMOS inverter circuit is the transistor 4
  • the second CMOS inverter circuit The driver transistor is referred to as transistor 6.
  • the input of the first CMOS inverter circuit is connected to the first input terminal, the low-potential side power supply (VSS) or the input of the second CMOS inverter circuit, and the second The input of the CMOS inverter circuit is connected to the second input terminal, the low-side power supply (VSS) or the input of the first CMOS inverter circuit, so that the transistor 3 is a transistor that is difficult to pass current.
  • transistor 5 that easily conducts current 4 is difficult to conduct transistor 6 that easily conducts current.
  • the input of the first CMOS inverter circuit is disconnected from the input of the first input terminal, the low-potential side power supply (VSS) or the second CMOS inverter circuit, and the second CMOS inverter circuit Is disconnected from the input of the second input terminal, the low-potential side power supply (V SS) or the first CMOS inverter circuit, and the first and second CMOS inverter circuits are connected based on the input signal and a predetermined signal. Apply current. For example, when the input signal is “H” (VCC) and the predetermined signal is “L” (VSS), a large current is supplied to the conduction terminal of the transistor 4 and a small current is supplied to the conduction terminal of the transistor 3.
  • the transistor 4 is easy to flow current, and the transistor 6 is difficult to flow current, so that the potential of the output (OUT terminal) of the second CMOS inverter circuit rises.
  • the potential of the control terminal (gate) of the transistor 4 connected to the output of the first CMOS inverter circuit is increased by the potential of the control terminal (gate) of the transistor 3 Compared to gradual increase. For this reason, the potential of the output (OUT terminal) of the second CMOS inverter circuit and the control terminal (gate) of the transistor 3 connected to the second CMOS inverter circuit rises steadily, and the current does not flow in the transistor 3 before the transistor 4
  • V DD high-potential-side power supply
  • the current control circuit includes a switch transistor, a first current control transistor, and a second current control transistor, and the control terminal of the first current control transistor is the first In addition to being connected to the input terminal, when the control terminal of the second current control transistor is connected to the second input terminal and the switch transistor is ON, the one conductive terminal of the first and second current control transistors May be connected to the first power source.
  • the signal processing circuit includes first and second reset switches.
  • first reset switch When the first reset switch is ON, the input of the first CMOS inverter circuit and the first input
  • the second reset switch is ON, the input of the second CMOS inverter circuit and the second input terminal or the second power source are connected, and the second reset power source is connected.
  • the switch transistor When the switch transistor is OFF, the first and second reset switches may be turned ON.
  • the predetermined signal may be a constant potential signal equal to the potential of the second power supply.
  • the predetermined signal may be an inverted signal of the input signal.
  • the predetermined signal may be a constant potential signal that is larger than the ground potential and smaller than the threshold potential of the N-channel MOS transistor (between the ground potential and the threshold potential of the N-channel MOS transistor).
  • the predetermined signal may be a constant potential signal that is larger than the ground potential and smaller than the maximum potential of the input signal.
  • the first power source is a high potential side power source
  • the second power source is a low potential side power source
  • the first and second current control transistors and the switching transistor are P-channels.
  • the first and second reset switches are composed of N-channel MOS transistors!
  • the first power source is a low potential side power source
  • the second power source is a high potential side power source
  • the first and second current control transistors and the switching transistor are N-channel.
  • the first and second reset switches are composed of P-channel MOS transistors!
  • the signal processing circuit of the present invention includes a first input terminal to which an input signal is supplied, a second input terminal to which a predetermined signal is supplied, and first and second CMOS inverter circuits.
  • a cross-couple in which the input of the first CMOS inverter circuit and the output of the second CMOS inverter circuit are connected to each other, and the output of the first CMOS inverter circuit and the input of the second CMOS inverter circuit are connected to each other. Connected to the first inverter and the first power source and the first and second input terminals, and for passing a current to the first and second CMOS inverter circuits based on the timing signal and the input signal and the predetermined signal.
  • a control circuit an output terminal connected to the output of the first CMOS inverter circuit or the output of the second CMOS inverter circuit, and an output signal is taken out; and the timing signal. Characterized in that it comprises a reset circuit for resetting the output signal based on.
  • the current control circuit includes a switch transistor, a first current control transistor, and a second current control transistor, and the timing signal is input to a control terminal of the switch transistor.
  • the control terminal of the first current control transistor is connected to the first input terminal
  • the control terminal of the second current control transistor is connected to the second input terminal
  • the first CMOS inverter circuit is The second CMOS inverter circuit is connected to the second current control transistor and the second power source, and is connected to the first current control transistor and the second power source.
  • the switch transistor is turned on, one conduction terminal of the first and second current control transistors may be connected to the first power source.
  • the predetermined signal may be an inverted signal of the input signal.
  • the predetermined signal may be a constant potential signal.
  • this signal processing circuit is suitable when the maximum potential of the input signal in which the minimum potential of the input signal is equal to the potential of the second power supply is smaller than the threshold potential of the N-channel MOS transistor. .
  • the reset circuit connects the input of the first CMOS inverter circuit to the first input terminal and the second CMOS when the switch transistor is OFF.
  • the inverter circuit input can be connected to the second input terminal.
  • the predetermined signal is an inverted signal of the input signal or is larger than the potential of the second power source and smaller than the threshold potential of the N-channel MOS transistor (the potential of the second power source and the threshold potential of the N-channel MOS transistor).
  • the predetermined signal may be a constant potential signal equal to the potential of the second power supply.
  • the reset circuit connects the input of the first CMOS inverter circuit and the input of the second CMOS inverter circuit to the second power supply when the switch transistor is OFF. You may do it.
  • the predetermined signal may be an inverted signal of the input signal or a constant potential signal that is larger than the potential of the second power supply and smaller than the maximum potential of the input signal.
  • the channel size of the first current control transistor is different from the channel size of the second current control transistor, and the logical threshold value of the first CMOS inverter circuit and the logical threshold value of the second CMOS inverter circuit are And the predetermined signal is a constant potential signal equal to the potential of the second power supply.
  • a level shifter includes the signal processing circuit.
  • the display device of the present invention is characterized by including a display panel and the display panel driving circuit.
  • the display panel and the display panel drive circuit may be formed monolithically.
  • the signal processing method of the present invention is characterized in that the input signal is level-shifted and latched by using the signal processing circuit.
  • the input signal may be used as it is before the level shift, and the level shift may be performed from the level of the input signal during the level shift.
  • the signal processing circuit of the present invention it is possible to level-shift and latch an input signal with low power consumption and smaller than the threshold potential of the N-channel MOS transistor.
  • FIG. 1 is a circuit diagram showing a configuration of a level shifter latch circuit according to the present embodiment.
  • FIG. 2 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 3 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 4 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 5 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 6 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 7 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 8 is a circuit diagram showing another configuration of the level shifter latch circuit.
  • FIG. 9 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 10 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 11 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 12 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 13 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 14 is a timing chart for explaining the operation of the level shifter latch circuit of FIG.
  • FIG. 15 is a schematic view showing a configuration of the present liquid crystal display device.
  • FIG. 16 is a circuit diagram showing a configuration of the digital driver.
  • FIG. 17 is a circuit diagram showing a configuration of the digital driver.
  • FIG. 18 is a circuit diagram showing a configuration of one signal processing block provided in the digital driver.
  • FIG. 19 is a timing chart for explaining the operation of the digital driver.
  • FIG. 20 is a timing chart for explaining the operation of the present level shifter latch circuit.
  • FIG. 21 (a) is a circuit diagram showing a configuration of a CMOS inverter circuit.
  • FIG. 21 (b) A diagram for explaining the logic threshold value of the CMOS inverter circuit shown in FIG. 21 (a).
  • FIG. 22 (a) is a circuit diagram showing a configuration of a conventional level shifter.
  • FIG. 15 is a block diagram showing a configuration of a liquid crystal display device that is useful in this embodiment.
  • the liquid crystal display device 10 includes a display unit 30, a gate dryer 40, and a source driver 90.
  • the display unit 30, the gate dryer 40, and the source driver 90 are formed on the same substrate, and constitute a so-called system-on-panel.
  • the source driver 90 is supplied with input signals (video data) and various control signals.
  • the display unit 30 has a line. Pixels are provided in the vicinity of intersections of a plurality of scanning signal lines extending in the (horizontal) direction and a plurality of data signal lines extending in the column (vertical) direction.
  • FIG. 16 is a circuit diagram showing a configuration of a source driver of the present liquid crystal display device.
  • the source driver 90 is a digital driver that generates an analog signal potential from a digital input signal (for example, 6 bits) input from outside the panel and supplies the signal potential to each data signal line of the display unit 30. .
  • the digital driver 90 includes a plurality of signal processing blocks (not shown), three input signal lines DR'DG'DB, and three switch control lines PR'PG '. PB and one latch pulse line Y1 are provided.
  • Each signal processing block includes one flip-flop F (in the shift register), one circuit block g, one DAC, and one time-division switch block W.
  • the three data signal lines SR'SG'SB of the display unit are compatible.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • Each circuit block g includes three front-stage latch blocks BR'BG'BB arranged in the column direction, three rear-stage latch blocks CR ⁇ CG ⁇ CB arranged in the column direction, and one selection switch block K. Prepare.
  • each front-stage latch block includes six 1st latch circuits (signal processing circuits), and each rear-stage latch block includes six 2nd latch circuits.
  • the selection switch block K includes three switch circuits JR'JG'JB.
  • Each of the selection switch circuits JR -JG 'JB includes 6-bit switching elements corresponding to the subsequent latch block CR -CG-CB, and the selection switch block K has 18-bit switching elements. Yes.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time-division switch block Wl, and corresponds to three data signal lines SRl 'SGl'SBl.
  • the time-division switch block W1 includes three analog switches ER1 ⁇ EGl 'EBl.
  • the circuit block gl has three front latch blocks BRl 'BG 1 ⁇ ⁇ 1, three rear latch blocks CR1' CG1 'CB1, and a selection switch block K1.
  • the selected switch block K1 has three switch circuits JRl 'JGl' JBl Is provided.
  • each front-stage latch block is connected to a corresponding flip-flop, a corresponding input signal line, and a corresponding rear-stage latch block.
  • each subsequent stage latch block is connected to the DAC via the corresponding switch circuit, and is also connected to the same latch pulse line Y1.
  • Figure 18 shows the connection between the front latch block BR1 and the corresponding rear latch block CR1.
  • each of the 1st latch circuits LR1 to LR6 belonging to the preceding latch block BR1 is connected to the corresponding flip-flop F1 in the shift register.
  • the 1st latch circuits LR1 to LR6 are connected to the corresponding wiring (1-bit wiring) in the input signal line DR (6-bit wiring).
  • each of the 1st latch circuits LR1 to LR6 is connected to a corresponding 2nd latch circuit in the subsequent latch block CR1.
  • the 1st latch circuit LR1 is connected to the 2nd latch circuit Lrl
  • the 1st latch circuit LR6 is connected to the 2nd latch circuit Lr6.
  • the second latch circuits Lrl to Lr6 are all connected to the latch pulse line Y1 and to the DAC1 via the corresponding switch circuit JR1.
  • each of the three switch circuits (JR'JG'JB) of the selected switch block K is connected to a corresponding switch control line (PR'PG'PB).
  • PR'PG'PB switch control line
  • the switch circuit JR1 of the selected switch block K1 is connected to the switch control line PR
  • the switch circuit JG1 is connected to the switch control line PG
  • the switch circuit JB1 is connected to the switch control line PB.
  • Each DAC is connected to three data signal lines via a corresponding time-division switch block W.
  • DAC1 is connected to the data signal line SRl 'SGl' SBl via the time division switch block W1.
  • each of the three analog switches (ER'EG'EB) of each time-division switch block W is connected to a corresponding switch control line (PR'PG'PB) and a corresponding data signal line (SR 'SG' SB) is connected.
  • analog switch ER1 of time-division switch block W1 is connected to switch control line PR and connected to data signal line SR1
  • analog switch EG 1 is connected to switch control line PG and data signal line SG1
  • the analog switch EB 1 is connected to the switch control line PB and to the data signal line SB 1.
  • the processing of the red (R) signal is performed by the front latch block BR, the rear latch block CR1, the switch circuit JR, DAC, and the analog switch ER connected to the red input signal line DR.
  • the analog signal after processing is output to the red data signal line SR.
  • Each DAC is responsible for processing the three colors of signals in a time-sharing manner.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input signal data corresponding to data signal lines SB1 to SB640.
  • the output signal of the front latch block is LI
  • the output signal of the rear latch block is LO
  • the output signal of the selection switch circuit is SO.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 inputs.
  • (R2, G2, B2) ⁇ ⁇ ⁇ (R640, G640, B640) are sequentially latched (& level shifted) as the output pulse of F2 ' ⁇ -F6 40 goes from high to low sequentially
  • the latch and level shift function of each preceding latch block will be described in detail later.
  • the digital driver 90 may be configured as shown in FIG. That is, from the configuration shown in FIG. 16, the time division switch circuit (W1 '"W640) and the three switch control lines PR' P G'PB are excluded, but each signal processing block (gl ' ⁇ -g640) This is a configuration with three DACs.
  • one signal processing block corresponds to one flip-flop, one selection switch circuit, three DACs, and three data signal lines of the display unit 30.
  • the signal processing block gl corresponds to a flip-flop Fl, a selection switch circuit Kl, DAC lr-DAClg-DAClb, and three data signal lines SRI 'SGI' SB1.
  • the signal processing block gl has a front latch block BRl 'BGl' BBl and a rear latch block CRl 'CGl' CBl.
  • the selection switch circuit K1 is the switch circuit JR1 'JG1' JB1. Is provided.
  • the latter latch block CR1 is connected to the DAClr via the switch circuit JR1
  • the latter latch block CG1 is connected to the DAC 1g via the switch circuit JG1
  • the latter latch block CB1 is the switch circuit. Connected to DAC lb via JB 1.
  • latch block CR1 'CGI' CB1 and the switch circuit JR1-JG1 'JB1 are connected to the same latch pulse line Y1.
  • the signal processing flow of the digital driver shown in FIG. 17 is as shown in the timing chart of FIG.
  • the first latch circuit (hereinafter referred to as a level shifter latch circuit) of the previous latch block is configured as shown in FIGS. 1 to 8, so that the input is smaller than the threshold value potential of the N-channel MOS transistor. It enables level shifting and latching of signals with low power consumption. This will be described below.
  • FIG. 1 is a circuit diagram showing a configuration example of the level shifter latch circuit according to the present embodiment.
  • the level shifter latch circuit 70 includes a first input terminal XI, a second input terminal X2, a first output terminal Y1, a second output terminal Y2, and a current control circuit. 80, a cross-coupled inverter circuit 81, and a reset circuit 82.
  • Current control circuit 80 includes three P-channel MOS transistors 20-22.
  • Cross force The pulsed inverter circuit 81 includes two P-channel MOS transistors 23 and 24 and two N-channel MOS transistors 25 and 26.
  • the reset circuit 82 includes two N-channel MOS transistors 27 and 28.
  • the cross-coupled inverter circuit 81 includes a first CMOS inverter circuit 81a composed of transistors 23 and 25, and a second CMOS inverter circuit 81b composed of transistors 24 and 26, and the first CMOS inverter circuit
  • the input of 81a and the output of the second CMOS inverter circuit 81b are connected to each other, and the output of the first CMOS inverter circuit 81a and the input of the second CMOS inverter circuit 8 lb are connected to each other. That is, the sources of transistors 25 and 26 are connected to VSS, the drains of transistors 23 and 25 are connected to each other at node nl, and the gates of transistors 23 and 25 are connected to each other at node n2.
  • the drains of 26 are connected at node n3, and the gates of transistors 24 and 26 are connected at node n4. Are connected to the output terminal Y2, and the node n2, the node n3, and the first output terminal Yl are connected to each other.
  • the gate of the transistor 20 is connected to the output of the flip-flop, the gate of the transistor 21 is connected to the first input terminal XI, and the gate of the transistor 22 is connected to the second input terminal X2.
  • the source of the transistor 20 is connected to VDD, and the drain of the transistor 20 and the sources of the transistors 21 and 22 are connected.
  • the drain of transistor 21 is connected to the source of transistor 23, and the drain of transistor 22 is connected to the source of transistor 24.
  • the current control circuit 80 is configured to output the first and second signals based on the output (SMP) of the flip-flop, the signal input to the first input terminal XI, and the signal input to the second input terminal X2.
  • 2 CMOS inverter circuit 81 a Controls the current flowing through 8 lb.
  • the gates of the transistors 27 and 28 and the output of the flip-flop are connected, and the two conduction terminals of the transistor 27 are connected to the first input terminal XI and the first output terminal Y1.
  • the two conduction terminals of the transistor 28 are connected to the second input terminal X2 and the second output terminal Y2.
  • IN first input signal
  • INB inverted signal of the second input signal IN
  • transistor 23 is less likely to pass current
  • transistor 25 is easier to pass current
  • transistor 24 is easier to pass current
  • transistor 26 is less likely to pass current.
  • the potential of the output (n3) of the second CMOS inverter circuit 81b rises rapidly
  • the potential of the gate of the transistor 24 connected to the output (nl) of the first CMOS inverter circuit 81a is the potential of the gate of the transistor 23.
  • the transistor 23 is gradually turned off, and the current does not flow through the first CMOS inverter circuit 81a.
  • the output (n3) of the second CMOS inverter circuit 81b becomes equal to the potential of the high potential side power supply (VDD), and “VDD” is output to the first output terminal Y1 (FIG. 9). reference).
  • the input signal “H (VCC)” that is smaller than the threshold potential of the N-channel MOS transistor can be level-shifted with a full swing to the potential of the high-potential side power supply (VDD).
  • the transistor 23 of the first CMOS inverter circuit 81a is OFF, so as shown in FIG.
  • VDD level-shifted high-potential side power supply
  • the second input terminal X2 of the level shifter latch circuit can be supplied with a constant potential signal VREF1 as a second input signal (see FIG. 2).
  • V REF1 is a positive potential smaller than the threshold potential of the N-channel MOS transistor.
  • the fixed signal VSS can be given as the second input signal to the second input terminal X2 of the level shifter latch circuit shown in FIG. 1 (see FIG. 3).
  • the channel width Z channel length (ratio of channel width to channel length) of transistor 21 is made larger than the channel width Z channel length (ratio of channel width to channel length) of transistor 22, and the first CMOS inverter circuit
  • the logic threshold value of 81a is set larger than the logic threshold value of the second CMOS inverter circuit 81b.
  • the channel width Z channel length of transistor 21 (ratio of channel width to channel length) is ⁇ times the channel width Z channel length of transistor 22 (ratio of channel width to channel length)
  • Figure 21 (b) shows the voltage Vin and OUT input to the IN terminal in the CMOS inverter circuit shown in Figure 21 (a) (the logic gate that outputs the logic inversion input to the IN terminal to OUT). The relationship with the voltage Vout output to the terminal is shown.
  • Vin is VSS
  • Vp VDD because TRp is ON and TRn is OFF.
  • Vin becomes higher than the TRn threshold TRn is turned on, Vout begins to gradually drop, and eventually becomes VSS.
  • This level shifter latch circuit can also be configured as shown in FIG. That is, in the reset circuit 82, the two conduction terminals of the transistor 27 are connected to VSS and the first output terminal Y1, and the two conduction terminals of the transistor 28 are connected to VSS and the second output terminal Y2. Other configurations are the same as those in FIG. Then, the constant potential signal VREF2 is given to the second input terminal X2. In this case, VREF2 is a positive potential lower than VCC.
  • the output signals shown at OUT and OUTB in FIG. 11 are generated at the first output terminal Y1 and the second output terminal Y2, and the input signal can be level shifted and latched.
  • the output signal can be fixed to VSS when SMP is inactive (at reset).
  • the present level shifter latch circuit may be configured as shown in FIG. That is, the reset circuit 82 is composed of one N-channel MOS transistor 29, the two conduction terminals of the transistor 29 are connected to the nodes n2 and n4, respectively, and the control terminal (gate) is the output of the flip-flop (SMP). Connect to. As shown in FIG. 8, the reset circuit 82 is connected to the two conduction terminals of the 38channel 38 to the nodes ⁇ 2 and ⁇ 4, respectively, and the control terminal (gate) is connected to the output (SMP) of the flip-flop.
  • the two conduction terminals of the transistor 39 may be connected to the nodes ⁇ 2 and ⁇ 4, respectively, and the control terminal (gate) may be connected to the inverted output (SMPB) of the flip-flop.
  • Other configurations are the same as those in FIG. In this way, it is possible to perform a reset by short-circuiting the inputs ( ⁇ 2 ⁇ ⁇ 4) of the first and second CMOS inverter circuits 81a ′ 81b.
  • the signals supplied to the first input terminal XI and the second input terminal ⁇ 2 are the same as those in FIG. 2 or FIG. For example, when IN (first input signal) and ⁇ (second input signal) shown in FIG.
  • the first output terminal Y1 and the second output terminal Y2 are connected to OUT and The output signal shown at OUTB is generated and the input signal can be level shifted and latched. Also, as shown in the figure, when the level shift starts and ends (when SMP “H” Z “L” changes) Since current flows only in the power supply, power consumption can be suppressed.
  • This level shifter latch circuit can also be configured as shown in FIG. That is, in the current control circuit 80, the source of the transistor 21 is connected to VDD, the drain of the transistor 21 is connected to the source of the transistor 20a (P channel), and the drain of the transistor 20a is connected to the source of the transistor 23.
  • the source of transistor 22 is connected to VDD, the drain of transistor 21 is connected to the source of transistor 20b (P channel), and the drain of transistor 20b is connected to the source of transistor 24.
  • the gates of the transistors 20a ′ and 20b are connected to the output of the flip-flop, and other configurations are the same as those in FIG.
  • the reset circuit 82 may be configured as shown in Fig. 4 or Fig. 7.
  • the present level shifter latch circuit can also be configured as shown in FIG. That is, the current control circuit 80 is composed of three N-channel MOS transistors 20 to 22, and the cross-coupled inverter circuit 81 is composed of two N-channel MOS transistors 23 and 24 and two P-channel MOS transistors 25 and 26.
  • the reset circuit 82 is composed of two P-channel MOS transistors 27 and 28. Note that the source of the transistor 20 is connected to VSS, the drains of the transistors 25 and 26 are connected to VDD, and other connection relationships are as described in FIG. Thus, for example, when IN (first input signal) and INB (second input signal) shown in FIG.
  • the reset circuit 82 may be configured as shown in FIG. 4 (however, the transistors 27 and 28 are P-channels and these are connected to VDD), or may be configured as shown in FIG. 7 (however, Transistor 29 is a P-channel).
  • the signal processing circuit and the level shifter of the present invention are suitable for a source driver (particularly a digital dryer) such as a liquid crystal display device.

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Abstract

　本発明の信号処理回路は、入力信号が供給される第１の入力端子（Ｘ１）と、所定信号が供給される第２の入力端子（Ｘ２）と、第１および第２のＣＭＯＳインバータ回路（８１ａ・８１ｂ）を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路（８１）と、タイミング信号並びに上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路（８０）と、上記第１あるいは上記第２のＣＭＯＳインバータ回路の出力に接続し、出力信号が取り出される出力端子（Ｙ１・Ｙ２）と、上記タイミング信号に基づいて出力信号をリセットするリセット回路（８２）とを備える。上記構成によれば、低消費電力でもって小振幅の信号をレベルシフトおよびラッチすることができる。

Description

明 細 書
信号処理回路、レベルシフタ、表示パネル駆動回路、表示装置、信号処 理方法
技術分野
[0001] 本発明は、表示装置のドライバ等に用いられる信号処理回路 (例えば、レベルシフ タ）に関する。
背景技術
[0002] 表示パネルのドライバ (ソースドライバ)等には、表示パネル外から供給される信号 の振幅を大きくするレベルシフタが用いられている。レベルシフタの構成を開示した 公知文献として、特許文献 1 · 2を挙げることができる。
[0003] 図 22 (a)は、特許文献 1に開示されたレベルシフタの構成を示す回路図である。同 図に示すレベルシフタ 110は、入力信号 INが供給される IN端子と、入力信号の反 転信号 INBが供給される INB端子と、出力信号 OUTが出力される OUT端子と、出 力信号の反転信号 OUTBが供給される OUTB端子と、 Pチャネル MOSトランジスタ 力 なる CMOSインバータ回路 101と、 Pチャネル MOSトランジスタ 105 (負荷トラン ジスタ）および Nチャネル MOSトランジスタ 106 (ドライノくトランジスタ）からなる CMO Sインバータ回路 102と、 2つの Pチャネル MOSトランジスタ 107· 108と、を備える。
[0004] ここで、 MOSトランジスタ 107は、そのソースが高電位側電源 (Vdd)に接続され、 そのドレインが MOSトランジスタ 103のソースに接続され、そのゲートが CMOSイン バータ回路 102の出力に接続される。
[0005] また、 MOSトランジスタ 108は、そのソースが高電位側電源 (Vdd)に接続され、そ のドレインが MOSトランジスタ 102のソースに接続され、そのゲートが CMOSインバ ータ回路 101の出力に接続される。
[0006] なお、 MOSトランジスタ 104のソースおよび MOSトランジスタ 106のソースは低電 位側電源 (Vss)に接続され、 CMOSインバータ回路 101の入力と IN端子とが接続さ れ、 CMOSインバータ回路 101の出力と OUTB端子とが接続され、 CMOSインバー タ回路 102の入力と INB端子とが接続され、 CMOSインバータ回路 102の出力と O UT端子とが接続される。
[0007] 上記レベルシフタ 110において、入力信号 INが例えば「H」（Vcc)、入力反転信号 INBが例えば「L」（Vss)であれば、 CMOSインバータ回路 101の Pチャネル MOSト ランジスタ 103の電流供給能力は第 2の CMOSインバータ回路の Pチャネル MOSト ランジスタ 105に比べて弱ぐかつ、 CMOSインバータ回路 101の Nチャネル MOSト ランジスタ 104が「ON」、 CMOSインバータ回路 102の Nチャネルトランジスタ 106が 「OFF」となるため、 OUTB端子の電位は OUT端子よりも低くなる。その結果、 Pチヤ ネル MOSトランジスタ 107が供給する電流は Pチャネル MOSトランジスタ 108が供 給する電流量よりも少なぐ OUTB端子の電位はさらに低下し、最終的に Vssとなる。 したがって、 Pチャネル MOSトランジスタ 108が「ON」となる一方、 Pチャネル MOSト ランジスタ 107が「OFF」となり、 OUT端子が Vddとなる。
[0008] このように、入力信号が「H」（Vcc)の場合、これがレベルシフトされて Vddの信号が 出力される（図 22 (b) (c)参照)。
[0009] しかしながら、上記のように入力信号「H」（Vcc)で CMOSインバータ回路 101の N チャネル MOSトランジスタ 104を「ON」するためには、 Vccが Nチャネル MOSトラン ジスタの閾値電位 (Vss + Nチャネル MOSトランジスタの閾値電圧）以上でなければ ならない。すなわち、特許文献 1に開示されたレベルシフタでは、 Nチャネル MOSト ランジスタの閾値電位以下の小さな (小振幅の)入力信号をレベルシフトすることがで さないこと〖こなる。
[0010] ここで、 Nチャネル MOSトランジスタの閾値電位以下の小さな入力信号をレベルシ フトすることができる構成が特許文献 2に開示されている。特許文献 2に開示されたレ ベルシフタは、定電流源によって小振幅の入力信号をバイアスし、これによつて該入 力信号のレベルシフトを行うものである。
特許文献 1 :日本国公開特許公報「特開昭 50— 151433 (公開日： 1975年 12月 5日 )」
特許文献 2 :日本国公開特許公報「特開平 11 308091号 (公開日： 1999年 11月 5 曰）」 発明の開示
[0011] し力しながら、特許文献 2記載の構成では、定電流源によって定常電流が発生し、 消費電力が大きくなるという問題がある。
[0012] また、表示装置のドライバ回路等では、信号のレベルシフトに加えてラッチ動作が 行われるが、特許文献 1 · 2記載のレベルシフタをこのようなドライバ回路に用いた場 合、ラッチ回路を別途用意しなければならない。
[0013] 本発明は、上記課題に鑑みてなされたものであり、その目的は、小振幅の信号をレ ベルシフトおよびラッチして出力信号を生成できる低消費電力の信号処理回路を提 供する点にある。
[0014] 本発明の信号処理回路は、上記課題解決するために、入力信号が供給される第 1 の入力端子と、所定信号が供給される第 2の入力端子と、第 1および第 2の CMOSィ ンバータ回路を含み、第 1の CMOSインバータ回路の入力および第 2の CMOSイン バータ回路の出力が互いに接続されるとともに、上記第 1の CMOSインバータ回路 の出力および第 2の CMOSインバータ回路の入力が互いに接続されたクロスカップ ルドインバータ回路と、第 1の電源並びに上記第 1および第 2の入力端子に接続し、 上記入力信号および所定信号に基づいて上記第 1および第 2の CMOSインバータ 回路に電流を流す電流制御回路とを備え、上記第 1の CMOSインバータ回路の入 力が上記第 1の入力端子に接続可能で第 2の CMOSインバータ回路の入力が上記 第 2の入力端子に接続可能である力 もしくは、上記第 1の CMOSインバータ回路の 入力が第 2の電源に接続可能で第 2の CMOSインバータ回路の入力も上記第 2の電 源に接続可能である力、または、上記第 1の CMOSインバータ回路の入力と第 2の C MOSインバータ回路の入力とが互いに接続可能であり、上記第 1の CMOSインバ ータ回路の出力または上記第 2の CMOSインバータ回路の出力に、出力信号が生 成されることを特徴とする。
[0015] 本信号処理回路によれば、以下のようにして、低消費電力で、クロスカップルドイン バータ回路の Nチャネル MOSトランジスタの閾値電位より小さ!/、入力信号をレベル シフトし、力つラッチすることができる。
[0016] 一例として、第 1の電源が高電位側電源 (VDD)、第 2の電源が低電位側電源 (VS S)である場合を説明する。なお、第 1の CMOSインバータ回路の負荷トランジスタを トランジスタ 3、第 1の CMOSインバータ回路のドライノくトランジスタをトランジスタ 5、 第 2の CMOSインバータ回路の負荷トランジスタをトランジスタ 4、第 2の CMOSイン バータ回路のドライバトランジスタをトランジスタ 6と記載する。
[0017] ここでは、前状態として、第 1の CMOSインバータ回路の入力が、第 1の入力端子も しくは低電位側電源 (VSS)または第 2の CMOSインバータ回路の入力に接続され、 第 2の CMOSインバータ回路の入力が、第 2の入力端子もしくは低電位側電源 (VS S)または第 1の CMOSインバータ回路の入力に接続され、これによつて、トランジス タ 3は電流を流し難ぐトランジスタ 5は電流を流し易ぐトランジスタ 4は電流を流し易 ぐトランジスタ 6は電流を流し難くなつている場合を考える。
[0018] この状態において、第 1の CMOSインバータ回路の入力を第 1の入力端子もしくは 低電位側電源 (VSS)または第 2の CMOSインバータ回路の入力から切り離すととも に、第 2の CMOSインバータ回路の入力を第 2の入力端子もしくは低電位側電源 (V SS)または第 1の CMOSインバータ回路の入力から切り離し、入力信号および所定 信号に基づ 、て上記第 1および第 2の CMOSインバータ回路に電流を流す。例えば 、入力信号が「H」（VCC)、所定信号が「L」（VSS)であれば、トランジスタ 4の導通端 子に大きな電流を供給し、トランジスタ 3の導通端子に小さな電流を供給する。
[0019] そうすると、トランジスタ 4は電流を流し易ぐトランジスタ 6は電流を流し難くなつてい るため、第 2の CMOSインバータ回路の出力（OUT端子）の電位は上昇する。一方、 トランジスタ 3は電流を流し難くなつているため、第 1の CMOSインバータ回路の出力 に接続するトランジスタ 4の制御端子 (ゲート）の電位はトランジスタ 3の制御端子 (ゲ ート）の電位の上昇と比較して緩やかに上昇する。このため、第 2の CMOSインバー タ回路の出力（OUT端子)およびこれに接続するトランジスタ 3の制御端子 (ゲート） の電位がどんどん上昇し、トランジスタ 3はトランジスタ 4よりも先に電流が流れなくなる
[0020] この結果、高電位側電源 (VDD)力もの電流はすべてトランジスタ 4に流れることに なり、第 2の CMOSインバータ回路の出力（OUT端子）に、高電位側電源 (VDD)の 電位と等しい信号（出力信号 OUT)が出力される。すなわち、 Nチャネル MOSトラン ジスタの閾値電位より小さい入力信号「H」（VCC)を、高電位側電源 (VDD)の電位 までフルスイングでレベルシフトすることができる。さらに、この状態において、入力信 号が「H」（VCC)力ら「L」（VSS)になっても、第 1の CMOSインバータ回路のトラン ジスタ 3は OFFしているため、第 2の CMOSインバータ回路の出力（OUT端子）およ びこれに接続するトランジスタ 3の制御端子 (ゲート）の電位は変化しな 、。すなわち、 レベルシフトされた高電位側電源 (VDD)の電位と等 ヽ信号が維持 (ラッチ）される ことになる。
[0021] また、レベルシフトを行う（VCCを VDDに変化させる）ときにのみ高電位側電源 (V DD)力もクロスカップルドインバータ回路に電流を流すため、消費電力の抑制も可能 である。
[0022] 本信号処理回路においては、上記電流制御回路は、スィッチトランジスタ、第 1の 電流制御トランジスタ、および第 2の電流制御トランジスタを備え、第 1の電流制御トラ ンジスタの制御端子が第 1の入力端子に接続されるとともに、第 2の電流制御トランジ スタの制御端子が第 2の入力端子に接続され、上記スィッチトランジスタが ONのとき に、第 1および第 2の電流制御トランジスタの一導電端子が上記第 1の電源に接続さ れても良い。
[0023] 本信号処理回路においては、第 1および第 2のリセットスィッチを備え、第 1のリセッ トスイッチが ONのときに、上記第 1の CMOSインバータ回路の入力と、上記第 1の入 力端子あるいは第 2の電源とが接続され、第 2のリセットスィッチが ONのときに、上記 第 2の CMOSインバータ回路の入力と、上記第 2の入力端子あるいは第 2の電源とが 接続され、上記スィッチトランジスタが OFFのときに、上記第 1および第 2のリセットス イッチが ONされても良い。
[0024] 本信号処理回路においては、上記所定信号は、第 2の電源の電位に等しい定電位 信号であっても良い。また、上記所定信号は、入力信号の反転信号であっても良い。 また、上記所定信号は、グラウンド電位より大きく Nチャネル MOSトランジスタの閾値 電位より小さな（グラウンド電位と Nチャネル MOSトランジスタの閾値電位との間にあ る）定電位信号であっても良い。また、上記所定信号は、グラウンド電位より大きく入 力信号の最大電位より小さな定電位信号であっても良い。 [0025] 本信号処理回路においては、上記第 1の電源は高電位側電源、第 2の電源は低電 位側電源であり、第 1および第 2の電流制御トランジスタ並びにスイッチングトランジス タが Pチャネルの MOSトランジスタで構成され、第 1および第 2のリセットスィッチが N チャネルの MOSトランジスタで構成されて!、ても良!、。
[0026] 本信号処理回路においては、上記第 1の電源は低電位側電源、第 2の電源は高電 位側電源であり、第 1および第 2の電流制御トランジスタ並びにスイッチングトランジス タが Nチャネルの MOSトランジスタで構成され、第 1および第 2のリセットスィッチが P チャネルの MOSトランジスタで構成されて!、ても良!、。
[0027] 本発明の信号処理回路は、入力信号が供給される第 1の入力端子と、所定信号が 供給される第 2の入力端子と、第 1および第 2の CMOSインバータ回路を含み、第 1 の CMOSインバータ回路の入力および第 2の CMOSインバータ回路の出力が互い に接続されるとともに、上記第 1の CMOSインバータ回路の出力および第 2の CMO Sインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、第 1 の電源並びに上記第 1および第 2の入力端子に接続し、タイミング信号並びに上記 入力信号および所定信号に基づいて上記第 1および第 2の CMOSインバータ回路 に電流を流す電流制御回路と、上記第 1の CMOSインバータ回路の出力あるいは 上記第 2の CMOSインバータ回路の出力に接続し、出力信号が取り出される出力端 子と、上記タイミング信号に基づいて出力信号をリセットするリセット回路と、を備える ことを特徴とする。
[0028] 本信号処理回路においては、上記電流制御回路は、スィッチトランジスタ、第 1の 電流制御トランジスタ、および第 2の電流制御トランジスタを備え、上記スィッチトラン ジスタの制御端子に上記タイミング信号が入力され、第 1の電流制御トランジスタの制 御端子が第 1の入力端子に接続されるとともに、第 2の電流制御トランジスタの制御 端子が第 2の入力端子に接続され、第 1の CMOSインバータ回路は、上記第 1の電 流制御トランジスタと第 2の電源とに接続され、第 2の CMOSインバータ回路は、上記 第 2の電流制御トランジスタと上記第 2の電源とに接続され、上記タイミング信号によ つてスィッチトランジスタが ONしたときに、第 1および第 2の電流制御トランジスタの一 導通端子が上記第 1の電源に接続されていても良い。 [0029] 本信号処理回路にお!、ては、上記所定信号は、入力信号の反転信号であっても 良い。また、上記所定信号は、定電位信号であっても良い。
[0030] さらに、本信号処理回路は、上記入力信号の最小電位が上記第 2の電源の電位に 等しぐ該入力信号の最大電位が Nチャネル MOSトランジスタの閾値電位より小さい 場合に好適である。
[0031] 本信号処理回路においては、上記リセット回路は、上記スィッチトランジスタが OFF のときに、第 1の CMOSインバータ回路の入力を上記第 1の入力端子に接続するとと もに上記第 2の CMOSインバータ回路の入力を上記第 2の入力端子に接続する構 成とすることができる。この場合、上記所定信号は、入力信号の反転信号であるか、 または第 2の電源の電位より大きく Nチャネル MOSトランジスタの閾値電位より小さな (第 2の電源の電位と Nチャネル MOSトランジスタの閾値電位との間の）定電位信号 とすることができる。またこの場合、第 1の電流制御トランジスタのチャネルサイズと第 2の電流制御トランジスタのチャネルサイズとが異なるとともに、上記第 1の CMOSィ ンバータ回路の論理閾値と第 2の CMOSインバータ回路の論理閾値とが異なり、か つ上記所定信号は第 2の電源の電位に等しい定電位信号である構成とすることもで きる。
[0032] 本信号処理回路においては、上記リセット回路は、上記スィッチトランジスタが OFF のときに、上記第 1の CMOSインバータ回路の入力および第 2の CMOSインバータ 回路の入力を上記第 2の電源に接続しても良い。この場合、上記所定信号は、入力 信号の反転信号であるか、または第 2の電源の電位より大きく入力信号の最大電位 より小さな定電位信号とすることができる。またこの場合、第 1の電流制御トランジスタ のチャネルサイズと第 2の電流制御トランジスタのチャネルサイズとが異なるとともに、 上記第 1の CMOSインバータ回路の論理閾値と第 2の CMOSインバータ回路の論 理閾値とが異なり、かつ上記所定信号は第 2の電源の電位に等しい定電位信号であ る構成とすることちでさる。
[0033] 本信号処理回路においては、上記リセット回路は、上記スィッチトランジスタが OFF のときに、上記第 1の CMOSインバータ回路の入力と第 2の CMOSインバータ回路 の入力とを互 ヽに接続しても良 、。 [0034] 本発明のレベルシフタは、上記信号処理回路を備えることを特徴とする。
[0035] 本発明の表示装置は、表示パネルと、上記表示パネル駆動回路とを備えることを特 徴とする。この場合、上記表示パネルと表示パネル駆動回路とがモノリシックに形成 されていても良い。
[0036] 本発明の信号処理方法は、上記信号処理回路を用いることで、入力信号をレベル シフトし、かつラッチすることを特徴とする。この場合、レベルシフト前には入力信号を そのまま出力信号とし、レベルシフト時には、この入力信号のレベルからレベルシフト を行っても構わない。
[0037] 以上のように、本発明の信号処理回路によれば、低消費電力で、 Nチャネル MOS トランジスタの閾値電位より小さい入力信号をレベルシフトし、かつラッチすることがで きる。
図面の簡単な説明
[0038] [図 1]本実施の形態に係るレベルシフタラッチ回路の一構成を示す回路図である。
[図 2]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 3]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 4]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 5]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 6]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 7]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 8]本レベルシフタラッチ回路の他の構成を示す回路図である。
[図 9]図 1のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 10]図 3のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 11]図 4のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 12]図 6のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 13]図 2のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 14]図 7のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 15]本液晶表示装置の構成を示す模式図である。
[図 16]本デジタルドライバの構成を示す回路図である。 圆 17]本デジタルドライバの構成を示す回路図である。
[図 18]本デジタルドライバが備える一信号処理ブロックの構成を示す回路図である。
[図 19]本デジタルドライバの動作を説明するタイミングチャートである。
[図 20]本レベルシフタラッチ回路の動作を説明するタイミングチャートである。
[図 21(a)]CMOSインバータ回路の構成を示す回路図である。
[図 21(b)]図 21 (a)に示す CMOSインバータ回路の論理閾値を説明するためのダラ フである。
[図 22(a)]従来のレベルシフタの構成を示す回路図である。
圆 22(b)]図 22 (a)に示す従来のレベルシフタの動作 (入力）を説明するタイミングチ ヤートである。
圆 22(c)]図 22 (a)に示す従来のレベルシフタの動作（出力）を説明するタイミングチ ヤートである。
符号の説明
[0039] 10 揿 (T曰表 装置
30 表示部
40 ゲートドライバ
70 レベルシフタラッチ回路 (信号処理回路)
80 電流制御回路
81 クロスカップルドインバータ回路
82 リセット回路
90 ソースドライバ（表示パネル駆動回路）
発明を実施するための最良の形態
[0040] 本実施の形態を図 1〜図 20に基づいて説明すれば、以下のとおりである。図 15は 本実施の形態に力かる液晶表示装置の構成を示すブロック図である。同図に示すよ うに、本液晶表示装置 10は、表示部 30、ゲートドライノく 40、およびソースドライバ 90 を備える。ここで、表示部 30並びにゲートドライノく 40およびソースドライバ 90は同一 の基板上に形成され、いわゆるシステムオンパネルを構成する。ソースドライバ 90に は入力信号 (映像データ）と各種の制御信号が供給される。なお、表示部 30には、行 (横)方向に伸びる複数の走査信号線と列（縦)方向に伸びる複数のデータ信号線と の交点近傍に画素が設けられる。
[0041] 図 16は、本液晶表示装置のソースドライバの構成を示す回路図である。本ソースド ライバ 90は、パネル外から入力されるデジタル入力信号 (例えば 6ビット）からアナ口 グの信号電位を生成し、これを表示部 30の各データ信号線に供給するデジタルドラ ィバである。
[0042] 図 16に示すように、デジタルドライバ 90は、複数の信号処理ブロック（図示せず）と 、 3本の入力信号線 DR'DG'DBと、 3本のスィッチ制御線 PR'PG'PBと、 1本のラッ チパルス線 Y1とを備える。
[0043] 各信号処理ブロックは、（シフトレジスタ内の） 1つのフリップフロップ Fと、 1つの回路 ブロック gと、 1つの DACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブ ロックに、表示部の 3本のデータ信号線 SR' SG' SBが対応している。なお、各時分 割スィッチブロック Wは 3つのアナログスィッチ ER · EG · EBを有する。
[0044] 各回路ブロック gは、列方向に並ぶ 3つの前段ラッチブロック BR'BG'BBと、列方 向に並ぶ 3つの後段ラッチブロック CR · CG · CBと、 1つの選択スィッチブロック Kとを 備える。
[0045] ここで、図示しないが、各前段ラッチブロックは 6つの 1stラッチ回路 (信号処理回路 )を備え、各後段ラッチブロックは 6つの 2ndラッチ回路を備える。また、図 16に示す ように、選択スィッチブロック Kは 3つのスィッチ回路 JR'JG'JBを備える。なお、選択 スィッチ回路 JR -JG 'JBはそれぞれ、後段ラッチブロック CR -CG-CBに対応する 6ビ ット分のスイッチング素子を含み、選択スィッチブロック Kは 18ビット分のスイッチング 素子を有している。
[0046] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック Wlを備え、 3本のデータ信号線 SRl ' SGl ' SBl に対応している。なお、時分割スィッチブロック W1は、 3っのァナログスィッチER1 · EGl 'EBlを備える。ここで、回路ブロック glは、 3つの前段ラッチブロック BRl 'BG 1 ·ΒΒ1、 3つの後段ラッチブロック CR1 'CG1 'CB1、および選択スィッチブロック K1 を有している。なお、選択スィッチブロック K1は、 3つのスィッチ回路 JRl 'JGl 'JBl を備える。
[0047] また、図 16に示されるように、各前段ラッチブロックは、対応するフリップフロップと、 対応する入力信号線と、対応する後段ラッチブロックとに接続される。また、各後段ラ ツチブロックは、対応するスィッチ回路を介して DACに接続されるとともに、同一のラ ツチパルス線 Y1に接続される。前段ラッチブロック BR1およびこれに対応する後段ラ ツチブロック CR1の接続関係を図 18に示す。
[0048] 図 18に示すように、前段ラッチブロック BR1に属する 6つの 1stラッチ回路 LR1〜L R6は全て、シフトレジスタ内の対応するフリップフロップ F1に接続される。また、 1stラ ツチ回路 LR1〜LR6はそれぞれ、入力信号線 DR (6ビット配線）内の対応する配線（ 1ビット配線）に接続される。さらに、 1stラッチ回路 LR1〜LR6はそれぞれ、後段ラッ チブロック CR1内の対応する 2ndラッチ回路に接続される。例えば、 1stラッチ回路 L R1は 2ndラッチ回路 Lrlに接続され、 1stラッチ回路 LR6は 2ndラッチ回路 Lr6に接 続される。一方、 2ndラッチ回路 Lrl〜Lr6は全て、ラッチパルス線 Y1に接続されると ともに、対応するスィッチ回路 JR1を介して、 DAC1に接続されている。
[0049] また、選択スィッチブロック Kが有する 3つのスィッチ回路 (JR'JG'JB)はそれぞれ、 対応するスィッチ制御線 (PR'PG'PB)に接続される。例えば、選択スィッチブロック K1のスィッチ回路 JR1はスィッチ制御線 PRに接続され、スィッチ回路 JG1はスィッチ 制御線 PGに接続され、スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0050] また、各 DACは対応する時分割スィッチブロック Wを介して 3本のデータ信号線に 接続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR l ' SGl ' SBlに接続される。
[0051] さらに、各時分割スィッチブロック Wが有する 3つのアナログスィッチ（ER' EG' EB) はそれぞれ、対応するスィッチ制御線 (PR'PG'PB)に接続されるとともに、対応する データ信号線 (SR' SG' SB)に接続される。
[0052] 例えば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに 接続されるとともにデータ信号線 SR1に接続され、アナログスィッチ EG 1はスィッチ 制御線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB 1はスィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。 [0053] このように、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラ ツチブロック BR、後段ラッチブロック CR1、スィッチ回路 JR、 DAC、およびアナログス イッチ ERが担当し、処理後のアナログ信号は赤のデータ信号線 SRに出力される。 緑 (G)および青（B)の信号の処理についても同様である。なお、各 DACは 3色の信 号の処理を時分割で担当する。
[0054] デジタルドライノ 90における信号処理の流れを、図 19のタイミングチャートに示す 。ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信 号データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力 信号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入 力信号データとする。また、前段ラッチブロックの出力信号を LI、後段ラッチブロック の出力信号を LO、選択スィッチ回路の出力信号を SOとする。
[0055] F1の出力パルス (SMP)が High→Low (アクティブ）になるタイミングで、前段ラッ チブロック BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラ ツチブロック BB1が入力信号 B1を、ラッチ（&レベルシフト）する。同様に、 F2' · -F6 40の出力パルスが順次 High→Lowになるのに伴って、（R2, G2, B2) · · · (R640, G640, B640)が順次ラッチ（&レベルシフト）される。なお、各前段ラッチブロックが 有するラッチおよびレベルシフト機能については後に詳述する。
[0056] そして、入力信号 (R2, G2, B2) · · · (R640, G640, B640)全てがラッチ（&レベ ルシフト）された後に、ラッチパルス線 Y1の出力パルスが Highになる。これにより、各 前段ラッチブロックにラッチされていた入力信号 (R2, G2, B2) · · · (R640, G640, B640)は全て同時に対応する後段ラッチブロックにラッチされる。
[0057] つ!、で、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御 線 PRに繋がる全てのスィッチ回路 (JR1， · が同時に ONとなり、入力信号 (Rl， · -) が対応する DAC (1 · · ·)に入力される。これにより、入力信号 (R1 · · -R640)がそれ ぞれ、アナログの信号電位 (Ral ' · -Ra640)に変換される。ここで、スィッチ制御線 P Rは対応するアナログスィッチにも接続されており、スィッチ制御線 PRの出力パルス が Highになるタイミングでスィッチ制御線 PRに繋がる全てのアナログスィッチ (ER1 · • が同時に ONとなるため、信号電位 (Ral · · -Ra640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SRI · - - SR640)に供給される。
[0058] つ!、で、スィッチ制御線 PGの出力パルスが Highになるタイミングで、スィッチ制御 線 PGに繋がる全てのスィッチ回路 (JG1 · · が同時に ONとなり、入力信号 (G1 · · · )が対応する DAC (1 · · ·)に入力される。これにより、入力信号 (G1 · · -G640)がそ れぞれ、アナログの信号電位（Gal ' · -Ga640)に変換される。ここで、スィッチ制御 線 PGは対応するアナログスィッチにも接続されており、スィッチ制御線 PGの出力パ ルスが Highになるタイミングでスィッチ制御線 PGに繋がる全てのアナログスィッチ (E G1 - - が同時に ONとなるため、信号電位（Gal ' · -Ga640)がそれぞれ、 ONとな つたアナログスィッチを介して対応するデータ信号線 (SG1 · - - SG640)に供給され る。
[0059] つ!、で、スィッチ制御線 PBの出力パルスが Highになるタイミングで、スィッチ制御 線 PBに繋がる全てのスィッチ回路 (JB1 · · が同時に ONとなり、入力信号 (B1 · · ·) が対応する DAC (1 · · ·)に入力される。これにより、入力信号（B1 · · -B640)がそれ ぞれ、アナログの信号電位 (Bal ' · -Ba640)に変換される。ここで、スィッチ制御線 P Bは対応するアナログスィッチにも接続されており、スィッチ制御線 PBの出力パルス が Highになるタイミングでスィッチ制御線 PBに繋がる全てのアナログスィッチ (EB1 · • が同時に ONとなるため、信号電位 (Bal · · -Ba640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SB 1 · - - SB640)に供給される。
[0060] なお、デジタルドライバ 90を図 17のように構成することもできる。すなわち、図 16に 示す構成から、時分割スィッチ回路 (W1 ' "W640)と、 3本のスィッチ制御線 PR' P G'PBとを除く一方、各信号処理ブロック (gl ' · -g640)に 3つの DACを設けた構成 である。
[0061] 図 17の構成では、 1つの信号処理ブロックに、 1つのフリップフロップ、 1つの選択ス イッチ回路、 3つの DAC、さらには、表示部 30の 3本のデータ信号線が対応している 。例えば、信号処理ブロック glに、フリップフロップ Fl、選択スィッチ回路 Kl、 DAC lr-DAClg-DAClb,さらには、 3本のデータ信号線 SRI ' SGI ' SB1が対応して いる。信号処理ブロック glは、前段ラッチブロック BRl 'BGl 'BBlと、後段ラッチブロ ック CRl 'CGl 'CBlとを備え、選択スィッチ回路 K1は、スィッチ回路 JR1 'JG1 'JB1 を備える。
[0062] そして、後段ラッチブロック CR1がスィッチ回路 JR1を介して DAClrに接続され、後 段ラッチブロック CG 1がスィッチ回路 JG 1を介して DAC 1 gに接続され、後段ラッチブ ロック CB 1がスィッチ回路 JB 1を介して DAC lbに接続される。
[0063] なお、後段ラッチブロック CR1 'CGI 'CB1およびスィッチ回路 JR1 -JG1 'JB1は同 一のラッチパルス線 Y1に接続される。なお、図 17に示すデジタルドライバの信号処 理の流れは、図 20のタイミングチャートに示すとおりである。
[0064] 本実施の形態では、前段ラッチブロックの 1stラッチ回路（以下、レベルシフタラッチ 回路と称する）を図 1〜図 8のように構成することで、 Nチャネル MOSトランジスタの閾 値電位より小さい入力信号を低消費電力にてレベルシフトし、かつラッチすることを可 能にしている。これについて以下に説明する。
[0065] 図 1は、本実施の形態に係るレベルシフタラッチ回路の一構成例を示す回路図で ある。同図に示されるように、本レベルシフタラッチ回路 70は、第 1の入力端子 XIと、 第 2の入力端子 X2と、第 1の出力端子 Y1と、第 2の出力端子 Y2と、電流制御回路 8 0と、クロスカップルドインバータ回路 81と、リセット回路 82とを備える。
[0066] 電流制御回路 80は、 3つの Pチャネル MOSトランジスタ 20〜22を備える。クロス力 ップルドインバータ回路 81は、 2つの Pチャネル MOSトランジスタ 23 · 24と、 2つの N チャネル MOSトランジスタ 25 · 26とを備える。リセット回路 82は、 2つの Nチャネル M OSトランジスタ 27 · 28を備える。
[0067] クロスカップルドインバータ回路 81は、トランジスタ 23 · 25からなる第 1の CMOSィ ンバータ回路 81aと、トランジスタ 24· 26からなる第 2の CMOSインバータ回路 81bと を含み、第 1の CMOSインバータ回路 81aの入力および第 2の CMOSインバータ回 路 81bの出力が互いに接続されるとともに、第 1の CMOSインバータ回路 81aの出力 および第 2の CMOSインバータ回路 8 lbの入力が互いに接続された構成をもつ。す なわち、トランジスタ 25 · 26の各ソースが VSSに接続され、トランジスタ 23 · 25のドレ イン同士がノード nlで接続されるとともにトランジスタ 23 · 25のゲート同士がノード n2 で接続され、トランジスタ 24· 26のドレイン同士がノード n3で接続されるとともにトラン ジスタ 24· 26のゲート同士力 ード n4で接続され、さらに、ノード nlとノード n4と第 2 の出力端子 Y2とが接続されるとともにノード n2とノード n3と第 1の出力端子 Ylとが接 続されている。
[0068] 電流制御回路 80においては、トランジスタ 20のゲートがフリップフロップの出力に 接続され、トランジスタ 21のゲートが第 1の入力端子 XIに接続され、トランジスタ 22 のゲートが第 2の入力端子 X2に接続され、トランジスタ 20のソースが VDDに接続さ れ、トランジスタ 20のドレインとトランジスタ 21 · 22の各ソースとが接続される。また、ト ランジスタ 21のドレインはトランジスタ 23のソースに接続され、トランジスタ 22のドレイ ンはトランジスタ 24のソースに接続される。上記構成によって、電流制御回路 80は、 フリップフロップの出力（SMP)と第 1の入力端子 XIに入力される信号と第 2の入力 端子 X2に入力される信号とに基づいて、第 1および第 2の CMOSインバータ回路 81 a · 8 lbに流れる電流を制御する。
[0069] リセット回路 82においては、トランジスタ 27· 28の各ゲートとフリップフロップの出力 とが接続され、トランジスタ 27の 2つの導通端子が第 1の入力端子 XIおよび第 1の出 力端子 Y1に接続され、トランジスタ 28の 2つの導通端子が第 2の入力端子 X2および 第 2の出力端子 Y2に接続される。
[0070] ここで、第 1の入力端子 XIおよび第 2の入力端子 X2それぞれに、図 9に示す IN ( 第 1の入力信号)および INB (第 2の入力信号 INの反転信号)を供給した場合、第 1の出力端子 Y1および第 2の出力端子 Y2にはそれぞれ、図 9の OUTおよび OUT Bで示される信号が生成される。これについて以下に説明する。
[0071] 例えば、図 9の SMPが非アクティブ「H (VDD)」で、図 9の INが「H (VCC)」、 INB が「L (VSS)」の状態では、トランジスタ 20は OFFし、トランジスタ 27· 28は ONする。 したがって、トランジスタ 21 · 23 · 25のゲートには XIを介して VCCが与えられ、トラン ジスタ 22 · 24 · 26のゲートには X2を介して VSSが与えられ、トランジスタ 21 · 23は電 流を流し難ぐトランジスタ 25は電流を流し易ぐトランジスタ 22· 24は電流を流し易く 、トランジスタ 26は電流を流し難くなつている。
[0072] ここで、図 9の SMPがアクティブ「L」になると、トランジスタ 20が ONし、トランジスタ 2 7· 28が OFFする。そして、上記のように、トランジスタ 21は電流を流し易ぐトランジ スタ 22は電流を流し易くなつているため、高電位側電源 VDDから、第 1の CMOSィ ンバータ回路 81aには小さな電流力 第 2の CMOSインバータ回路 81bには大きな 電流が供給される。
[0073] さらに、各 CMOSインバータ回路においては、トランジスタ 23は電流を流し難ぐト ランジスタ 25は電流を流し易ぐトランジスタ 24は電流を流し易ぐトランジスタ 26は 電流を流し難くなつているため、第 2の CMOSインバータ回路 81bの出力（n3)の電 位が速やかに上昇する一方、第 1の CMOSインバータ回路 81aの出力（nl)に接続 するトランジスタ 24のゲートの電位は、トランジスタ 23のゲートの電位と比較して緩や かに上昇する。これにより、トランジスタ 24に電流が流れ続ける一方でトランジスタ 23 は次第に OFF状態となり、第 1の CMOSインバータ回路 81aには電流が流れなくな る。
[0074] この結果、第 2の CMOSインバータ回路 81bの出力（n3)は、高電位側電源（VDD )の電位に等しくなり、第 1の出力端子 Y1に「VDD」が出力される（図 9参照)。すなわ ち、 Nチャネル MOSトランジスタの閾値電位より小さい入力信号「H (VCC)」を、高 電位側電源 (VDD)の電位までフルスイングでレベルシフトすることができる。さらに、 この状態において、入力信号が「H (VCC)」から「L (VSS)」になっても、第 1の CM OSインバータ回路 81aのトランジスタ 23が OFFしているため、図 9に示すように、第 2 の CMOSインバータ回路 8 lbの出力（n3)およびこれに接続するトランジスタ 23のゲ ートの電位は変化しない。すなわち、レベルシフトされた高電位側電源（VDD)の電 位と等 Uヽ信号が維持 (ラッチ)されること〖こなる。
[0075] また、図 9に示すように、クロスカップルドインバータ回路 81には、レベルシフトの開 始-終了時 (SMPの「H」Z「L」が変化するとき）にのみ電流が流れるため、消費電力 の抑制も可能である。
[0076] さらに、図 9に示すように、 SMPが非アクティブとなっている場合は入力信号がその まま出力されるため、入力信号「H」をレベルシフトする際、 VCCから VDDまでのレべ ルシフトとなるため、レベルシフト動作の高速化が可能である。
[0077] また、上記レベルシフタラッチ回路（図 1参照）の第 2の入力端子 X2には、第 2の入 力信号として定電位信号 VREF1を与えることも可能である（図 2参照)。この場合、 V REF1は Nチャネル MOSトランジスタの閾値電位より小さい正の電位とする。これに より、第 1の出力端子 Ylおよび第 2の出力端子 Y2には図 13の OUTおよび OUTB に示す出力信号が生成され、入力信号をレベルシフトチおよびラッチすることができ る。また、同図に示すように、レベルシフトの開始 ·終了時（SMPの「H」Z「L」が変化 するとき）にのみ電流が流れるため、消費電力の抑制も可能である。
[0078] また、図 1に示すレベルシフタラッチ回路の第 2の入力端子 X2に、第 2の入力信号 として固定信号 VSSを与えることも可能である（図 3参照)。この場合、トランジスタ 21 のチャネル幅 Zチャネル長（チャネル幅のチャネル長に対する比）を、トランジスタ 22 のチャネル幅 Zチャネル長（チャネル幅のチャネル長に対する比）より大きくし、かつ 第 1の CMOSインバータ回路 81aの論理閾値を、第 2の CMOSインバータ回路 81b の論理閾値より大きくする。これにより、第 1の出力端子 Y1および第 2の出力端子 Y2 には、図 10の OUTおよび OUTBに示す出力信号が生成され、入力信号をレベルシ フトチおよびラッチすることができる。また、同図に示すように、レベルシフトの開始 · 終了時 (SMPの「H」Z「L」が変化するとき）にのみ電流が流れるため、消費電力の 抑制も可能である。なお、図 3の構成において、トランジスタ 21のチャネル幅 Zチヤネ ル長（チャネル幅のチャネル長に対する比）がトランジスタ 22のチャネル幅 Zチヤネ ル長（チャネル幅のチャネル長に対する比）の α倍、 XIが Vのときにトランジスタ 21に 流れる電流を i21 (V)、 X2が Vのときにトランジスタ 22に流れる電流を i22 (v)とした場 合に、 i21 (VCC) = a X i22 (VCC) <i22 (VSS) 力つ I21 (VSS) = a X i22 (V SS) >i22 (VSS)となる（つまり、 1 < α < i22 (VSS)
Figure imgf000019_0001
(VCC)となる）ように αの 値を設定すれば良い。
[0079] また、論理閾値は、 CMOSインバータ回路の入出力（入力 Vinおよび出力 Vout) の関係を表す曲線と Vin=Voutの直線とが交差する点の入力の値である。なお、図 21 (b)は、図 21 (a)に示す CMOSインバータ回路 (IN端子に入力された論理の反 転を OUTに出力する論理ゲート）における、 IN端子に入力される電圧 Vinと OUT端 子に出力される電圧 Voutとの関係を示している。 Vinが VSSのとき、 TRpが ONで T Rnが OFFであるため、 Voutは VDDとなる。また、 Vinが TRnの閾値より高くなると T Rnが ONし、 Voutは徐々に下がり始め、やがて VSSとなる。一般に、図 21 (b)に示 す CMOSインバータ回路の入出力関係を表す曲線と Vin=Voutの直線とが交差す る点の入力（=出力）を論理閾値と呼ぶ。
[0080] 本レベルシフタラッチ回路は、図 4のように構成することもできる。すなわち、リセット 回路 82において、トランジスタ 27の 2つの導通端子を VSSおよび第 1の出力端子 Y1 に接続し、トランジスタ 28の 2つの導通端子を VSSおよび第 2の出力端子 Y2に接続 する。他の構成は図 1と同様である。そして、第 2の入力端子 X2に定電位信号 VRE F2を与える。この場合、 VREF2は、 VCCより小さい正の電位とする。これ〖こより、第 1の出力端子 Y1および第 2の出力端子 Y2には、図 11の OUTおよび OUTBに示す 出力信号が生成され、入力信号をレベルシフトおよびラッチすることができる。また、 同図に示すように、レベルシフトの開始'終了時（SMPの「H」 /「L」が変化するとき） にのみ電流が流れるため、消費電力の抑制も可能である。さらに、図 11に示すように 、図 4の構成によれば、 SMPが非アクティブとなっている場合 (リセット時）に出力信 号を VSSに固定することができる。
[0081] 本レベルシフタラッチ回路は、図 7のように構成しても良い。すなわち、リセット回路 82を 1つの Nチャネル MOSトランジスタ 29で構成し、該トランジスタ 29の 2つの導通 端子をそれぞれノード n2およびノード n4に接続し、制御端子 (ゲート）をフリップフロ ップの出力（SMP)に接続する。なお、図 8に示すように、リセット回路 82を、 Νチヤネ タ 38の 2つの導通端子をそれぞれノード η2およびノード η4に接続し、制御端子 (ゲ ート）をフリップフロップの出力（SMP)に接続するとともに、トランジスタ 39の 2つの導 通端子をそれぞれノード η2およびノード η4に接続し、制御端子 (ゲート）をフリップフ 口ップの反転出力（SMPB)に接続しても良い。他の構成は図 1と同様である。こうす れば、第 1および第 2の CMOSインバータ回路 81a' 81bの入力同士（η2 ·η4)を短 絡させてリセットを行うことが可能となる。この場合、第 1の入力端子 XIおよび第 2の 入力端子 Χ2に供給する信号は、図 2あるいは図 3の場合と同様である。例えば、図 1 4に示す IN (第 1の入力信号)および ΙΝΒ (第 2の入力信号)を供給した場合、第 1の 出力端子 Y1および第 2の出力端子 Y2には、図 14の OUTおよび OUTBに示す出 力信号が生成され、入力信号をレベルシフトチおよびラッチすることができる。また、 同図に示すように、レベルシフトの開始'終了時（SMPの「H」 Z「L」が変化するとき） にのみ電流が流れるため、消費電力の抑制も可能である。
[0082] 本レベルシフタラッチ回路は、図 5のように構成することもできる。すなわち、電流制 御回路 80において、トランジスタ 21のソースを VDDに接続し、トランジスタ 21のドレ インをトランジスタ 20a (Pチャネル）のソースに接続し、トランジスタ 20aのドレインをト ランジスタ 23のソースに接続し、トランジスタ 22のソースを VDDに接続し、トランジス タ 21のドレインをトランジスタ 20b (Pチャネル）のソースに接続し、トランジスタ 20bの ドレインをトランジスタ 24のソースに接続する。なお、トランジスタ 20a' 20bのゲートは フリップフロップの出力に接続し、他の構成は図 1と同様である。なお、リセット回路 8 2を図 4あるいは図 7のように構成しても良!、。
[0083] 本レベルシフタラッチ回路は、図 6のように構成することもできる。すなわち、電流制 御回路 80を、 3つの Nチャネル MOSトランジスタ 20〜22で構成し、クロスカップルド インバータ回路 81を、 2つの Nチャネル MOSトランジスタ 23 · 24と、 2つの Pチャネル MOSトランジスタ 25 · 26とで構成し、リセット回路 82を、 2つの Pチャネル MOSトラン ジスタ 27· 28で構成する。なお、トランジスタ 20のソースを VSSに接続し、トランジス タ 25 · 26のドレインを VDDに接続し、他の接続関係は図 1の説明のとおりである。こ れにより、例えば、第 1の入力端子 XIおよび第 2の入力端子 X2それぞれに図 12に 示す IN (第 1の入力信号)および INB (第 2の入力信号)を供給した場合、第 1の出力 端子 Y1および第 2の出力端子 Y2にはそれぞれ、図 12の OUTおよび OUTBで示さ れる信号が生成され、入力信号をレベルシフトおよびラッチすることができる。また、 同図に示すように、レベルシフトの開始'終了時（SMPの「H」 /「L」が変化するとき） にのみ電流が流れるため、消費電力の抑制も可能である。なお、リセット回路 82を、 図 4のように構成しても良いし（ただし、トランジスタ 27· 28は Pチャネルとし、これらを VDDに接続する）、図 7のように構成しても良い（ただし、トランジスタ 29は Pチャネル とする)。
産業上の利用可能性
[0084] 本発明の信号処理回路およびレベルシフタは、液晶表示装置等のソースドライバ（ 特に、デジタルドライノく）に好適である。

Claims

請求の範囲
[1] 入力信号が供給される第 1の入力端子と、
所定信号が供給される第 2の入力端子と、
第 1および第 2の CMOSインバータ回路を含み、第 1の CMOSインバータ回路の 入力および第 2の CMOSインバータ回路の出力が互いに接続されるとともに、上記 第 1の CMOSインバータ回路の出力および第 2の CMOSインバータ回路の入力が 互いに接続されたクロスカップルドインバータ回路と、
第 1の電源並びに上記第 1および第 2の入力端子に接続し、上記入力信号および 所定信号に基づいて上記第 1および第 2の CMOSインバータ回路に電流を流す電 流制御回路と、を備え、
上記第 1の CMOSインバータ回路の入力が上記第 1の入力端子に接続可能であ つて第 2の CMOSインバータ回路の入力が上記第 2の入力端子に接続可能である 力 もしくは、上記第 1の CMOSインバータ回路の入力が第 2の電源に接続可能であ つて第 2の CMOSインバータ回路の入力も上記第 2の電源に接続可能である力、ま たは、上記第 1の CMOSインバータ回路の入力と第 2の CMOSインバータ回路の入 力とが互!ヽに接続可能であるかの 、ずれかの構成を有し、
上記第 1の CMOSインバータ回路の出力または上記第 2の CMOSインバータ回路 の出力に、出力信号が生成されることを特徴とする信号処理回路。
[2] 上記電流制御回路は、スィッチトランジスタ、第 1の電流制御トランジスタ、および第 2の電流帘1』御トランジスタを備え、
第 1の電流制御トランジスタの制御端子が第 1の入力端子に接続されるとともに、第 2の電流制御トランジスタの制御端子が第 2の入力端子に接続され、
上記スィッチトランジスタが ONのときに、第 1および第 2の電流制御トランジスタの 一導電端子が上記第 1の電源に接続されることを特徴とする請求項 1記載の信号処 理回路。
[3] 第 1および第 2のリセットスィッチを備え、
第 1のリセットスィッチが ONのときに、上記第 1の CMOSインバータ回路の入力と、 上記第 1の入力端子あるいは第 2の電源とが接続され、 第 2のリセットスィッチが ONのときに、上記第 2の CMOSインバータ回路の入力と、 上記第 2の入力端子ある 、は第 2の電源とが接続され、
上記スィッチトランジスタが OFFのときに、上記第 1および第 2のリセットスィッチが O Nされることを特徴とする請求項 2記載の信号処理回路。
[4] 上記所定信号は、第 2の電源の電位に等 、定電位信号であることを特徴とする請 求項 1記載の信号処理回路。
[5] 上記所定信号は、入力信号の反転信号であることを特徴とする請求項 1記載の信 号処理回路。
[6] 上記所定信号は、グラウンド電位より大きく Nチャネル MOSトランジスタの閾値電位 より小さな定電位信号であることを特徴とする請求項 1記載の信号処理回路。
[7] 上記所定信号は、グラウンド電位より大きく入力信号の最大電位より小さな定電位 信号であることを特徴とする請求項 1記載の信号処理回路。
[8] 上記第 1の電源は高電位側電源、第 2の電源は低電位側電源であり、
第 1および第 2の電流制御トランジスタ並びにスイッチングトランジスタが Pチャネル の MOSトランジスタで構成され、
第 1および第 2のリセットスィッチが Nチャネルの MOSトランジスタで構成されている ことを特徴とする請求項 3記載の信号処理回路。
[9] 上記第 1の電源は低電位側電源、第 2の電源は高電位側電源であり、
第 1および第 2の電流制御トランジスタ並びにスイッチングトランジスタが Nチャネル の MOSトランジスタで構成され、
第 1および第 2のリセットスィッチが Pチャネルの MOSトランジスタで構成されている ことを特徴とする請求項 3記載の信号処理回路。
[10] 入力信号が供給される第 1の入力端子と、
所定信号が供給される第 2の入力端子と、
第 1および第 2の CMOSインバータ回路を含み、第 1の CMOSインバータ回路の 入力および第 2の CMOSインバータ回路の出力が互いに接続されるとともに、上記 第 1の CMOSインバータ回路の出力および第 2の CMOSインバータ回路の入力が 互いに接続されたクロスカップルドインバータ回路と、 第 1の電源並びに上記第 1および第 2の入力端子に接続し、タイミング信号並びに 上記入力信号および所定信号に基づいて上記第 1および第 2の CMOSインバータ 回路に電流を流す電流制御回路と、
上記第 1の CMOSインバータ回路の出力あるいは上記第 2の CMOSインバータ回 路の出力に接続し、出力信号が取り出される出力端子と、
上記タイミング信号に基づいて出力信号をリセットするリセット回路と、を備えること を特徴とする信号処理回路。
[11] 上記電流制御回路は、スィッチトランジスタ、第 1の電流制御トランジスタ、および第 2の電流帘1』御トランジスタを備え、
上記スィッチトランジスタの制御端子に上記タイミング信号が入力され、 第 1の電流制御トランジスタの制御端子が第 1の入力端子に接続されるとともに、第 2の電流制御トランジスタの制御端子が第 2の入力端子に接続され、
第 1の CMOSインバータ回路は、上記第 1の電流制御トランジスタと第 2の電源とに 接続され、
第 2の CMOSインバータ回路は、上記第 2の電流制御トランジスタと上記第 2の電 源とに接続され、
上記タイミング信号によってスィッチトランジスタが ONしたときに、第 1および第 2の 電流制御トランジスタの一導通端子が上記第 1の電源に接続されることを特徴とする 請求項 10記載の信号処理回路。
[12] 上記リセット回路は、上記スィッチトランジスタが OFFのときに、第 1の CMOSインバ ータ回路の入力を上記第 1の入力端子に接続するとともに上記第 2の CMOSインバ ータ回路の入力を上記第 2の入力端子に接続することを特徴とする請求項 11記載の 信号処理回路。
[13] 上記リセット回路は、上記スィッチトランジスタが OFFのときに、上記第 1の CMOS インバータ回路の入力および第 2の CMOSインバータ回路の入力を上記第 2の電源 に接続することを特徴とする請求項 11記載の信号処理回路。
[14] 上記リセット回路は、上記スィッチトランジスタが OFFのときに、上記第 1の CMOS インバータ回路の入力と第 2の CMOSインバータ回路の入力とを互 、に接続するこ とを特徴とする請求項 11記載の信号処理回路。
[15] 上記所定信号は、入力信号の反転信号であることを特徴とする請求項 10記載の信 号処理回路。
[16] 上記所定信号は、定電位信号であることを特徴とする請求項 10記載の信号処理回 路。
[17] 上記入力信号は、その最小電位が上記第 2の電源の電位に等しぐその最大電位 力 チャネル MOSトランジスタの閾値電位より小さ ヽことを特徴とする請求項 11記載 の信号処理回路。
[18] 上記所定信号は、入力信号の反転信号であるか、または第 2の電源の電位より大き く Nチャネル MOSトランジスタの閾値電位より小さな定電位信号であることを特徴と する請求項 12記載の信号処理回路。
[19] 上記所定信号は、入力信号の反転信号であるか、または第 2の電源の電位より大き く入力信号の最大電位より小さな定電位信号であることを特徴とする請求項 13記載 の信号処理回路。
[20] 第 1の電流制御トランジスタのチャネルサイズと第 2の電流制御トランジスタのチヤネ ルサイズとが異なるとともに、上記第 1の CMOSインバータ回路の論理閾値と第 2の
CMOSインバータ回路の論理閾値とが異なり、
上記所定信号は、第 2の電源の電位に等 、定電位信号であることを特徴とする請 求項 12または 13記載の信号処理回路。
[21] 請求項 1〜20のいずれか 1項に記載の信号処理回路を備えることを特徴とするレ ベルシフタ。
[22] 請求項 21記載のレベルシフタを備えることを特徴とする表示パネル駆動回路。
[23] 表示パネルと、請求項 22記載の表示パネル駆動回路とを備えることを特徴とする 表示装置。
[24] 上記表示パネルと表示パネル駆動回路とがモノリシックに形成されて 、ることを特 徴とする請求項 23記載の表示装置。
[25] 請求項 1または 10記載の信号処理回路を用いることで、入力信号をレベルシフトし
、かつラッチすることを特徴とする信号処理方法。 レベルシフト前には入力信号をそのまま出力信号としておき、レベルシフト時には、 この入力信号のレベル力 レベルシフトを行うことを特徴とする請求項 25記載の信号 処理方法。
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