JP2021048628A - インターフェース回路 - Google Patents

Abstract

【課題】回路規模及び消費電力を抑えつつ、電圧変動に伴う誤動作を防止することが可能なインターフェース回路を提供する。【解決手段】第１の半導体論理ゲートは、入力信号が論理しきい値以上の場合は‘Ｌ’、論理しきい値未満の場合は‘Ｈ’の第１出力信号を出力する。第２の半導体論理ゲートは、入力信号が論理しきい値以上の場合は‘Ｌ’、論理しきい値未満の場合は‘Ｈ’の第２出力信号を出力する。第３の半導体論理ゲートは、第１出力信号が論理しきい値以上の場合は‘Ｌ’、論理しきい値未満の場合は‘Ｈ’の第３出力信号を出力する。ラッチ回路は、第２及び第３出力信号の一方が‘Ｌ’の場合、第２出力信号を反転させた第４出力信号と第３出力信号を反転させた第５出力信号とを生成する。第２及び第３出力信号がともに‘Ｈ’となった場合、その直前の状態の信号レベルを保持した第４及び第５出力信号を生成する。【選択図】図１

Description

本発明は、インターフェース回路に関する。

半導体装置において、動作電圧の異なる複数の回路ブロック間で信号を伝播する回路として、インターフェース回路が用いられている。特に、入力バッファとして用いられるインターフェース回路は、外部からの入力信号の信号レベルを外部電源の電圧レベルから内部電源の電圧レベルに変換して内部回路に供給する。かかるインターフェース回路は、例えば直列接続された複数のインバータ回路から構成される。初段のインバータ回路は外部電源から供給された外部電源電圧に基づいて入力信号を反転させ、次段以降のインバータ回路は内部電源電圧に基づいて信号レベルの変換及び反転を行う。

内部電源電圧は、例えば電圧変換回路等によって外部電源電圧の電圧レベルを降圧することにより生成される。従って、内部電源電圧の電圧レベルは、通常、外部電源電圧の電圧レベルよりも小さい。しかし、外部電源を落とした直後や停電等により外部電源電圧の供給が停止した際には、外部電源電圧の電圧レベルの低下と内部電源電圧の電圧レベルの低下とに時間差（タイムラグ）が生じ、外部電源電圧が内部電源電圧を下回る場合がある。特に、上記のような電圧変換回路では、外部電源電圧の過渡的な電位変動が内部電源電圧に直接伝播しないようにするため、電圧変換回路と内部回路との間に並列的にバイパスコンデンサを付加する場合がある。かかる構成においては、内部電源電圧の変化が外部電源電圧の変化に追いつかないため、外部電源電圧の電位が過渡的に内部電源電圧の電位を下回る状態が生じやすい。

また、外部電源電圧及び内部電源電圧の電圧レベルは、ノイズ等の影響によっても変動を生じる。かかる電源電圧の電圧レベルの変動がインターフェース回路の動作に及ぼす影響を避けるため、電圧変動が生じた際にインターフェース回路と内部回路との間を遮断する回路遮断部を設けた半導体装置が考えられた（例えば、特許文献１）。また、複数の回路ブロック間で信号の授受を行うブロック間インターフェース回路において、回路ブロックの１つからの出力信号を保持する記憶手段を有し、その回路ブロックへの電源供給を遮断する際には当該回路ブロックと記憶手段との間の信号伝達を遮断して、記憶手段に記憶されている信号を出力し続けるブロック間信号制御回路を設けた構成が考えられた（例えば、特許文献２）。

特開平４−４７５９７号公報 特開２００３−９２３５９号公報

外部電源を落とした直後や停電等により外部電源電圧の供給が停止した際、外部電源電圧の電圧レベルが内部電源電圧の電圧レベルを下回った後、さらに低下してインターフェース回路を構成するインバータ回路の論理しきい値を下回る場合がある。このような場合、インバータ回路が実際にはハイレベルである入力信号の信号レベルをローレベルと判定する、所謂誤判定が生じる。このため、インターフェース回路が誤動作を起こす虞がある。

かかる誤動作が内部回路に及ぼす影響を避けるため、上記特許文献１や特許文献２のように、回路遮断部やブロック間信号制御回路といった回路をインターフェース回路に付加することが考えられる。しかし、これらの回路はいずれも回路規模が大きく、消費電力も大きいという問題があった。

上記課題を解決するため、本発明は、回路規模及び消費電力を抑えつつ、電圧変動に伴う誤動作を防止することが可能なインターフェース回路を提供することを目的とする。

本発明に係るインターフェース回路は、第１電圧及び第２電圧の印加を受け、信号レベルがハイレベル及びローレベルに変化し且つ前記ハイレベルでの信号レベルが前記第１電圧の電位を有する入力信号に基づいてインターフェース出力信号を生成するインターフェース回路であって、前記第１電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合にはローレベルの第１出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未満である場合には前記第１電圧の電位を有する前記第１出力信号を出力する第１の半導体論理ゲートと、前記第２電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合にはローレベルの第２出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未満である場合には前記第２電圧の電位を有する前記第２出力信号を出力する第２の半導体論理ゲートと、前記第２電圧が供給され、前記第１出力信号の信号レベルが論理しきい値以上である場合にはローレベルの第３出力信号を出力し、前記第１出力信号の信号レベルが前記論理しきい値未満である場合には前記第２電圧に応じたハイレベルの前記第３出力信号を出力する第３の半導体論理ゲートと、前記第２出力信号及び前記第３出力信号の入力を受けて第４出力信号と第５出力信号とを生成し、前記第４出力信号又は前記第５出力信号を前記インターフェース出力信号として出力するラッチ回路と、を含み、前記ラッチ回路は、前記第１電圧が前記第１の半導体論理ゲートの論理しきい値以上である第１状態において、前記第２出力信号を反転させた信号レベルを有する前記第４出力信号と前記第３出力信号を反転させた信号レベルを有する前記第５出力信号とを生成し、前記第１状態の後、前記第１電圧が前記第１の半導体論理ゲートの論理しきい値未満である第２状態に移行した場合、前記第２状態に移行する直前の前記第１状態における信号レベルを保持した前記第４出力信号及び前記第５出力信号を生成する、ことを特徴とする。

また、本発明に係るインターフェース回路は、第１電圧及び第２電圧の印加を受け、入力信号に基づいてインターフェース出力信号を生成するインターフェース回路であって、前記第１電圧が供給され、前記入力信号に応じて第１出力信号を出力する第１の半導体論理ゲートと、前記第２電圧が供給され、前記入力信号に応じて第２出力信号を出力する第２の半導体論理ゲートと、前記第２電圧が供給され、前記第１出力信号に応じて第３出力信号を出力する第３の半導体論理ゲートと、前記第２出力信号及び前記第３出力信号の入力を受けて前記インターフェース出力信号を出力するラッチ回路と、を含み、前記ラッチ回路は、入力される前記第２出力信号と前記第３出力信号とが異なる論理値である場合には、前記第２出力信号と前記第３出力信号とを反映した出力値を前記インターフェース出力信号として出力し、入力される前記第２出力信号と前記第３出力信号とが同一の論理値である場合には、当該論理値が同一となる直前における前記出力値を保持し、前記インターフェース出力信号として出力する、ことを特徴とする。

また、本発明に係るインターフェース回路は、第１電圧と接地電位との間で信号レベルが変化する入力信号の入力を受け、前記入力信号の信号レベルが論理しきい値以上である場合には信号レベルがローレベルとなり、前記入力信号の信号レベルが論理しきい値未満である場合には信号レベルが前記第１電圧の電位レベルとなる論理ゲート信号を出力する半導体論理ゲートと、前記論理ゲート信号を第１ラッチ信号として取り込む一方、前記入力信号を信号レベルが第２電圧と接地電圧との間で変化する信号に変換した信号、又は前記入力信号を第２ラッチ信号として取り込み、第１インターフェース出力信号及び第２インターフェース出力信号を出力するラッチ回路と、を含み、前記ラッチ回路は、前記第１電圧が前記半導体論理ゲートの論理しきい値以上である第１状態において、前記第１ラッチ信号の信号レベルを反転させた信号レベルを有する信号を前記第１インターフェース出力信号として出力し、前記第２ラッチ信号の信号レベルを反転させた信号レベルを有する信号を前記第２インターフェース出力信号として出力し、前記第１電圧が前記論理しきい値未満である第２状態に前記第１状態から移行した場合、前記第２状態に移行する直前の前記第１状態における信号レベルを保持した前記第１インターフェース出力信号及び前記第２インターフェース出力信号の少なくとも一方を出力する、ことを特徴とする。

また、本発明に係るインターフェース回路は、第１電圧と接地電位との間で信号レベルが変化する入力信号と前記第１電圧との供給を受け、出力信号を出力するラッチ回路を含み、前記ラッチ回路は、前記第１電圧の電圧レベルが論理しきい値よりも高い第１状態において、前記入力信号とは逆位相で信号レベルが変化する信号を前記出力信号として出力し、前記第１電圧の電圧レベルが前記論理しきい値未満である第２状態に前記第１状態から移行した場合には、前記第２状態に移行する直前の前記第１状態における信号レベルを保持した前記出力信号を出力することを特徴とする。

本発明によれば、回路規模及び消費電力を抑えつつ、電圧変動に伴う誤動作を防止することが可能となる。

本発明に係るインターフェース回路の構成を示すブロック図である。 ラッチ回路の動作を示す真理値表である。 通常動作の状態における各信号の信号波形の例を示すタイムチャートである。 入力信号がローレベルの期間において外部電源電圧の電圧レベルがインバータの論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。 入力信号がハイレベルの期間において外部電源電圧の電圧レベルがインバータの論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。 外部電源電圧の電圧レベルがインバータの論理しきい値未満に低下した後、再び論理しきい値以上となった場合の信号波形の例を示すタイムチャートである。 外部電源電圧の電圧レベルがインバータの論理しきい値未満に低下した後、再び論理しきい値以上となった場合の信号波形の例を示すタイムチャートである。 外部からの入力信号によって２種類の回路ブロックの切り替えを行う回路に本発明のインターフェース回路を用いた例を示すブロック図である。 通常モード／テストモードの切り替えを行う回路に本発明のインターフェース回路を用いた例を示すブロック図である。 実施例２のインターフェース回路の構成を示すブロック図である。 実施例２のラッチ回路の動作を示す真理値表である。 通常動作の状態における各信号の信号波形の例を示すタイムチャートである。 入力信号がローレベルの期間において外部電源電圧の電圧レベルが論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。 入力信号がハイレベルの期間において外部電源電圧の電圧レベルが論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。 実施例３のインターフェース回路の構成を示すブロック図である。 実施例４のインターフェース回路の構成を示すブロック図である。 通常動作の状態における各信号の信号波形の例を示すタイムチャートである。 入力信号がローレベルの期間において外部電源電圧の電圧レベルが論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。 入力信号がハイレベルの期間において外部電源電圧の電圧レベルが論理しきい値未満に低下した場合の信号波形の例を示すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本発明に係るインターフェース回路１０の構成を示すブロック図である。インターフェース回路１０は、入力信号ＩＮの入力を受け、外部電源（図示せず）から供給された外部電源電圧Ｖｅｘｔと、外部電源電圧Ｖｅｘｔを電圧変換器等により変換（降圧）して生成された内部電源電圧Ｖｉｎｔと、に基づいて出力信号ＯＵＴＡ及びＯＵＴＢを生成し、インターフェース出力信号として後段の回路（図示せず）に供給する。なお、内部電源電圧Ｖｉｎｔは、外部電源電圧Ｖｅｘｔを降圧して生成される電圧であり、インターフェース回路１０の通常動作の状態において、外部電源電圧Ｖｅｘｔよりも小さい（例えば、Ｖｅｘｔ＞Ｖｉｎｔ＞１／２Ｖｅｘｔ）。

入力信号ＩＮは、ローレベルにおいて接地電位を有し、ハイレベルにおいて外部電源電圧Ｖｅｘｔ（第１電圧）に応じた信号レベルを有する矩形波の信号である。出力信号ＯＵＴＡ及びＯＵＴＢは、ローレベルにおいて接地電位を有し、ハイレベルにおいて内部電源電圧Ｖｉｎｔ（第２電圧）に応じた信号レベルを有する矩形波の信号である。

インターフェース回路１０は、第１インバータ１１、第２インバータ１２、第３インバータ１３及びラッチ回路１４を含む。

第１インバータ１１は、相補的に動作するＰチャネル型（第１導電型）のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタＭＰ１及びＮチャネル型（第２導電型）のＭＯＳトランジスタＭＮ１から構成されている（以下、Ｐチャネル型のＭＯＳトランジスタを「ＰＭＯＳトランジスタ」、Ｎチャネル型のＭＯＳトランジスタを「ＮＭＯＳトランジスタ」と称する）。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、ＮＭＯＳトランジスタＭＮ１のドレイン端子と接続されている。ＰＭＯＳトランジスタＭＰ１のソース端子には外部電源電圧Ｖｅｘｔが印加されている。ＮＭＯＳトランジスタＭＮ１のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は、高耐圧のトランジスタから構成されている。

第１インバータ１１は、論理しきい値ＴＨ１を有する半導体論理ゲートである。論理しきい値ＴＨ１は、例えば第１インバータ１１に印加される電源電圧の１／２倍、すなわち外部電源電圧Ｖｅｘｔの電圧レベルの１／２倍の値を有する。第１インバータ１１は、入力信号ＩＮの入力を受け、入力信号ＩＮの信号レベルが論理しきい値ＴＨ１以上である場合にはローレベル、入力信号ＩＮの信号レベルが論理しきい値ＴＨ１未満である場合にはハイレベルとなる第１出力信号Ｓ１を出力する。第１インバータ１１は、上記の通り外部電源電圧Ｖｅｘｔ及び接地電位Ｖｓｓの印加を受けて動作する。このため、第１出力信号Ｓ１は、ハイレベルにおいて第１電圧に応じた電位、ローレベルにおいて接地電位を有する矩形波となる。

第２インバータ１２は、相補的に動作するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２から構成されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子は、ＮＭＯＳトランジスタＭＮ２のドレイン端子と接続されている。ＰＭＯＳトランジスタＭＰ２のソース端子には内部電源電圧Ｖｉｎｔが印加されている。ＮＭＯＳトランジスタＭＮ２のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２は、高耐圧のトランジスタから構成されている。

第２インバータ１２は、論理しきい値ＴＨ２を有する半導体論理ゲートである。論理しきい値ＴＨ２は、例えば第２インバータ１２に印加される電源電圧の１／２倍、すなわち内部電源電圧Ｖｉｎｔの電圧レベルの１／２倍の値を有する。第２インバータ１２は、入力信号ＩＮの入力を受け、入力信号ＩＮの信号レベルが論理しきい値ＴＨ２以上である場合にはローレベル、入力信号ＩＮの信号レベルが論理しきい値ＴＨ２未満である場合にはハイレベルとなる第２出力信号Ｓ２を出力する。第２インバータ１２は、上記の通り内部電源電圧Ｖｉｎｔ及び接地電位Ｖｓｓの印加を受けて動作する。このため、第２出力信号Ｓ２は、ハイレベルにおいて第２電圧に応じた電位、ローレベルにおいて接地電位を有する矩形波となる。

第３インバータ１３は、相補的に動作するＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３から構成されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子は、ＮＭＯＳトランジスタＭＮ３のドレイン端子と接続されている。ＰＭＯＳトランジスタＭＰ３のソース端子には内部電源電圧Ｖｉｎｔが印加されている。ＮＭＯＳトランジスタＭＮ３のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３は、高耐圧のトランジスタから構成されている。

第３インバータ１３は、論理しきい値ＴＨ３を有する半導体論理ゲートである。論理しきい値ＴＨ３は、例えば第３インバータ１３に印加される電源電圧の１／２倍、すなわち内部電源電圧Ｖｉｎｔの電圧レベルの１／２倍の値を有する。第３インバータ１３は、第１出力信号Ｓ１の入力を受け、第１出力信号Ｓ１の信号レベルが論理しきい値ＴＨ３以上である場合にはローレベル、第１出力信号Ｓ１の信号レベルが論理しきい値ＴＨ３未満である場合にはハイレベルとなる第３出力信号Ｓ３を出力する。第３インバータ１３は、上記の通り内部電源電圧Ｖｉｎｔ及び接地電位Ｖｓｓの印加を受けて動作する。このため、第３出力信号Ｓ３は、ハイレベルにおいて第２電圧に応じた電位、ローレベルにおいて接地電位を有する矩形波となる。すなわち、第３出力信号Ｓ３は、入力信号ＩＮを信号レベルが第２電圧と接地電位との間で変化する信号に変換した信号となる。

ラッチ回路１４は、ＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２から構成されている。ＮＡＮＤゲートＮＤ１の一方の入力端子は、第２インバータ１２のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の接続端に接続されている。ＮＡＮＤゲートＮＤ１の他方の入力端子は、ＮＡＮＤゲートＮＤ２の出力端子に接続されている。ＮＡＮＤゲートＮＤ２の一方の入力端子は、ＮＡＮＤゲートＮＤ１の出力端子に接続されている。ＮＡＮＤゲートＮＤ２の他方の入力端子は、第３インバータ１３のＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３の接続端に接続されている。ＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２には、内部電源電圧Ｖｉｎｔが印加されている。ＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２は、例えば夫々４個の低耐圧のトランジスタから構成されている。

ラッチ回路１４は、第２出力信号Ｓ２及び第３出力信号Ｓ３の入力を受け、出力信号ＯＵＴＡ及びＯＵＴＢを生成する。すなわち、ラッチ回路１４は、第２出力信号Ｓ２を第１ラッチ信号として取り込む一方、第３出力信号Ｓ３を第２ラッチ信号として取り込み、出力信号ＯＵＴＡ及びＯＵＴＢを夫々第１インターフェース出力信号及び第２インターフェース出力信号として出力する。図２は、第２出力信号Ｓ２及び第３出力信号Ｓ３の信号レベルと出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルとの関係を示す真理値テーブルである。

ラッチ回路１４は、第２出力信号Ｓ２がローレベル（図中、‘Ｌ’として示す）で且つ第３出力信号Ｓ３がハイレベル（図中、‘Ｈ’として示す）の場合、ハイレベルの出力信号ＯＵＴＡ及びローレベルの出力信号ＯＵＴＢを生成し、インターフェース出力信号として出力する。また、ラッチ回路１４は、第２出力信号Ｓ２がハイレベルで且つ第３出力信号Ｓ３がローレベルの場合、ローレベルの出力信号ＯＵＴＡ及びハイレベルの出力信号ＯＵＴＢを生成し、インターフェース出力信号として出力する。すなわち、ラッチ回路１４は、第２出力信号Ｓ２及び第３出力信号Ｓ３のうち一方がローレベルである場合（第１状態）において、第２出力信号Ｓ２を反転させた信号レベルを有する出力信号ＯＵＴＡと、第３出力信号Ｓ３を反転させた信号レベルを有する出力信号ＯＵＴＢと、を生成し、インターフェース出力信号として出力する。

一方、第１状態の後、第２出力信号Ｓ２及び第３出力信号Ｓ３がともにハイレベルとなった場合（第２状態）において、ラッチ回路１４は、その直前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルの状態を保持し、保持された信号レベルを有する出力信号ＯＵＴＡ及びＯＵＴＢをインターフェース出力信号として出力する。

次に、本発明のインターフェース回路１０の動作について、図３〜図７を参照して説明する。

図３は、インターフェース回路１０の通常動作の状態における入力信号ＩＮ、第１出力信号Ｓ１、第２出力信号Ｓ２、第３出力信号Ｓ３、出力信号ＯＵＴＡ及びＯＵＴＢの信号波形の例を示す図である。なお、上記の通り、内部電源電圧Ｖｉｎｔは、外部電源電圧Ｖｅｘｔを電圧変換器等により降圧して生成されるため、通常動作の状態において外部電源電圧Ｖｅｘｔよりも小さい。

入力信号ＩＮは、ローレベルにおいて接地電位、ハイレベルにおいて外部電源電圧Ｖｅｘｔ（第１電圧）に応じた信号レベルを有する矩形波の信号である。第１出力信号Ｓ１は、入力信号ＩＮを反転した信号波形を有する矩形波となる。すなわち、入力信号ＩＮ及び第１出力信号Ｓ１は、相補的にハイレベル又はローレベルとなる。

第２出力信号Ｓ２は、入力信号ＩＮのハイレベルにおける信号レベルを内部電源電圧Ｖｉｎｔ（第２電圧）の電圧レベルに変化させ且つ反転させた信号波形を有する矩形波となる。第３出力信号Ｓ３は、第１出力信号Ｓ１のハイレベルにおける信号レベルを内部電源電圧Ｖｉｎｔの電圧レベルに変化させ且つ反転させた信号波形を有する矩形波となる。すなわち、第３出力信号Ｓ３は入力信号ＩＮと同じ論理を有する信号（入力信号ＩＮがハイレベルの場合にはハイレベル、ローレベルの場合にはローレベル）となる。また、第２出力信号Ｓ２は入力信号ＩＮと逆の論理を有する信号（入力信号ＩＮがハイレベルの場合にはローレベル、ローレベルの場合にはハイレベル）となる。

出力信号ＯＵＴＡ及びＯＵＴＢは、図２で示した真理値テーブルに従った信号値を有する信号波形となる。すなわち、第２出力信号Ｓ２がローレベルで且つ第３出力信号Ｓ３がハイレベルの場合、出力信号ＯＵＴＡはハイレベル、出力信号ＯＵＴＢはローレベルとなる。第２出力信号Ｓ２がハイレベルで且つ第３出力信号Ｓ３がローレベルの場合、出力信号ＯＵＴＡはローレベル、出力信号ＯＵＴＢはハイレベルとなる。これにより、入力信号ＩＮと同じ論理を有する信号（入力信号ＩＮがハイレベルの場合にはハイレベル、ローレベルの場合にはローレベル）が出力信号ＯＵＴＡとして生成される。また、入力信号ＩＮと逆の論理を有する信号（入力信号ＩＮがハイレベルの場合にはローレベル、ローレベルの場合にはハイレベル）が出力信号ＯＵＴＢとして生成される。

次に、外部電源電圧Ｖｅｘｔの電圧レベルが低下して、各インバータの論理しきい値ＴＨ１〜ＴＨ３（以下、これらを総称して単に「論理しきい値ＴＨ」とも称する）のいずれをも下回った場合における、インターフェース回路１０の動作について説明する。上記の通り、通常動作の状態において外部電源電圧Ｖｅｘｔは内部電源電圧Ｖｉｎｔよりも大きいが、外部電源を落とした直後や停電等が生じた場合に、外部電源電圧Ｖｅｘｔの電位の低下と内部電源電圧Ｖｉｎの電位の低下とに時間差が生じ、外部電源電圧Ｖｅｘｔの電位が内部電源電圧Ｖｉｎの電位を下回り、さらには論理しきい値ＴＨを下回る場合がある。なお、このような場合、外部電源電圧Ｖｅｘｔの電圧レベルは実際には緩やかに低下して論理しきい値ＴＨ未満となるが、以下の説明では、説明の便宜上、ある時点を境に外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ未満に切り替わったものとして、各信号の信号波形の変化について説明する。

図４は、入力信号ＩＮがローレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ未満となった場合の、各信号の信号波形の例を示すタイムチャートである。一方、図５は、入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ未満となった場合の、各信号の信号波形の例を示すタイムチャートである。図中、区間Ｔ１（一点鎖線よりも左側の区間）は外部電源電圧Ｖｅｘｔが論理しきい値ＴＨ以上である区間を示し、区間Ｔ２（一点鎖線よりも右側の区間）は外部電源電圧Ｖｅｘｔが論理しきい値ＴＨ未満である区間を示している。

区間Ｔ１において、外部電源電圧Ｖｅｘｔの電圧レベルは論理しきい値ＴＨ以上であるため、入力信号ＩＮ、第１出力信号Ｓ１、第２出力信号Ｓ２、第３出力信号Ｓ３、出力信号ＯＵＴＡ及びＯＵＴＢの信号波形は、図３に示した通常動作の状態における信号波形と同様となる。

区間Ｔ２において、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ未満になると、入力信号ＩＮは、ハイレベルの状態においても信号レベルが論理しきい値ＴＨ未満となる。インバータ１１は、論理しきい値ＴＨ１以上の入力信号ＩＮが供給された場合にハイレベルの入力信号ＩＮが供給されたと判定し、論理しきい値ＴＨ１未満の入力信号ＩＮが供給された場合にはローレベルの入力信号ＩＮが供給されたと判定する。従って、区間Ｔ２の間、入力信号ＩＮの信号レベルは論理しきい値ＴＨ未満（すなわち、論理しきい値ＴＨ１未満）であるため、インバータ１１は、ローレベルの入力信号ＩＮが供給されていると判定する。

インバータ１１は、入力信号ＩＮがローレベルである場合、ハイレベルの第１出力信号Ｓ１を出力する。従って、第１出力信号Ｓ１は、区間Ｔ２の間ハイレベルとなる。もっとも、第１出力信号Ｓ１のハイレベルの状態における信号レベルは外部電源電圧Ｖｅｘｔの電圧レベルと等しい。従って、第１出力信号Ｓ１の信号レベルは、区間Ｔ２の間、論理しきい値ＴＨ未満となる。

インバータ１２は、論理しきい値ＴＨ２以上の入力信号ＩＮが供給された場合にハイレベルの入力信号ＩＮが供給されたと判定し、論理しきい値ＴＨ２未満の入力信号ＩＮが供給された場合にはローレベルの入力信号ＩＮが供給されたと判定する。上記の通り、区間Ｔ２の間、入力信号ＩＮの信号レベルは論理しきい値ＴＨ未満（すなわち、論理しきい値ＴＨ２未満）であるため、インバータ１２は、ローレベルの入力信号ＩＮが供給されていると判定する。

インバータ１２は、ローレベルの入力信号ＩＮが入力された場合、ハイレベルの第２出力信号Ｓ２を出力する。従って、第２出力信号Ｓ２の信号レベルは、区間Ｔ２の間、ハイレベルに固定される。なお、第２出力信号Ｓ２のハイレベルの状態における信号レベルは内部電源電圧Ｖｉｎｔの電圧レベルと等しい。

インバータ１３は、論理しきい値ＴＨ３以上の第１出力信号Ｓ１が供給された場合にハイレベルの第１出力信号Ｓ１が供給されたと判定し、論理しきい値ＴＨ３未満の第１出力信号Ｓ１が供給された場合にはローレベルの第１出力信号Ｓ１が供給されたと判定する。上記の通り、区間Ｔ２の間、第１出力信号Ｓ１の信号レベルは論理しきい値ＴＨ未満（すなわち、論理しきい値ＴＨ３未満）であるため、インバータ１３は、ローレベルの第１出力信号Ｓ１が供給されていると判定する。

インバータ１３は、ローレベルの第１出力信号Ｓ１が入力された場合、ハイレベルの第３出力信号Ｓ３を出力する。従って、第３出力信号Ｓ３の信号レベルは、区間Ｔ２の間、ハイレベルに固定される。なお、第３出力信号Ｓ３のハイレベルの状態における信号レベルは内部電源電圧Ｖｉｎｔの電圧レベルと等しい。

上記の通り、第２出力信号Ｓ２及び第３出力信号Ｓ３は、区間Ｔ２の間、いずれもハイレベルに固定される。上記の通り、ラッチ回路１４は、第２出力信号Ｓ２及び第３出力信号Ｓ３がともにハイレベルとなった場合（第２状態）、その直前の第２出力信号Ｓ２及び第３出力信号Ｓ３のうち一方がローレベルである状態（第１状態）における出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルの状態を保持し、保持された信号レベルを有する出力信号ＯＵＴＡ及びＯＵＴＢをインターフェース出力信号として出力する。

例えば、図４において、区間Ｔ１から区間Ｔ２へと移行する直前の出力信号ＯＵＴＡはローレベルであるため、区間Ｔ２の間、当該信号レベルを保持し、ローレベルの出力信号ＯＵＴＡをインターフェース出力信号として出力し続ける。また、区間Ｔ１から区間Ｔ２へと移行する直前の出力信号ＯＵＴＢはハイレベルであるため、区間Ｔ２の間、当該信号レベルを保持し、ハイレベルの出力信号ＯＵＴＢをインターフェース出力信号として出力し続ける。

一方、図５において、区間Ｔ１から区間Ｔ２へと移行する直前の出力信号ＯＵＴＡはハイレベルであるため、区間Ｔ２の間、当該信号レベルを保持し、ハイレベルの出力信号ＯＵＴＡをインターフェース出力信号として出力し続ける。また、区間Ｔ１から区間Ｔ２へと移行する直前の出力信号ＯＵＴＢはローレベルであるため、区間Ｔ２の間、当該信号レベルを保持し、ローレベルの出力信号ＯＵＴＢをインターフェース出力信号として出力し続ける。

図６は、図４に示したように入力信号ＩＮがローレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ未満となった後、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ以上となった場合の各信号の信号波形の例を示すタイムチャートである。図７は、図５に示したように入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ未満となった後、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ以上となった場合の各信号の信号波形の例を示すタイムチャートである。

図６及び図７中、区間Ｔ３は、区間Ｔ２の後、外部電源電圧Ｖｅｘｔが再び論理しきい値ＴＨ以上となった区間（すなわち、論理しきい値ＴＨ１〜ＴＨ３のいずれをも上回る状態となった区間）を示している。区間Ｔ３において、入力信号ＩＮの信号レベルは、ハイレベルにおいて論理しきい値ＴＨ以上となる。同様に、第１出力信号Ｓ１の信号レベルも、ハイレベルにおいて論理しきい値ＴＨ以上となる。従って、第２出力信号Ｓ２は、入力信号ＩＮと逆の論理を有する信号となり、第３出力信号Ｓ３は、入力信号ＩＮと同じ論理を有する信号となる。これにより、区間Ｔ３において、入力信号ＩＮを反映した出力信号ＯＵＴＡ及びＯＵＴＢが生成され、インターフェース出力信号として出力される。

以上のように、本発明のインターフェース回路１０では、外部電源電圧Ｖｅｘｔの電圧レベルが各インバータの論理しきい値ＴＨ（ＴＨ１〜ＴＨ３）よりも低下した場合、ラッチ回路１４が、外部電源電圧Ｖｅｘｔが低下する前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを保持し、インターフェース出力信号として出力し続ける。従って、各インバータにおける誤判定（具体的には、論理しきい値ＴＨよりも低いハイレベルの信号をローレベルと判定すること）により生じるインターフェース回路の誤動作を防止することができる。

すなわち、インバータ１２及びインバータ１３において上記誤判定が生じることにより、第２出力信号Ｓ２及び第３出力信号Ｓ３はいずれもハイレベルとなるが、その前の状態における出力信号ＯＵＴＡ及びＯＵＴＢの値をラッチ回路１４が保持し、インターフェース出力信号として出力し続けることにより、いったん入力信号ＩＮとインターフェース出力信号とを分断し、誤判定の結果が後段の回路へ伝播されることを防止することができるのである。

また、本発明によれば、誤作動を防止するため、インターフェース回路の他に遮断信号発生回路等の回路面積及び消費電力の大きい回路を別途設ける必要がない。従って、回路規模及び消費電力を抑えつつ、電源電圧の低下に伴う誤動作を防止することができる。

本発明のインターフェース回路１０は、例えば外部からの入力信号によって２種類の回路ブロックの切り替えを行う回路において用いられる。図８に示すように、インターフェース回路１０は、入力信号ＩＮの入力を受けて、出力信号ＯＵＴＡ（又はＯＵＴＢ）をインターフェース出力信号としてセレクタＳＬに供給する。セレクタＳＬは、出力信号ＯＵＴＡ（又はＯＵＴＢ）がハイレベルかローレベルかに応じて、回路ブロックＣＡ及び回路ブロックＣＢの切り替えを行う。本発明のインターフェース回路１０によれば、電源電圧の変動に伴うインバータの誤判定が生じた場合にも、誤判定の結果はセレクタＳＬに伝播されないため、セレクタＳＬは誤判定の影響を受けずに回路ブロックの切り替えを行うことができる。

また、本発明のインターフェース回路１０は、例えば通常モード／テストモードの切り替えを行う回路において用いられる。図９に示すように、インターフェース回路１０は、入力信号ＩＮの入力を受けて、出力信号ＯＵＴＡ（又はＯＵＴＢ）をインターフェース出力信号としてセレクタＳＬに供給する。セレクタＳＬは、出力信号ＯＵＴＡ（又はＯＵＴＢ）がハイレベルかローレベルかに応じて、通常モードにおける動作信号ＡＳとテスト回路ＴＣからのテスト信号ＴＳとを切り替え、動作信号ＡＳ又はテスト信号ＴＳを内部回路ＮＣに供給する。本発明のインターフェース回路１０によれば、電源電圧の変動に伴うインバータの誤判定が生じた場合にも、誤判定の結果はセレクタＳＬに伝播されないため、セレクタＳＬは誤判定の影響を受けずに通常モードとテストモードとの切り替えを行うことができる。

また、本発明ではインバータ１２及びＮＡＮＤゲートＮＤ１を接続する第１の信号ラインと、インバータ１１、インバータ１３及びＮＡＮＤゲートＮＤ２を接続する第２の信号ラインと、の２本の信号ラインにより相補的に信号を伝達している。従って、１本の信号ラインで信号を伝達する場合には‘Ｈ’か‘Ｌ’の２種類の出力値しか取り得ないのに対し、本発明の構成によれば、４通りの出力値の組合せ（‘Ｈ’と‘Ｈ’、‘Ｈ’と‘Ｌ’、‘Ｌ’と‘Ｈ’、‘Ｌ’と‘Ｌ’）を得ることができる。そして、通常動作時に得られる出力値の組合せ（‘Ｈ’と‘Ｌ’、‘Ｌ’と‘Ｈ’）とは異なる出力値の組合せ（‘Ｈ’と‘Ｈ’）を利用して直前の値を保持することにより、電源電圧の変動に伴いインバータの誤判定が生じうる状況においても、入力信号を意図する通りに伝達して出力することが可能となる。

図１０は、実施例２に係るインターフェース回路２０の構成を示すブロック図である。インターフェース回路２０は、実施例１のインターフェース回路１０と同様、入力信号ＩＮの入力を受け、外部電源電圧Ｖｅｘｔ及び内部電源電圧Ｖｉｎｔに基づいて出力信号ＯＵＴＡ及びＯＵＴＢを生成し、インターフェース出力信号として後段の回路に供給する。インターフェース回路２０は、インバータ２１及びラッチ回路２４を含む。

インバータ２１は、外部電源電圧Ｖｅｘｔの電圧レベルの１／２倍の値である論理しきい値ＴＨ４を有する半導体論理ゲートであり、入力信号ＩＮの信号レベルが論理しきい値ＴＨ４以上である場合にはローレベル、入力信号ＩＮの信号レベルが論理しきい値ＴＨ４未満である場合にはハイレベルとなる論理ゲート信号ＬＳを出力する。インバータ２１は、外部電源電圧Ｖｅｘｔ及び接地電位Ｖｓｓの印加を受けて動作するため、論理ゲート信号ＬＳは、ハイレベルにおいて外部電源電圧Ｖｅｘｔ（第１電圧）に応じた電位、ローレベルにおいて接地電位を有する矩形波となる。

ラッチ回路２４は、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２から構成されている。ラッチ回路２４は、論理ゲート信号ＬＳ及び入力信号ＩＮを第１ラッチ信号及び第２ラッチ信号として取込み、出力信号ＯＵＴＡ及びＯＵＴＢを出力する。

ＮＯＲゲートＮＲ１は、ＰＭＯＳトランジスタＭＰ４、ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５から構成されている。ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４は、高耐圧のトランジスタから構成されている。一方、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５は、低耐圧のトランジスタから構成されている。

ＰＭＯＳトランジスタＭＰ４のソース端子には、内部電源電圧Ｖｉｎｔが印加されている。ＰＭＯＳトランジスタＭＰ４のドレイン端子は、ＰＭＯＳトランジスタＭＰ５のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ５のドレイン端子は、ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５の各々のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ４のゲート端子及びＮＭＯＳトランジスタＭＮ４のゲート端子は互いに接続され、入力信号ＩＮの入力を受ける。ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲート端子は互いに接続され、ＮＯＲゲートＮＲ２から出力信号ＯＵＴＡの供給を受ける。

ＮＯＲゲートＮＲ２は、ＰＭＯＳトランジスタＭＰ６、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７から構成されている。ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６は、高耐圧のトランジスタから構成されている。一方、ＰＭＯＳトランジスタＭＰ７及びＮＭＯＳトランジスタＭＮ７は、低耐圧のトランジスタから構成されている。

ＰＭＯＳトランジスタＭＰ６のソース端子には、内部電源電圧Ｖｉｎｔが印加されている。ＰＭＯＳトランジスタＭＰ６のドレイン端子は、ＰＭＯＳトランジスタＭＰ７のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ７のドレイン端子は、ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７の各々のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ６のゲート端子及びＮＭＯＳトランジスタＭＮ６のゲート端子は互いに接続され、インバータ２１から論理ゲート信号ＬＳの入力を受ける。ＰＭＯＳトランジスタＭＰ７及びＮＭＯＳトランジスタＭＮ７のゲート端子は互いに接続され、ＮＯＲゲートＮＲ１から出力信号ＯＵＴＢの供給を受ける。

ラッチ回路２４は、論理しきい値（ラッチしきい値）ＴＨ５を有する半導体論理ゲートである。論理しきい値ＴＨ５は、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２に印加される内部電源電圧Ｖｉｎｔの電圧レベルの１／２倍の値を有する。ラッチ回路２４は、入力信号ＩＮ及び論理ゲート信号ＬＳの入力を受け、出力信号ＯＵＴＡ及びＯＵＴＢを生成する。

図１１は、入力信号ＩＮ及び論理ゲート信号ＬＳの信号レベルと出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルとの関係を示す真理値テーブルである。入力信号ＩＮ及び論理ゲート信号ＬＳの信号レベルが論理しきい値ＴＨ５よりも高い（ハイレベル）か、低い（ローレベル）かに応じて、かかる真理値テーブルに示す信号レベルの出力信号ＯＵＴＡ及びＯＵＴＢを生成する。

ラッチ回路２４は、入力信号ＩＮがローレベル（図中、‘Ｌ’として示す）で且つ論理ゲート信号ＬＳがハイレベル（図中、‘Ｈ’として示す）である場合、ローレベルの出力信号ＯＵＴＡ及びハイレベルの出力信号ＯＵＴＢを出力する。一方、入力信号ＩＮがハイレベルで且つ論理ゲート信号ＬＳがローレベルである場合、ハイレベルの出力信号ＯＵＴＡ及びローレベルの出力信号ＯＵＴＢを出力する。また、入力信号ＩＮがローレベルで且つ論理ゲート信号ＬＳがローレベルの場合、その直前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルの状態を保持し、保持された信号レベルを有する出力信号ＯＵＴＡ及びＯＵＴＢをインターフェース出力信号として出力する。

次に、本発明のインターフェース回路２０の動作について図１２〜図１４を参照して説明する。

図１２は、インターフェース回路２０が通常動作する状態（すなわち、外部電源電圧Ｖｅｘｔが低下していない状態）における入力信号ＩＮ、論理ゲート信号ＬＳ、出力信号ＯＵＴＡ及びＯＵＴＢの信号波形の例を示す図である。

入力信号ＩＮがハイレベル（Ｖｅｘｔレベル）である場合、インバータ２１は、ローレベルの論理ゲート信号ＬＳを出力する。ラッチ回路２４は、ハイレベルの入力信号ＩＮ及びローレベルの論理ゲート信号ＬＳの入力を受け、ハイレベル（Ｖｉｎｔレベル）の出力信号ＯＵＴＡ及びローレベルの出力信号ＯＵＴＢを出力する。

一方、入力信号ＩＮがローレベルである場合、インバータ２１は、ハイレベル（Ｖｅｘｔレベル）の論理ゲート信号ＬＳを出力する。ラッチ回路２４は、ローレベルの入力信号ＩＮ及びハイレベルの論理ゲート信号ＬＳの入力を受け、ローレベルの出力信号ＯＵＴＡ及びハイレベル（Ｖｉｎｔレベル）の出力信号ＯＵＴＢを出力する。

次に、外部電源電圧Ｖｅｘｔの電圧レベルが低下して、インバータ２１の論理しきい値ＴＨ４及びラッチ回路２４の論理しきい値ＴＨ５（以下、これらをまとめて論理しきい値ＴＨとも称する）を下回った場合における、インターフェース回路２０の動作について説明する。

図１３は、入力信号ＩＮがローレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ４及びＴＨ５未満となった場合の、各信号の信号波形の例を示すタイムチャートである。

一方、図１４は、入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ４及びＴＨ５を下回った場合の、各信号の信号波形の例を示すタイムチャートである。

外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ（ＴＨ４及びＴＨ５）を下回ると（図中、区間Ｔ２）、入力信号ＩＮは、ハイレベルの状態においても信号レベルが論理しきい値ＴＨ未満となる。インバータ２１は、ローレベルの入力信号ＩＮが入力されていると判定し、ハイレベルの論理ゲート信号ＬＳを出力する。しかし、論理ゲート信号ＬＳの信号レベルは外部電源電圧Ｖｅｘｔの電圧レベルと等しいため、論理しきい値ＴＨ未満となる。

ラッチ回路２４には、論理しきい値ＴＨ未満の信号レベルを有する入力信号ＩＮ及び論理ゲート信号ＬＳが入力される。従って、ラッチ回路２４は、ローレベルの入力信号ＩＮ及び論理ゲート信号ＬＳが入力されたと判定し、出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを、従前のレベルに保持する。

その後、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ（ＴＨ４及びＴＨ５）を再び上回ると（図中、区間Ｔ３）、インターフェース回路２０は通常の動作に戻り、ラッチ回路２４は、図１１の真理値表に従った出力信号ＯＵＴＡ及びＯＵＴＢの出力を行う。

以上のように、本実施例のインターフェース回路２０では、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨよりも低下した場合、ラッチ回路２４が、外部電源電圧Ｖｅｘｔの電圧レベルが低下する前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを保持し、インターフェース出力信号として出力し続ける。従って、電圧変動に伴う回路の誤動作を防止することができる。

また、本実施例のインターフェース回路２０は、１つのインバータ（２１）と及び１つのラッチ回路（２４）から構成され、６個の高耐圧のトランジスタ（ＭＰ１、ＭＮ１、ＭＰ４、ＭＮ４、ＭＰ６及びＭＮ６）及び４個の低耐圧のトランジスタ（ＭＰ５、ＭＮ５、ＭＰ７及びＭＮ７）を含む。これに対して、実施例１のインターフェース回路１０は、従って、３つのインバータ（１１，１２，１３）と１つのラッチ回路（１４）から構成され、各インバータを構成する計６個の高耐圧のトランジスタと、ラッチ回路を構成する８個の低耐圧のトランジスタとを含む。従って、本実施例のインターフェース回路２０は、実施例１のインターフェース回路１０と比べて、回路規模が小さい。

また、本実施例のインターフェース回路２０は、インバータ２１、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２の合計３個のゲートを含む。従って、第１インバータ１１、第２インバータ１２、第３インバータ１３、ＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２という合計５個のゲートを含む実施例１のインターフェース回路１０と比べて、ゲートの数が少ない。よって消費電力（動作電力、待機電力）を抑えることができる。

また、本実施例のインターフェース回路２０では、入力信号ＩＮが出力信号ＯＵＴＡ及びＯＵＴＢとして出力されるまでに通過するゲートの段数が最大でも３段であるため、通過するゲートの段数が最大４段である実施例１のインターフェース回路と比べて、入力信号ＩＮが入力されてから出力信号ＯＵＴＡ及びＯＵＴＢが出力されるまでにかかる時間（遅延時間）が短い。

図１５は、実施例３に係るインターフェース回路３０の構成を示すブロック図である。インターフェース回路３０は、実施例１のインターフェース回路１０及び実施例２のインターフェース回路２０と同様、入力信号ＩＮの入力を受け、外部電源電圧Ｖｅｘｔ及び内部電源電圧Ｖｉｎｔに基づいて出力信号ＯＵＴＡ及びＯＵＴＢを生成し、インターフェース出力信号として後段の回路に供給する。

インターフェース回路３０は、インバータ２１及びラッチ回路３４を含む。ラッチ回路３４は、ＮＯＲゲートＮＲ３及びＮＯＲゲートＮＲ４から構成されている。

ＮＯＲゲートＮＲ３は、ＰＭＯＳトランジスタＭＰ４、ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５から構成されている。ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４は、高耐圧のトランジスタから構成されている。一方、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５は、低耐圧のトランジスタから構成されている。

ＰＭＯＳトランジスタＭＰ５のソース端子には、内部電源電圧Ｖｉｎｔが印加されている。ＰＭＯＳトランジスタＭＰ５のドレイン端子は、ＰＭＯＳトランジスタＭＰ４のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ４のドレイン端子は、ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５の各々のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ４のゲート端子及びＮＭＯＳトランジスタＭＮ４のゲート端子は互いに接続され、入力信号ＩＮの入力を受ける。ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲート端子は互いに接続され、ＮＯＲゲートＮＲ４から出力信号ＯＵＴＡの供給を受ける。

ＮＯＲゲートＮＲ４は、ＰＭＯＳトランジスタＭＰ６、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７から構成されている。ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６は、高耐圧のトランジスタから構成されている。一方、ＰＭＯＳトランジスタＭＰ７及びＮＭＯＳトランジスタＭＮ７は、低耐圧のトランジスタからなる。

ＰＭＯＳトランジスタＭＰ７のソース端子には、内部電源電圧Ｖｉｎｔが印加されている。ＰＭＯＳトランジスタＭＰ７のドレイン端子は、ＰＭＯＳトランジスタＭＰ６のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ６のドレイン端子は、ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７の各々のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７のソース端子は接地され、接地電位Ｖｓｓが印加されている。ＰＭＯＳトランジスタＭＰ６のゲート端子及びＮＭＯＳトランジスタＭＮ６のゲート端子は互いに接続され、インバータ２１から論理ゲート信号ＬＳの入力を受ける。ＰＭＯＳトランジスタＭＰ７及びＮＭＯＳトランジスタＭＮ７のゲート端子は互いに接続され、ＮＯＲゲートＮＲ３から出力信号ＯＵＴＢの供給を受ける。

ラッチ回路３４は、論理しきい値（ラッチしきい値）ＴＨ５を有する半導体論理ゲートである。本実施例のラッチ回路３４は、低耐圧のトランジスタであるＰＭＯＳトランジスタＭＰ５及びＰＭＯＳトランジスタＭＰ７のソース端子に内部電源電圧Ｖｉｎｔが印加され、高耐圧のトランジスタであるＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ６が出力電圧（ＯＵＴＡ及びＯＵＴＢ）の出力ラインに接続されている点で、実施例２のラッチ回路２４と異なる。

しかし、ラッチ回路３４は、実施例２のラッチ回路２４と同様、図１１の真理値表に従って出力信号ＯＵＴＡ及びＯＵＴＢを出力する。すなわち、ラッチ回路３４は、入力信号ＩＮがローレベルで且つ論理ゲート信号ＬＳがハイレベルである場合、ローレベルの出力信号ＯＵＴＡ及びハイレベルの出力信号ＯＵＴＢを出力する。一方、入力信号ＩＮがハイレベルで且つ論理ゲート信号ＬＳがローレベルである場合、ハイレベルの出力信号ＯＵＴＡ及びローレベルの出力信号ＯＵＴＢを出力する。また、入力信号ＩＮがローレベルで且つ論理ゲート信号ＬＳがローレベルの場合、その直前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルの状態を保持し、保持された信号レベルを有する出力信号ＯＵＴＡ及びＯＵＴＢをインターフェース出力信号として出力する。

また、ラッチ回路３４は、実施例２のラッチ回路２４と同様、論理しきい値（ラッチしきい値）ＴＨ５を有する半導体論理ゲートである。従って、ラッチ回路３４は、インターフェース回路２０が通常動作する状態及び外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨを下回った状態の双方において、実施例２のラッチ回路２４と同様の動作を行う。すなわち、本実施例のインターフェース回路３０では、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨよりも低下した場合、ラッチ回路３４が、外部電源電圧Ｖｅｘｔの電圧レベルが低下する前の出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを保持し、インターフェース出力信号として出力し続ける。

従って、本実施例のインターフェース回路３０によれば、電圧変動に伴う回路の誤動作を防止することができる。

図１６は、実施例４に係るインターフェース回路４０の構成を示すブロック図である。インターフェース回路４０は、入力信号ＩＮ及び外部電源電圧Ｖｅｘｔの入力を受け、外部電源電圧Ｖｅｘｔ及び内部電源電圧Ｖｉｎｔに基づいて出力信号ＯＵＴＢを生成し、インターフェース出力信号として後段の回路に供給する。インターフェース回路４０は、インバータを有しない点、入力信号ＩＮに加えて外部電源電圧Ｖｅｘｔがラッチ回路２４に供給されている点、出力信号ＯＵＴＡを後段の回路（インターフェース回路４０の外部）に出力しない点で、実施例２のインターフェース回路２０と異なる。

インターフェース回路４０は、実施例２のインターフェース回路２０と同様、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２から構成されるラッチ回路２４を含む。もっとも、実施例２とは異なり、ＮＯＲゲートＮＲ２を構成するＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６のゲート端子には、外部電源電圧Ｖｅｘｔが印加される。

次に、本発明のインターフェース回路４０の動作について図１７〜図１９を参照して説明する。

図１７は、インターフェース回路４０が通常動作する状態（すなわち、外部電源電圧Ｖｅｘｔが低下していない状態）における入力信号ＩＮ、外部電源電圧Ｖｅｘｔ、出力信号ＯＵＴＡ及びＯＵＴＢの信号波形の例を示す図である。

インターフェース回路４０の通常動作時において、外部電源電圧Ｖｅｘｔは一定の電圧値（Ｖｅｘｔレベル）をとる。従って、出力信号ＯＵＴＡは、常にローレベル（Ｖｓｓレベル）となる。一方、出力信号ＯＵＴＢは、入力信号ＩＮとは逆位相で信号レベルが変化する信号（反対の論理を有する信号）となる。すなわち、出力信号ＯＵＴＢは、入力信号ＩＮがハイレベル（Ｖｅｘｔレベル）である場合にはローレベル（Ｖｓｓレベル）、入力信号ＩＮがローレベル（Ｖｓｓレベル）である場合にはハイレベル（Ｖｉｎｔレベル）となる。

次に、外部電源電圧Ｖｅｘｔの電圧レベルが低下してラッチ回路２４の論理しきい値ＴＨ５を下回った場合における、インターフェース回路４０の動作について説明する。

図１８は、入力信号ＩＮがローレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ５未満となった場合の、各信号の信号波形の例を示すタイムチャートである。

外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ５を下回ると（図中、区間Ｔ２）、入力信号ＩＮは、その後ハイレベルの状態になっても信号レベルが論理しきい値ＴＨ未満となる。

ラッチ回路２４には、論理しきい値ＴＨ５未満の信号レベルを有する入力信号ＩＮ及び外部電源電圧Ｖｅｘｔが供給される。従って、ラッチ回路２４は、ローレベルの入力信号ＩＮ及び外部電源電圧Ｖｅｘｔが供給されたと判定し、出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを、従前のレベルに保持する。すなわち、出力信号ＯＵＴＡはローレベル、出力信号ＯＵＴＢはハイレベルとなる。

その後、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ５を再び上回ると（図中、区間Ｔ３）、インターフェース回路４０は通常の動作に戻る。すなわち、出力信号ＯＵＴＡはローレベルを維持し、出力信号ＯＵＴＢは、入力信号ＩＮとは逆位相で信号レベルが変化する信号（反対の論理を有する信号）となる。

図１９は、入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ５未満となった場合の、各信号の信号波形の例を示すタイムチャートである。

外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ５を下回ると（図中、区間Ｔ２）、入力信号ＩＮは、ハイレベルの状態においても信号レベルが論理しきい値ＴＨ未満となる。

ラッチ回路２４には、論理しきい値ＴＨ５未満の信号レベルを有する入力信号ＩＮ及び外部電源電圧Ｖｅｘｔが供給される。従って、ラッチ回路２４は、ローレベルの入力信号ＩＮ及び外部電源電圧Ｖｅｘｔが供給されたと判定し、出力信号ＯＵＴＡ及びＯＵＴＢの信号レベルを、従前のレベルに保持する。すなわち、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢは、いずれもローレベルとなる。

その後、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ５を再び上回ると（図中、区間Ｔ３）、インターフェース回路４０は通常の動作に戻る。すなわち、出力信号ＯＵＴＡはローレベルを維持し、出力信号ＯＵＴＢは、入力信号ＩＮとは逆位相で信号レベルが変化する信号（反対の論理を有する信号）となる。

以上のように、本実施例のインターフェース回路４０によれば、外部電源電圧Ｖｅｘｔの電圧レベルが低下して論理しきい値ＴＨ５を下回った場合であっても、外部電源電圧Ｖｅｘｔが低下する前の出力信号ＯＵＴＢの信号レベルを保持し、インターフェース出力信号として出力し続ける。従って、電圧変動に伴う回路の誤動作を防止することができる。

また、本実施例のインターフェース回路４０は、実施例２及び実施例３のインターフェース回路（２０、３０）とは異なり、インバータ２１を含まない。従って、インターフェース回路４０は、４個の高耐圧のトランジスタ（ＭＰ４、ＭＮ４、ＭＰ６及びＭＮ６）及び４個の低耐圧のトランジスタ（ＭＰ５、ＭＮ５、ＭＰ７及びＭＮ７）から構成される。このため、実施例２のインターフェース回路２０及び実施例３のインターフェース回路３０と比べて、さらに回路規模を縮小することができる。

また、本実施例のインターフェース回路４０は、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２の合計２個のゲートを含む。従って、インバータ２１、ＮＯＲゲートＮＲ１及びＮＯＲゲートＮＲ２（又はＮＯＲゲートＮＲ３及びＮＯＲゲートＮＲ４）という合計３個のゲートを含む実施例２及び３のインターフェース回路と比べて、ゲートの数が少ない。よって消費電力（動作電力、待機電力）をさらに抑えることができる。

また、本実施例のインターフェース回路４０では、入力信号ＩＮが入力されてから出力信号ＯＵＴＢが出力されるまでに信号が通過するゲートの段数が最大２段であるため、通過するゲートの段数が最大３段である実施例２及び３のインターフェース回路と比べて、入力信号ＩＮが入力されてから出力信号ＯＵＴＢが出力されるまでにかかる時間（遅延時間）をさらに短縮することができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、内部電源電圧Ｖｉｎｔが、外部電源電圧Ｖｅｘｔを電圧変換器等により変換して生成された電圧である場合について説明した。しかし、これに限られず、外部電位Ｖｅｘｔとは独立に生成されるものであってもよい。すなわち、入力信号ＩＮが入力される入力側の論理ゲートに印加される第１電圧と、後段の論理ゲートに印加される第２電圧とが独立した電圧値をとり、且つ第１電圧の電圧レベルが遮断又は第２電圧の電圧レベルよりも低くなり得る場合に広く適用が可能である。

また、上記実施例では、通常動作時において外部電源電圧Ｖｅｘｔが内部電源電圧Ｖｉｎｔよりも大きい例について説明した。しかし、外部電源電圧Ｖｅｘｔ及び内部電源電圧Ｖｉｎｔは、通常動作時にほぼ同じ電位であってもよい。

また、上記実施例１では、第１インバータ１１、第２インバータ１２及び第３インバータ１３を構成するトランジスタとして、いずれも高耐圧のトランジスタを用いる例について説明した。しかし、各インバータを構成するトランジスタの耐圧はこれに限られない。各インバータを構成するトランジスタは、少なくとも外部電源電圧Ｖｅｘｔ（第１電圧）及び内部電源電圧Ｖｉｎｔ（第２電圧）に耐え得る耐圧を有するものであれば良い。

また、上記実施例１では、第１〜第３インバータ（１１〜１３）が高耐圧のトランジスタから構成され、ＮＡＮＤゲートＮＤ１及びＮＤ２が低耐圧のトランジスタから構成されている例について説明した。また、実施例２〜４では、ＮＯＲゲートＮＲ１〜ＮＲ４が高耐圧のトランジスタ及び低耐圧のトランジスタの組み合わせにより構成される例について説明した。しかし、すべてのトランジスタを同じ耐圧のトランジスタにより構成しても良い。すなわち、本発明のインターフェース回路は、同じ耐圧のトランジスタを用いて構成しても良く、異なる耐圧のトランジスタを組み合わせて構成しても良い。

また、上記実施例では、各インバータ及びラッチ回路の論理しきい値が各インバータ及びラッチ回路に印加される電源電圧の電圧レベルの１／２倍である場合（すなわち、論理しきい値ＴＨ１及びＴＨ４がＶｅｘｔの１／２倍、論理しきい値ＴＨ２、ＴＨ３及びＴＨ５がＶｉｎｔの１／２倍である場合）を例として説明した。しかし、各インバータ及びラッチ回路の論理しきい値の値はこれに限られない。また、第１インバータ１１、第２インバータ１２及び第３インバータ１３の論理しきい値は、それぞれ異なっていてもよいし、同じ値であっても良い。同様に、インバータ２１及びラッチ回路２４（３４）の論理しきい値は、それぞれ異なっていてもよいし、同じ値であっても良い。第１インバータ１１、第２インバータ１２、第３インバータ１３、インバータ２１、ラッチ回路２４及び３４の論理しきい値は、少なくとも各インバータ及びラッチ回路に印加される電源電圧の電圧レベルよりも小さいものであればよい。

また、上記実施例では、ラッチ回路１４がＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２から構成される例について説明した。しかし、ラッチ回路１４の構成はこれに限られず、例えばＮＯＲゲート等を用いてラッチ回路１４を構成してもよい。

また、各ラッチ回路の動作に係る真理値テーブルは、図２及び図１１に示したものに限定されない。例えば、図２の真理値テーブルでは、第２出力信号Ｓ２が‘Ｌ’で且つ第３出力信号Ｓ３が‘Ｈ’の場合に出力信号ＯＵＴＡが‘Ｈ’で且つ出力信号ＯＵＴＢが‘Ｌ’となり、第２出力信号Ｓ２が‘Ｈ’で且つ第３出力信号Ｓ３が‘Ｌ’の場合に出力信号ＯＵＴＡが‘Ｌ’で且つ出力信号ＯＵＴＢが‘Ｈ’となっている。しかし、これとは異なり、第２出力信号Ｓ２が‘Ｌ’で且つ第３出力信号Ｓ３が‘Ｈ’の場合に出力信号ＯＵＴＡが‘Ｌ’で且つ出力信号ＯＵＴＢが‘Ｈ’となり、第２出力信号Ｓ２が‘Ｈ’で且つ第３出力信号Ｓ３が‘Ｌ’の場合に出力信号ＯＵＴＡが‘Ｈ’で且つ出力信号ＯＵＴＢが‘Ｌ’となるようにラッチ回路１４を構成しても良い。

また、上記実施例では、ラッチ回路１４が出力信号ＯＵＴＡ及びＯＵＴＢを生成し、インターフェース出力信号として出力するものとして説明した。しかし、ラッチ回路１４は、ＯＵＴＡ又はＯＵＴＢのうち少なくとも一方をインターフェース出力信号として後段の回路に供給するものであればよい。

また、上記実施例４のインターフェース回路４０は、外部電源電圧Ｖｅｘｔの電圧レベルの低下と入力信号ＩＮの信号レベルの低下とが同時に起きた場合だけでなく、外部電源電圧Ｖｅｘｔの電圧レベルの低下が入力信号ＩＮの信号レベルの低下よりも先に起きた場合にも適用が可能である。例えば、入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの電圧レベルが論理しきい値ＴＨ５未満に低下し、その後に入力信号ＩＮの信号レベルが論理しきい値ＴＨ５未満に低下した場合には、出力信号ＯＵＴＢの信号レベルはローレベルの状態で保持される。従って、出力信号ＯＵＴＢの信号レベルの変化は、外部電源電圧Ｖｅｘｔの電圧レベルの低下と入力信号ＩＮの信号レベルの低下とが同時に起きた場合と同様となる。

また、上記実施例１〜３のインターフェース回路１０、２０、３０は、外部電源電圧Ｖｅｘｔの電圧レベルの低下と入力信号ＩＮの信号レベルの低下とが同時に起きた場合だけでなく、外部電源電圧Ｖｅｘｔの電圧レベルの低下が入力信号ＩＮの信号レベルの低下よりも先に起きた場合や、外部電源電圧Ｖｅｘｔの電圧レベルの低下が入力信号ＩＮの信号レベルの低下よりも後に起きた場合（すなわち入力信号ＩＮの信号レベルの低下が外部電源電圧Ｖｅｘｔの電圧レベルの低下よりも先に起きた場合）のいずれにも適用が可能である。例えば、入力信号ＩＮがハイレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔの及び入力信号ＩＮのレベルが論理しきい値未満に低下した場合には、出力信号ＯＵＴＡはハイレベル、出力信号ＯＵＴＢはローレベルの状態で信号レベルが保持される。同様に、入力信号ＩＮがローレベルであるタイミングにおいて、外部電源電圧Ｖｅｘｔ及び入力信号ＩＮのレベルが論理しきい値未満に低下した場合には、出力信号ＯＵＴＡはローレベル、出力信号ＯＵＴＢはハイレベルの状態で信号レベルが保持される。従って、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢの信号レベルの変化は、外部電源電圧Ｖｅｘｔの電圧レベルの低下と入力信号ＩＮの信号レベルの低下とが同時に起きた場合と同様となる。

要するに、本発明に係るインターフェース回路（１０）は、第１電圧（Ｖｅｘｔ）及び第２電圧（Ｖｉｎｔ）の印加を受け、入力信号（ＩＮ）に基づいてインターフェース出力信号（ＯＵＴＡ又はＯＵＴＢ）を生成する。第１の半導体論理ゲート（１１）は、第１電圧（Ｖｅｘｔ）が供給され、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ１）以上である場合にはローレベルの第１出力信号（Ｓ１）を出力し、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ１）未満である場合には第１電圧（Ｖｅｘｔ）に応じたハイレベルの第１出力信号（Ｓ１）を出力する。第２の半導体論理ゲート（１２）は、第２電圧（Ｖｉｎｔ）が供給され、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ２）以上である場合にはローレベルの第２出力信号（Ｓ２）を出力し、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ２）未満である場合には第２電圧（Ｖｉｎｔ）に応じたハイレベルの第２出力信号（Ｓ２）を出力する。第３の半導体論理ゲート（１３）は、第２電圧（Ｖｉｎｔ）が供給され、第１出力信号（Ｓ１）の信号レベルが論理しきい値（ＴＨ３）以上である場合にはローレベルの第３出力信号（Ｓ３）を出力し、第１出力信号（Ｓ１）の信号レベルが論理しきい値（ＴＨ３）未満である場合には第２電圧（Ｖｉｎｔ）に応じたハイレベルの第３出力信号（Ｓ３）を出力する。ラッチ回路（１４）は、第２出力信号（Ｓ２）及び第３出力信号（Ｓ３）の入力を受けて第４出力信号（ＯＵＴＡ）と第５出力信号（ＯＵＴＢ）とを生成し、インターフェース出力信号として出力する。そして、ラッチ回路（１４）は、第２出力信号（Ｓ２）及び第３出力信号（Ｓ３）のうち一方がローレベルである第１状態において、第２出力信号（Ｓ２）を反転させた信号レベルを有する第４出力信号（Ｓ４）と第３出力信号（Ｓ３）を反転させた信号レベルを有する第５出力信号（Ｓ５）とを生成し、第１状態の後、第２出力信号（Ｓ２）及び第３出力信号（Ｓ３）がともにハイレベルである第２状態に移行した場合、第２状態に移行する直前の第１状態における信号レベルを保持した第４出力信号（Ｓ４）及び第５出力信号（Ｓ５）を生成する、ことを特徴とするものである。

また、本発明に係るインターフェース回路（１０，２０，３０）は、第１電圧（Ｖｅｘｔ）と接地電位（Ｖｓｓ）との間で信号レベルが変化する入力信号（ＩＮ）の入力を受け、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ２，ＴＨ４）以上である場合には信号レベルがローレベルとなり、入力信号（ＩＮ）の信号レベルが論理しきい値（ＴＨ２，ＴＨ４）未満である場合には信号レベルがハイレベルとなる論理ゲート信号（Ｓ２，ＬＳ）を出力する半導体論理ゲート（１２，２１）と、論理ゲート信号（Ｓ２，ＬＳ）を第１ラッチ信号として取り込む一方、入力信号（ＩＮ）を信号レベルが第２電圧（Ｖｉｎｔ）と接地電圧（Ｖｓｓ）との間で変化する信号に変換した信号（Ｓ３）、又は入力信号（ＩＮ）を第２ラッチ信号として取り込み、第１インターフェース出力信号（ＯＵＴＡ）及び第２インターフェース出力信号（ＯＵＴＢ）を出力するラッチ回路（１４，２４，３４）と、を含む。ラッチ回路（１４，２４，３４）は、第１ラッチ信号（Ｓ２，ＬＳ）及び第２ラッチ信号（Ｓ３，ＩＮ）のうち一方のみがローレベルである第１状態において、第１ラッチ信号（Ｓ２，ＬＳ）の信号レベルを反転させた信号レベルを有する信号を第１インターフェース出力信号（ＯＵＴＡ）として出力し、第２ラッチ信号の信号レベルを反転させた信号レベルを有する信号を第２インターフェース出力信号（ＯＵＴＢ）として出力する。ラッチ回路（１４，２４，３４）は、第１ラッチ信号（Ｓ２，ＬＳ）及び第２ラッチ信号（Ｓ３，ＩＮ）がともにローレベル又はともにハイレベルである第２状態に第１状態から移行した場合、第２状態に移行する直前の第１状態における信号レベルを保持した第１インターフェース出力信号（ＯＵＴＡ）及び第２インターフェース出力信号（ＯＵＴＢ）の少なくとも一方を出力する、ことを特徴とするものである。

１０，２０，３０，４０ インターフェース回路
１１ 第１インバータ
１２ 第２インバータ
１３ 第３インバータ
１４，２４，３４ ラッチ回路
２１ インバータ
ＭＰ１〜ＭＰ７ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ７ ＮＭＯＳトランジスタ
ＮＤ１，ＮＤ２ ＮＡＮＤゲート
ＮＲ１〜ＮＲ４ ＮＯＲゲート

Claims (15)

1. 第１電圧及び第２電圧の印加を受け、信号レベルがハイレベル及びローレベルに変化し
   且つ前記ハイレベルでの信号レベルが前記第１電圧の電位を有する入力信号に基づいてイ
   ンターフェース出力信号を生成するインターフェース回路であって、
   前記第１電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合に
   はローレベルの第１出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未
   満である場合には前記第１電圧の電位を有する前記第１出力信号を出力する第１の半導体
   論理ゲートと、
   前記第２電圧が供給され、前記入力信号の信号レベルが論理しきい値以上である場合に
   はローレベルの第２出力信号を出力し、前記入力信号の信号レベルが前記論理しきい値未
   満である場合には前記第２電圧の電位を有する前記第２出力信号を出力する第２の半導体
   論理ゲートと、
   前記第２電圧が供給され、前記第１出力信号の信号レベルが論理しきい値以上である場
   合にはローレベルの第３出力信号を出力し、前記第１出力信号の信号レベルが前記論理し
   きい値未満である場合には前記第２電圧の電位を有する前記第３出力信号を出力する第３
   の半導体論理ゲートと、
   前記第２出力信号及び前記第３出力信号の入力を受けて第４出力信号と第５出力信号と
   を生成し、前記第４出力信号又は前記第５出力信号を前記インターフェース出力信号とし
   て出力するラッチ回路と、
   を含み、
   前記ラッチ回路は、
   前記第１電圧が前記第１の半導体論理ゲートの論理しきい値以上である第１状態におい
   て、前記第２出力信号を反転させた信号レベルを有する前記第４出力信号と前記第３出力
   信号を反転させた信号レベルを有する前記第５出力信号とを生成し、
   前記第１状態の後、前記第１電圧が前記第１の半導体論理ゲートの論理しきい値未満で
   ある第２状態に移行した場合、前記第２状態に移行する直前の前記第１状態における信号
   レベルを保持した前記第４出力信号及び前記第５出力信号を生成する、
   ことを特徴とするインターフェース回路。
2. 前記入力信号は、ローレベルでの信号レベルが接地電位を有することを特徴とする請求項１に記載のインターフェース回路。
3. 前記第１の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第１出力信
   号を出力し、
   前記第２の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第２出力信
   号を出力し、
   前記第３の半導体論理ゲートは、ローレベルにおいて接地電位を有する前記第３出力信
   号を出力する、
   ことを特徴とする請求項１又は２に記載のインターフェース回路。
4. 前記第１電圧は、外部から供給される外部電源電圧であり、
   前記第２電圧は、電圧変換回路によって前記第１電圧を電圧変換した電圧である、
   ことを特徴とする請求項１乃至３のいずれか１に記載のインターフェース回路。
5. 前記第１の半導体論理ゲートは、ドレイン端子同士が接続された第１導電型の第１トラ
   ンジスタと前記第１導電型とは反対導電型の第２導電型の第２トランジスタとを含み、
   前記第２の半導体論理ゲートは、ドレイン端子同士が接続された前記第１導電型の第３
   トランジスタと前記第２導電型の第４トランジスタとを含み、
   前記第３の半導体論理ゲートは、ドレイン端子同士が接続された前記第１導電型の第５
   トランジスタと前記第２導電型の第６トランジスタを含み、
   前記第１トランジスタは、ソース端子に前記第１電圧が印加され、
   前記第２トランジスタは、ソース端子が接地され、
   前記第３トランジスタは、ソース端子に前記第２電圧が印加され、
   前記第４トランジスタは、ソース端子が接地され、
   前記第５トランジスタは、ソース端子に前記第２電圧が印加され、
   前記第６トランジスタは、ソース端子が接地されている、
   ことを特徴とする請求項１乃至４のいずれか１に記載のインターフェース回路。
6. 前記ラッチ回路は、第１のＮＡＮＤ回路と第２のＮＡＮＤ回路とを含むことを特徴とす
   る請求項１乃至５のいずれか１に記載のインターフェース回路。
7. 前記第１の半導体論理ゲートの論理しきい値と、前記第２の半導体論理ゲートの論理し
   きい値と、前記第３の半導体論理ゲートの論理しきい値と、は夫々等しいことを特徴とす
   る請求項１乃至６のいずれか１に記載のインターフェース回路。
8. 第１電圧と接地電位との間で信号レベルが変化する入力信号の入力を受け、前記入力信
   号の信号レベルが論理しきい値以上である場合には信号レベルがローレベルとなり、前記
   入力信号の信号レベルが論理しきい値未満である場合には信号レベルが前記第１電圧の電
   位レベルとなる論理ゲート信号を出力する半導体論理ゲートと、
   前記論理ゲート信号を第１ラッチ信号として取り込む一方、前記入力信号を信号レベル
   が第２電圧と接地電圧との間で変化する信号に変換した信号、又は前記入力信号を第２ラ
   ッチ信号として取り込み、第１インターフェース出力信号及び第２インターフェース出力
   信号を出力するラッチ回路と、
   を含み、
   前記ラッチ回路は、
   前記第１電圧が前記半導体論理ゲートの論理しきい値以上である第１状態において、前
   記第１ラッチ信号の信号レベルを反転させた信号レベルを有する信号を前記第１インター
   フェース出力信号として出力し、前記第２ラッチ信号の信号レベルを反転させた信号レベ
   ルを有する信号を前記第２インターフェース出力信号として出力し、
   前記第１電圧が前記論理しきい値未満である第２状態に前記第１状態から移行した場合、前記第２状態に移行する直前の前記第１状態における信号レベルを保持した前記第１イ
   ンターフェース出力信号及び前記第２インターフェース出力信号のうち少なくとも一方を
   出力する、
   ことを特徴とするインターフェース回路。
9. 前記ラッチ回路は、前記入力信号を前記第２ラッチ信号として取込み、
   前記第１状態において、前記論理ゲート信号を反転させた信号レベルを有する信号を前
   記第１インターフェース出力信号として生成し、前記入力信号を反転させた信号レベルを
   有する信号を前記第２インターフェース出力信号として生成する、
   ことを特徴とする請求項８に記載のインターフェース回路。
10. 前記ラッチ回路は、第１のＮＯＲ回路と第２のＮＯＲ回路とを含むことを特徴とする請
    求項９に記載のインターフェース回路。
11. 前記第１のＮＯＲ回路は、ソース端子に前記第２電圧が印加される第１導電型の第１ト
    ランジスタと、
    ソース端子が接地され、ゲート端子に前記入力信号の入力を受ける前記第１導電型とは
    反対導電型の第２導電型の第２トランジスタと、
    ソース端子が前記第１トランジスタのドレイン端子に接続された前記第１導電型の第３
    トランジスタと、
    ソース端子が接地され、ドレイン端子が前記第３トランジスタのドレイン端子に接続さ
    れ、ゲート端子に前記第１インターフェース出力信号の入力を受ける前記第２導電型の第
    ４トランジスタと、
    を含み、
    前記第２のＮＯＲ回路は、ソース端子に前記第２電圧が印加される第１導電型の第５ト
    ランジスタと、
    ソース端子が接地され、ゲート端子に前記論理ゲート信号の入力を受ける前記第２導電
    型の第６トランジスタと、
    ソース端子が前記第５トランジスタのドレイン端子に接続された前記第１導電型の第７
    トランジスタと、
    ソース端子が接地され、ドレイン端子が前記第７トランジスタのドレイン端子に接続さ
    れ、ゲート端子に前記第２インターフェース出力信号の入力を受ける前記第２導電型の第
    ８トランジスタと、
    を含むことを特徴とする請求項１０に記載のインターフェース回路。
12. 前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタ及び前記第６ト
    ランジスタは、高耐圧トランジスタであり、
    前記第３トランジスタ、前記第４トランジスタ、前記第７トランジスタ及び前記第８ト
    ランジスタは、低耐圧トランジスタであり、
    前記第１トランジスタはゲート端子に前記入力信号の入力を受け、
    前記第３トランジスタはゲート端子に前記第１出力インターフェース信号の入力を受け
    、
    前記第５トランジスタはゲート端子に前記論理ゲート信号の入力を受け、
    前記第７トランジスタはゲート端子に前記第２インターフェース信号の入力を受けるこ
    とを特徴とする請求項１１に記載のインターフェース回路。
13. 前記第１トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記第８ト
    ランジスタは、低耐圧トランジスタであり、
    前記第２トランジスタ、前記第３トランジスタ、前記第６トランジスタ及び前記第７ト
    ランジスタは、高耐圧トランジスタであり、
    前記第１トランジスタはゲート端子に前記第１出力インターフェース信号の入力を受け
    、
    前記第３トランジスタはゲート端子に前記入力信号の入力を受け、
    前記第５トランジスタはゲート端子に前記第２インターフェース信号の入力を受け、
    前記第７トランジスタはゲート端子に前記論理ゲート信号の入力を受けることを特徴と
    する請求項１１に記載のインターフェース回路。
14. 第１電圧と接地電位との間で信号レベルが変化する入力信号と前記第１電圧との供給を
    受け、出力信号を出力するラッチ回路を含み、
    前記ラッチ回路は、
    前記第１電圧の電圧レベルが論理しきい値よりも高い第１状態において、前記入力信号
    とは逆位相で信号レベルが変化する信号を前記出力信号として出力し、
    前記第１電圧の電圧レベルが前記論理しきい値未満である第２状態に前記第１状態から
    移行した場合には、前記第２状態に移行する直前の前記第１状態における信号レベルを保
    持した前記出力信号を出力する、
    ことを特徴とするインターフェース回路。
15. 前記ラッチ回路は、第１のＮＯＲ回路と第２のＮＯＲ回路とを含むことを特徴とする請
    求項１４に記載のインターフェース回路。

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