JP2006060086A - 半導体集積回路および半導体集積回路の製造方法 - Google Patents
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Abstract
【解決手段】 半導体集積回路の一例として、システムLSI1は、クリティカルパスを含まない第一回路ブロック41〜48と、前記クリティカルパスを含む第二回路ブロック51〜54と、第一回路ブロック41〜48に第一電源を供給する第一電源配線25と、第二回路ブロック51〜54に前記第一電源に比べて高電圧の第二電源を供給する第二電源配線26と備え、第二回路ブロック51〜54それぞれは、配線領域61〜64によって第二電源配線26と接続され、第二電源が供給される。
【選択図】 図1
Description
図1は、本発明の実施の形態1に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図である。図1に示す半導体集積回路(一部分を図示)は、ベーシックセル列30に平行して、主電源線20から分岐する複数の電源配線24〜26が配置され、複数の電源配線24〜26それぞれがベーシックセル列30に含まれる複数の回路ブロックのうち、クリティカル・パスを含む回路ブロックとクリティカル・パスを含まない回路ブロックとに接続される様子を示した図である。クリティカル・パスは、ある単一のクロックで動作するのに必要なパス・ディレイ値以上の値を持つパスである。
(1)機能ブロックA11は、電源VDDL、電源VDDH1およびVSSが供給される。電源VDDH1の電源電圧値は、電源VDDLの電源電圧値より高く設定されている。
(2)機能ブロックB12は、電源VDDL、電源VDDH2およびVSSが供給される。電源VDDH2の電源電圧値は、電源VDDLの電源電圧値より高く設定されている。
(3)機能ブロックC13は、電源VDDL、電源VDDH3およびVSSが供給される。電源VDDH3の電源電圧値は、電源VDDLの電源電圧値より高く設定されている。
(4)機能ブロックD14は、電源VDDL、電源VDDH4およびVSSが供給される。電源VDDH4の電源電圧値は、電源VDDLの電源電圧値より高く設定されている。
(5)機能ブロックE15は、電源VDDL、電源VDDH5およびVSSが供給される。電源VDDH5の電源電圧値は、電源VDDLの電源電圧値より高く設定されている。
実施の形態1では、電源電圧発生回路で生成された複数の電源から複数の回路ブロック(機能ブロック)それぞれの処理能力に適した電源電圧値を有する電源が前記複数の機能ブロックそれぞれに一電源供給されている場合を説明した。実施の形態2では、電源電圧発生回路で生成された複数の電源から前記複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有する電源が複数の回路ブロックそれぞれに一電源以上(特に複数の電源)が供給されている場合について説明する。
実施の形態3では、サブスレッショルドリーク電流をさらに改善する方法を以下に説明する。デュアル vt/vddの技術思想を展開することにより、様々な機能ブロックを有する半導体集積回路の性能を維持したまま、動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流を共に削減することが可能になる。デュアル vt/vddの技術思想については、実施の形態1で説明したため省略する。
図16は、本発明に係る実施の形態1から3のいずれかの半導体集積回路を搭載した電子回路の一例を示す図である。図16に示す電子回路は、MPEGの動画処理機能を有するカメラ付携帯電話のシステム・ブロックの一例を示す。図16に示す電子回路はRF/IF(Radio Frequency/Intermediate Frequency)部301、アナログ・ベースバンドLSI302、マイク303、スピーカ304、電源IC(Integrated Circuit)305、デジタル・ベースバンドLSI306、アプリケーション・プロセサ307、MPEG4動画処理用のコンパニオンLSI(動画処理MPEG−4)308、CMOS(Complementary Metal Oxide Semiconductor)センサー・モジュール309、カラーTFT(Thin Film Transistor)310、フラッシュ・メモリやSRAM(Static Random Access Memory)などで構成されるメモリ311である。
実施の形態5では、本発明に係る半導体集積回路の製造方法について説明する。
11、11b 機能ブロックA
12 機能ブロックB
13 機能ブロックC
14 機能ブロックD
15 機能ブロックE
16、16b 電源電圧発生回路
20、20b 主電源線
21 基準主電源線
22 第一主電源線
23、23b、23c、23d 第二主電源線
24 基準電源配線
25、101、103、201、203 第一電源配線
26、26b、102、202 第二電源配線
30 ベーシックセル列
31〜34 ベーシックセル
41〜48 第一回路ブロック
51〜54 第二回路ブロック
61a〜67 配線領域
70、74、105、109 フリップ・フロップ
71、73、106、108 レベル・シフタ
72、107 組み合わせ回路
Claims (11)
- クリティカル・パスを含まない第一回路ブロックと、
前記クリティカル・パスを含む第二回路ブロックと、
前記第一回路ブロックに第一電源を供給する第一電源配線と、
前記第二回路ブロックに前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と
を備えることを特徴とする半導体集積回路。 - 前記第一回路ブロックは、クリティカル・パスとならない、第一半導体素子と第一論理回路との少なくともいずれか一方を備え、前記第二回路ブロックは、前記クリティカル・パスとなる、第二半導体素子と第二論理回路との少なくともいずれか一方とを備え、
前記第一半導体素子と第一論理回路いずれかには前記第一電源配線が接続され、
前記第二半導体素子と第二論理回路いずれかには前記第二電源配線が接続されている
ことを特徴とする請求項1記載の半導体集積回路。 - 前記クリティカル・パスを含む第三回路ブロックと、
前記第三回路ブロックに前記第二電源に比べて高電圧の第三電源を供給する第三電源配線と、
を更に備えることを特徴とする請求項1または請求項2記載の半導体集積回路。 - 前記第一回路ブロックは、前記第一半導体素子と前記第一論理回路との少なくともいずれか一方を備え、
前記第二回路ブロックにおいて、前記第二半導体素子と前記第二論理回路いずれかの閾値電圧値は、前記第一半導体素子と前記第一論理回路いずれかの閾値電圧値に比べて低いことを特徴とする請求項2記載の半導体集積回路。 - 複数の回路ブロックが配置され、第一方向に複数配列されたベーシックセル列と、
前記第一方向において、隣接する前記ベーシックセル列間に形成された配線配置領域と、
前記配線配置領域において第二方向に延在し、前記回路ブロックに基準電源を供給する基準電源配線と、
前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記基準電源に比べて高電圧の第一電源を供給する第一電源配線と、
前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と、
を備えることを特徴とする半導体集積回路。 - 前記ベーシックセル列に配置される前記回路ブロックにはクリティカル・パスを含まない第一回路ブロックとクリティカル・パスを含む第二回路ブロックとを備え、
前記第一回路ブロックには前記基準電源配線及び前記第一電源配線が接続され、
前記第二回路ブロックには前記基準電源配線及び前記第二電源配線が接続されることを特徴とする請求項5記載の半導体集積回路。 - 前記第一回路ブロックと前記第二回路ブロックとの間に、入力信号レベル又は出力信号レベルを整合するレベル・シフタを備えることを特徴とする請求項6記載の半導体集積回路。
- 前記配線配置領域において前記第二方向に延在し、前記回路ブロックに前記第二電源に比べて高電圧の第三電源を供給する第三電源配線を更に備えることを特徴とする請求項5から請求項7のいずれかに記載の半導体集積回路。
- 第一電源を供給する第一電源配線及び前記第一電源よりも高電圧の第二電源を供給する第二電源配線を配置する工程と、
複数の回路ブロックを配置する工程と、
前記複数の回路ブロックと第一電源配線とを接続する工程と、
前記複数の回路ブロックにおいてクリティカル・パスを含む回路ブロックを抽出する工程と、
前記クリティカル・パスを含む回路ブロックと第一電源配線との接続を、前記クリティカル・パスを含む回路ブロックと第二電源配線との接続に代える工程と、
を備えることを特徴とする半導体集積回路の製造方法。 - 前記クリティカル・パスを含む回路ブロックと第二電源配線との接続に代える工程の後に、前記クリティカル・パスを抽出する工程を行うとともに、前記クリティカル・パスがなくなるまで、前記第二電源の電圧値を前回の電圧値より高くする工程を、
更に備えることを特徴とする請求項9記載の半導体集積回路の製造方法。 - 前記複数の回路ブロックを配置する工程は、第一閾値を有する複数の回路ブロックを配置する工程であり、
前記クリティカル・パスを含む回路ブロックを抽出する工程の後に、前記クリティカル・パスを含む回路ブロックの第一閾値を、前記第一閾値よりも低い第二閾値に代える工程を、
更に備えることを特徴とする請求項9または請求項10記載の半導体集積回路の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004241466A JP4562456B2 (ja) | 2004-08-20 | 2004-08-20 | 半導体集積回路 |
US11/206,863 US7412679B2 (en) | 2004-08-20 | 2005-08-19 | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004241466A JP4562456B2 (ja) | 2004-08-20 | 2004-08-20 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006060086A true JP2006060086A (ja) | 2006-03-02 |
JP4562456B2 JP4562456B2 (ja) | 2010-10-13 |
Family
ID=35910910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004241466A Expired - Fee Related JP4562456B2 (ja) | 2004-08-20 | 2004-08-20 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7412679B2 (ja) |
JP (1) | JP4562456B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200739A (ja) * | 2008-02-20 | 2009-09-03 | Panasonic Corp | 半導体集積回路 |
US8900953B2 (en) | 2008-09-01 | 2014-12-02 | Hiroshima University | Crystal manufacturing apparatus, semiconductor device manufactured using the same, and method of manufacturing semiconductor device using the same |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8819072B1 (en) | 2004-02-02 | 2014-08-26 | Microsoft Corporation | Promoting data from structured data files |
JP2007109983A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法 |
JP2007234777A (ja) * | 2006-02-28 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその設計方法 |
JP4328334B2 (ja) | 2006-03-13 | 2009-09-09 | パナソニック株式会社 | 半導体集積回路装置 |
JP2007251329A (ja) * | 2006-03-14 | 2007-09-27 | Matsushita Electric Ind Co Ltd | プログラマブルロジックデバイス |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335829A (ja) * | 1994-06-06 | 1995-12-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JPH08181215A (ja) * | 1994-12-26 | 1996-07-12 | Toshiba Corp | 論理回路及びその電源供給方法 |
JP2001203325A (ja) * | 2000-01-19 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置とデジタル集積回路の設計方法 |
JP2003345845A (ja) * | 2002-05-22 | 2003-12-05 | Mitsubishi Electric Corp | 自動配置配線装置 |
JP2004186671A (ja) * | 2002-11-18 | 2004-07-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその設計方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077142A (ja) | 1993-03-30 | 1995-01-10 | Toshiba Corp | 半導体集積回路およびその設計支援装置 |
US5612892A (en) * | 1993-12-16 | 1997-03-18 | Intel Corporation | Method and structure for improving power consumption on a component while maintaining high operating frequency |
US5594368A (en) * | 1995-04-19 | 1997-01-14 | Kabushiki Kaisha Toshiba | Low power combinational logic circuit |
TW305958B (ja) * | 1995-05-26 | 1997-05-21 | Matsushita Electric Ind Co Ltd | |
US5774367A (en) * | 1995-07-24 | 1998-06-30 | Motorola, Inc. | Method of selecting device threshold voltages for high speed and low power |
US5761483A (en) * | 1995-08-18 | 1998-06-02 | Xilinx, Inc. | Optimizing and operating a time multiplexed programmable logic device |
JP3498641B2 (ja) | 1999-07-01 | 2004-02-16 | 松下電器産業株式会社 | 低消費電力型半導体集積回路装置 |
JP3579633B2 (ja) * | 2000-05-19 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US6490708B2 (en) * | 2001-03-19 | 2002-12-03 | International Business Machines Corporation | Method of integrated circuit design by selection of noise tolerant gates |
JP4090222B2 (ja) * | 2001-07-17 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路、該半導体集積回路の設計方法及び該半導体集積回路設計用プログラム |
US6683805B2 (en) * | 2002-02-05 | 2004-01-27 | Ibm Corporation | Suppression of leakage currents in VLSI logic and memory circuits |
JP2003249563A (ja) * | 2002-02-26 | 2003-09-05 | Toshiba Corp | 半導体集積回路 |
JP3609805B2 (ja) * | 2002-07-11 | 2005-01-12 | 松下電器産業株式会社 | ブロック間インタフェース回路およびシステムlsi |
US6779163B2 (en) * | 2002-09-25 | 2004-08-17 | International Business Machines Corporation | Voltage island design planning |
US6820240B2 (en) * | 2002-09-25 | 2004-11-16 | International Business Machines Corporation | Voltage island chip implementation |
US7093208B2 (en) * | 2003-05-12 | 2006-08-15 | International Business Machines Corporation | Method for tuning a digital design for synthesized random logic circuit macros in a continuous design space with optional insertion of multiple threshold voltage devices |
US7080341B2 (en) * | 2003-09-09 | 2006-07-18 | Robert Eisenstadt | Apparatus and method for integrated circuit power management |
US7032200B1 (en) * | 2003-09-09 | 2006-04-18 | Sun Microsystems, Inc. | Low threshold voltage transistor displacement in a semiconductor device |
US7111266B2 (en) * | 2003-11-24 | 2006-09-19 | International Business Machines Corp. | Multiple voltage integrated circuit and design method therefor |
US7089510B2 (en) * | 2003-11-24 | 2006-08-08 | International Business Machines Corp. | Method and program product of level converter optimization |
US7119578B2 (en) * | 2003-11-24 | 2006-10-10 | International Business Machines Corp. | Single supply level converter |
US7103857B2 (en) * | 2003-12-09 | 2006-09-05 | International Business Machines Corporation | Method and latch circuit for implementing enhanced performance with reduced quiescent power dissipation using mixed threshold CMOS devices |
-
2004
- 2004-08-20 JP JP2004241466A patent/JP4562456B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-19 US US11/206,863 patent/US7412679B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335829A (ja) * | 1994-06-06 | 1995-12-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JPH08181215A (ja) * | 1994-12-26 | 1996-07-12 | Toshiba Corp | 論理回路及びその電源供給方法 |
JP2001203325A (ja) * | 2000-01-19 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置とデジタル集積回路の設計方法 |
JP2003345845A (ja) * | 2002-05-22 | 2003-12-05 | Mitsubishi Electric Corp | 自動配置配線装置 |
JP2004186671A (ja) * | 2002-11-18 | 2004-07-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその設計方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200739A (ja) * | 2008-02-20 | 2009-09-03 | Panasonic Corp | 半導体集積回路 |
US7782125B2 (en) | 2008-02-20 | 2010-08-24 | Panasonic Corporation | Semiconductor integrated circuit |
US8018271B2 (en) | 2008-02-20 | 2011-09-13 | Panasonic Corporation | Semiconductor integrated circuit |
US8900953B2 (en) | 2008-09-01 | 2014-12-02 | Hiroshima University | Crystal manufacturing apparatus, semiconductor device manufactured using the same, and method of manufacturing semiconductor device using the same |
Also Published As
Publication number | Publication date |
---|---|
US20060041774A1 (en) | 2006-02-23 |
US7412679B2 (en) | 2008-08-12 |
JP4562456B2 (ja) | 2010-10-13 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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